KR100698086B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR100698086B1 KR100698086B1 KR1020050133185A KR20050133185A KR100698086B1 KR 100698086 B1 KR100698086 B1 KR 100698086B1 KR 1020050133185 A KR1020050133185 A KR 1020050133185A KR 20050133185 A KR20050133185 A KR 20050133185A KR 100698086 B1 KR100698086 B1 KR 100698086B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- region
- substrate
- forming
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001698 laser desorption ionisation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
본 발명은 고전압 소자 영역과 저전압 소자영역에 데미지 없이 듀얼 게이트를 형성하기에 알맞은 반도체소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 고전압 소자 영역(제 1 영역)과 저전압 소자 영역(제 2 영역)이 정의된 기판에 반도체 소자를 제조함에 있어서, 상기 기판 상에 버퍼절연막과 제 1 절연막을 차례대로 증착하는 제 1 단계; 상기 제 1 영역의 일영역의 상기 기판을 노출시키는 제 2 단계; 상기 제 1 영역의 노출된 상기 기판에 상기 버퍼 절연막 보다 두꺼운 제 2 절연막을 형성하는 제 3 단계; 상기 제 1 영역의 상기 제 2 절연막 및 이에 인접한 상기 버퍼절연막의 일부가 남도록 상기 제 1 절연막과 버퍼 절연막을 제거하는 제 4 단계; 상기 기판 전면에 제 1 절연막보다 얇은 두께의 제 3 절연막을 형성하는 제 5 단계; 상기 제 1, 제 2 영역에 각각 제 1, 제 2 게이트전극과 소오스,드레인영역을 구비한 제 1, 제 2 트랜지스터를 형성하는 제 6 단계를 포함함을 특징으로 한다.
저전압 소자, 고전압 소자, 열산화
Description
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 11 : 제 1 웰
12 : 격리막 13 : 제 2 웰
14 : 버퍼 절연막 15 : 제 1 절연막
16 : 제 1 감광막 17 : 제 2 감광막
18 : 제 3 절연막 19a : 제 1 게이트 전극
19b : 제 2 게이트 전극 20 : 살리사이드층
21a, 21c : 제 1, 제 2 소오스 전극 21b, 21d : 제 1, 제 2 드레인 전극
22 : 제 2 절연막
본 발명은 반도체소자에 대한 것으로, 특히 데미지 없이 고전압 소자 및 저전압 소자를 구비한 듀얼 게이트를 형성하기에 알맞은 반도체소자의 제조방법에 관 한 것이다.
일반적으로 액정표시장치의 드라이브 IC(Liquide crystal Display Device Drive LDI)와 같은 반도체 제품에 있어, 소오스 드라이버 IC(source driver IC)의 경우는 고 전압(High Voltage : HV), 저 전압(Low Voltage :LV) 의 듀얼 게이트(dual gate) 공정이 필요하고, 게이트 드라이버 IC(Gate driver IC)의 경우에는 트리플 게이트(triple gate) 공정이 필요하다.
이하에서는 상기 듀얼 게이트와 트리플 게이트중 종래의 듀얼 게이트 형성 공정에 대하여 살펴보기로 한다.
종래의 듀얼 게이트 형성 공정은 고전압(HV) 소자 영역과 저전압(LV) 소자 영역으로 나누어 진행한다.
먼저, 고전압 소자 영역의 산화막을 형성하기 위해서, 기판 전면에 제 1 산화막을 형성한다. 이후에 저전압 소자 영역의 산화막을 형성하기 위해서 저전압 영역에 형성된 제 1 산화막을 제거한다. 이후에 저전압 소자영역에 제 1 산화막 보다 얇은 두께의 제 2 산화막을 형성한다. 이후에 각 소자 영역에 게이트전극과 소오스/드레인전극 및 실리사이드 형성 공정을 진행한다.
상기 종래의 공정에서, 고전압 소자 영역은 험프(hump) 및 문턱전압(Vt)의 균일한 향상을 위해서 제 1 산화막을 열산화(thermal oxidation)하여 형성하고, 저전압 소자 영역에는 고전압 소자 영역 보다 얇은 두께의 산화막이 필요하므로, 저전압 소자 영역에 형성된 제 1 산화막을 제거한다.
이와 같이 저전압 소자 영역의 제 1 산화막을 제거할 때, 기판(특히, STI(Shallow Trench Isolation))에 손상을 줄 수 있고, 이로 인해서 누설 전류가 발생되는 문제가 유발될 수 있다.
또한, 고전압 소자 영역과 저전압 소자 영역에 실리사이드(silicide)를 형성하기 위한 공정 진행할 때, 고전압 소자 영역과 저전압 소자 영역에 형성된 산화막의 두께에 차이가 발생함으로, 상대적으로 얇은 두께를 갖는 저전압 소자 영역의 기판에 데미지(damage)를 줄 수 있으며, 이로 인해서 저전압 소자영역에 누설 전류가 발생하는 문제를 유발할 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 고전압 소자 영역과 저전압 소자영역에 데미지 없이 듀얼 게이트를 형성하기에 알맞은 반도체소자의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은 고전압 소자 영역(제 1 영역)과 저전압 소자 영역(제 2 영역)이 정의된 기판에 반도체 소자를 제조함에 있어서, 상기 기판 상에 버퍼절연막과 제 1 절연막을 차례대로 증착하는 제 1 단계; 상기 제 1 영역의 일영역의 상기 기판을 노출시키는 제 2 단계; 상기 제 1 영역의 노출된 상기 기판에 상기 버퍼 절연막 보다 두꺼운 제 2 절연막을 형성하는 제 3 단계; 상기 제 1 영역의 상기 제 2 절연막 및 이에 인접한 상기 버퍼절연막의 일부가 남도록 상기 제 1 절연막과 버퍼 절연막을 제거하는 제 4 단계; 상기 기판 전면에 제 1 절연막보다 얇은 두께의 제 3 절연막을 형성하는 제 5 단계; 상기 제 1, 제 2 영역에 각각 제 1, 제 2 게이트전극과 소오스,드레인영역을 구비한 제 1, 제 2 트랜지스터를 형성하는 제 6 단계를 포함함을 특징으로 한다.
상기 제 2 단계는, 상기 제 1 절연막상에 제 1 감광막을 도포하는 단계; 노광 및 현상공정으로 상기 제 1 영역의 일영역에 대응되는 상기 제 1 절연막이 노출되도록 상기 제 1 감광막을 패터닝하는 단계; 상기 제 1 감광막을 마스크로 상기 노출된 제 1 절연막을 일정 두께 남도록 식각하는 단계; 상기 제 1 감광막을 제거한 후에 상기 일영역의 버퍼 절연막이 드러나도록 상기 제 1 절연막을 전체적으로 식각하는 단계; 상기 제 1 절연막을 마스크로 상기 드러난 버퍼 절연막을 제거하는 단계를 포함함을 특징으로 한다.
상기 버퍼 절연막은 대략 150Å 두께로 증착하고, 상기 제 1 절연막은 대략 500Å의 두께를 갖도록 증착하고, 상기 제 1 감광막을 마스크로 상기 제 1 절연막은 대략 200Å이 남도록 식각하는 것을 특징으로 한다.
상기 제 1 감광막을 제거한 후에 상기 제 1 절연막은 H3PO4 용액에 담가서 타겟 200Å으로 식각함을 특징으로 한다.
상기 제 2 단계에서 드러난 버퍼 절연막은 HF 용액에 담가서 타겟 150Å이상으로 제거함을 특징으로 한다.
상기 제 2 절연막은 선택적 열산화 공정으로 대략 400Å의 두께를 갖도록 형성함을 특징으로 한다.
상기 제 2 절연막은 LOCOS(Local Oxidation of Silicon) 형태로 형성됨을 특 징으로 한다.
상기 제 4 단계는, 상기 버퍼 절연막이 노출되도록 상기 제 1 절연막을 제거하는 단계; 상기 기판 상에 제 2 감광막을 도포하는 단계; 노광 및 현상 공정으로 상기 제 1 영역의 상기 제 2 절연막의 상부에 상기 제 2 절연막의 폭보다 넓은 폭으로 상기 제 2 감광막을 선택적으로 패터닝하는 단계; 상기 패터닝된 제 2 감광막을 마스크로 상기 버퍼 절연막을 제거하는 단계를 포함함을 특징으로 한다.
상기 제 4 단계에서 상기 제 1 절연막은 H3PO4 용액에 담가서 타겟 200Å 이상으로 제거함을 특징으로 한다.
상기 제 4 단계에서 버퍼 절연막은 HF 용액에 담가서 타겟 150Å 이상으로 제거함을 특징으로 한다.
상기 제 6 단계는, 상기 기판상에 폴리실리콘층을 증착하는 단계; 게이트 전극 형성 마스크를 이용하여 상기 제 1, 제 2 영역에 제 1, 제 2 게이트전극을 형성하는 단계; 상기 제 1, 제 2 영역의 상기 제 1, 제 2 게이트전극 양측의 상기 기판에 각각 소오스, 드레인영역을 형성하는 단계; 상기 제 1, 제 2 영역의 각 소오스, 드레인영역상에 살리사이드층을 형성하는 단계; 상기 제 1, 제 2 영역의 각 소오스, 드레인영역의 상기 살리사이드층에 콘택되게 각각 소오스, 드레인전극을 형성하는 단계를 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타 낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체소자의 제조방법은, 고전압 소자 형성영역(HV)(이하 제 1 영역이라 명칭하여 설명함)과 저전압 소자 형성영역(LV)(이하, 제 2 영역이라 명칭하여 설명함) 및 활성영역과 격리영역이 정의된 반도체 기판(10)이 있다.
상기 반도체기판(10)의 제 1 영역에 제 1 마스크를 이용하여 이온을 주입하여 제 1 웰(11)을 형성한다.
이후에 제 1, 제 2 영역의 각 경계영역 및 격리영역에 셀로우 트랜치를 형성한 후, 반도체기판(10) 전면에 절연막을 증착한 후 평탄화하여 셀로우 트랜치에 격리막(12)을 형성한다.
다음에 제 2 마스크를 이용하여 제 2 영역의 반도체기판(10) 내에 이온을 주입하여 제 2 웰(13)을 형성한다.
다음에, 도 1a에 도시한 바와 같이, 상기 제 1, 제 2 웰(11, 13) 및 격리막(12)이 형성된 반도체 기판(10)상에 버퍼절연막(14)을 대략 150Å 정도의 두께를 갖도록 형성한다. 버퍼절연막(14)은 열산화 공정으로 형성한 산화막이다.
이후에, 도 1b에 도시한 바와 같이, 버퍼절연막(14)상에 대략 500Å의 두께를 갖도록 제 1 절연막(15)을 형성한다. 제 1 절연막(15)은 실리콘 질화막으로 형성한다.
다음에, 도 1c에 도시한 바와 같이, 제 1 절연막(15)상에 제 1 감광막(16)을 도포하고, 노광 및 현상공정으로 제 1 영역의 일영역(게이트전극 형성 영역)에 대 응되는 제 1 절연막(15)이 노출되도록 제 1 감광막(16)을 패터닝한다.
이어서, 제 1 감광막(16)을 마스크로 대략 300Å의 제 1 절연막(15)을 제거한다. 이에 의해서 제 1 절연막(15)은 대략 200Å 정도 남는다.
다음에 도 1d에 도시한 바와 같이, 제 1 감광막(16)을 제거한 후에 H3PO4 용액에 담가서 타겟(target) 200Å으로 제 1 영역의 버퍼 절연막(14)이 드러나도록 제 1 절연막(15)을 식각한다.
이후에 도 1e에 도시한 바와 같이, 제 1 절연막(15)을 마스크로 HF 용액에 담가서 타겟(target) 150Å 이상으로 제 1 영역의 드러난 버퍼 절연막(14)을 제거하여 반도체기판(10)의 제 1 웰(11)이 드러나도록 한다.
이어서, 제 1 절연막(15)을 마스크로 선택적으로 열산화(thermal oxidation)하여 대략 400Å의 두께를 갖도록 제 2 절연막(22)을 형성한다. 이때 제 2 절연막(22)은 LOCOS(Local Oxidation of Silicon) 형태로 형성되며, 차후에 제 1 영역의 제 1 게이트전극(19a)이 형성될 영역으로, 이보다 넓게 형성한다.(도 1h 참조)
상기에서 HF 용액에 담가 타겟을 150Å 이상 진행하는 것은, 버퍼 절연막(14)의 두께가 150Å이므로 버퍼 절연막(14)을 완전히 제거하기 위함이다.
그리고, 상기에서는 버퍼 절연막(14)이 150Å일 때 열산화 공정으로 제 2 절연막(22)은 400Å이 되도록 하였으나, 상기 두께에 한정되지 않고, 상기 두께의 비례 관계를 성립시키면서 다른 두께를 갖도록 형성하여 활용할 수 있다.
다음에, 도 1f에 도시한 바와 같이, H3PO4 용액에 담가서 타겟(target) 200Å 이상으로 버퍼 절연막(14)이 드러나도록 제 1 절연막(15)을 제거한다.
이후에, 도 1g에 도시한 바와 같이, 반도체 기판(10) 전면에 제 2 감광막(17)을 도포하고, 노광 및 현상 공정으로 제 2 감광막(17)을 선택적으로 패터닝한다. 이때 패터닝된 제 2 감광막(17)은 제 1 영역의 제 2 절연막의 폭보다 넓은 폭으로 패터닝된다.
이어서, 상기 패터닝된 제 2 감광막(17)을 마스크로 HF 용액에 타겟 150Å 이상으로 제 1, 제 2 웰(11, 13)을 포함한 반도체기판(10)이 드러나도록 버퍼 절연막(14)을 제거한다.
다음에, 도 1h에 도시한 바와 같이 제 2 감광막(17)을 제거한 후에, 열산화 공정으로 드러난 제 1, 제 2 웰(11, 13) 및 반도체기판(10)의 표면에 버퍼 절연막(14) 보다 얇은 두께의 제 3 절연막(18)을 형성한다. 상기 제 3 절연막(18)은 제 2 영역의 게이트 절연막으로 사용된다.
이후에 반도체기판(10) 전면에 폴리실리콘층을 증착 한 후에, 게이트 형성 마스크를 이용해서 제 1 영역의 제 2 절연막(22) 상부에 제 1 게이트전극(19a)을 형성하고, 제 2 영역의 일 영역에 제 2 게이트전극(19b)을 형성한다.
이때, 제 2 영역에 인접한 제 1 영역까지 제 3 절연막(18)이 형성되어 있으므로, 제 1, 제 2 영역의 인접한 부분(소오스,드레인 형성영역)의 제 3 절연막(18)의 두께가 동일하므로, 제 1, 제 2 게이트전극(19a, 19b) 형성을 위한 식각 공정시 식각 타겟을 동일하게 할 수 있으므로, 저전압 소자 형성영역인 제 2 영역의 기판 및 트랜치 격리막(12)에 손상이 발생하는 것을 방지할 수 있다.
그리고 도면에는 도시되지 않았지만, 제 1, 제 2 게이트전극(19a, 19b) 양측 의 제 1, 제 2 웰(11, 13)내에 소오스,드레인 영역들을 형성한다.
그리고, 제 1, 제 2 영역의 소오스, 드레인 영역을 포함한 전면에 금속층을 증착하고 어닐링하여 각 소오스,드레인영역의 표면에 도 1i에 도시한 바와 같이, 살리사이드층(20)을 형성한다.
다음에 살리사이드층(20)이 형성된 제 1 영역의 소오스, 드레인영역 상부에 제 1 소오스전극(21a)과 제 1 드레인전극(21b)을 형성하고, 제 2 영역의 소오스, 드레인영역 상부에 제 2 소오스전극(21c)과 제 2 드레인전극(21d)을 형성한다.
상기에서와 같이 제 1 영역에 제 1 게이트전극(19a)과 소오스, 드레인영역 및 소오스, 드레인영역에 살리사이드층(20)과, 제 1 소오스전극(21a)과 제 1 드레인전극(21b)이 구비된 제 1 트랜지스터와, 제 2 영역에 제 2 게이트전극(19b)과 소오스, 드레인영역 및 소오스, 드레인영역에 살리사이드층(20)과, 제 2 소오스전극(21c)과 제 2 드레인전극(21d)이 구비된 제 2 트랜지스터를 형성한다.
상기에서도 제 1, 제 2 영역의 살리사이드층(20)이 형성된 부분의 제 3 절연막(18)의 두께가 동일하므로 각 소오스,드레인전극 형성을 위한 식각시 제 2 영역에 식각 데미지가 발생하지 않도록 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 반도체소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 고전압 소자 형성영역과 저전압 소자 형성영역의 각 소오스,드레인 형성영역의 절연막의 두께를 동일하게 형성함으로써, 각 영역의 제 1, 제 2 게이트전극 형성을 위한 식각 공정시 식각 타겟을 동일하게 할 수 있으므로, 저전압 소자 형성영역인 제 2 영역의 기판에 데미지가 발생하는 것을 방지할 수 있다. 따라서 누설 전류 발생을 방지하여 수율을 향상시킬 수 있다.
둘째, 고전압 소자 형성영역과 저전압 소자 형성영역의 살리사이드층이 형성된 부분의 절연막의 두께가 동일하므로 각 소오스,드레인전극을 위한 식각시 저전압 소자 형성 영역에 식각 데미지가 발생하지 않도록 하여 누설 전류 발생을 방지하여 수율을 향상시킬 수 있다.
셋째, 듀얼 게이트를 1번의 폴리실리콘층 증착 및 식각 공정으로 형성할 수 있다.
Claims (11)
- 고전압 소자 영역(제 1 영역)과 저전압 소자 영역(제 2 영역)이 정의된 기판에 반도체 소자를 제조함에 있어서,상기 기판 상에 버퍼절연막과 제 1 절연막을 차례대로 증착하는 제 1 단계;상기 제 1 영역의 일영역의 상기 기판을 노출시키는 제 2 단계;상기 제 1 영역의 노출된 상기 기판에 상기 버퍼 절연막 보다 두꺼운 제 2 절연막을 형성하는 제 3 단계;상기 제 1 영역의 상기 제 2 절연막 및 이에 인접한 상기 버퍼절연막의 일부가 남도록 상기 제 1 절연막과 버퍼 절연막을 제거하는 제 4 단계;상기 기판 전면에 제 1 절연막보다 얇은 두께의 제 3 절연막을 형성하는 제 5 단계;상기 제 1, 제 2 영역에 각각 제 1, 제 2 게이트전극과 소오스,드레인영역을 구비한 제 1, 제 2 트랜지스터를 형성하는 제 6 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 단계는,상기 제 1 절연막상에 제 1 감광막을 도포하는 단계;노광 및 현상공정으로 상기 제 1 영역의 일영역에 대응되는 상기 제 1 절연 막이 노출되도록 상기 제 1 감광막을 패터닝하는 단계;상기 제 1 감광막을 마스크로 상기 노출된 제 1 절연막을 일정 두께 남도록 식각하는 단계;상기 제 1 감광막을 제거한 후에 상기 일영역의 버퍼 절연막이 드러나도록 상기 제 1 절연막을 전체적으로 식각하는 단계;상기 제 1 절연막을 마스크로 상기 드러난 버퍼 절연막을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 버퍼 절연막은 150Å 두께로 증착하고, 상기 제 1 절연막은 500Å의 두께를 갖도록 증착하고, 상기 제 1 감광막을 마스크로 상기 제 1 절연막은 200Å이 남도록 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 제 1 감광막을 제거한 후에 상기 제 1 절연막은 H3PO4 용액에 담가서 타겟 200Å으로 식각함을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 드러난 버퍼 절연막은 HF 용액에 담가서 타겟 150Å으로 제거함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 선택적 열산화 공정으로 400Å의 두께를 갖도록 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제 2 절연막은 LOCOS(Local Oxidation of Silicon) 형태로 형성됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 4 단계는,상기 버퍼 절연막이 노출되도록 상기 제 1 절연막을 제거하는 단계;상기 기판 상에 제 2 감광막을 도포하는 단계;노광 및 현상 공정으로 상기 제 1 영역의 상기 제 2 절연막의 상부에 상기 제 2 절연막의 폭보다 넓은 폭으로 상기 제 2 감광막을 선택적으로 패터닝하는 단계;상기 패터닝된 제 2 감광막을 마스크로 상기 버퍼 절연막을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제 1 절연막은 H3PO4 용액에 담가서 타겟 200Å으로 제거함을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 버퍼 절연막은 HF 용액에 담가서 타겟 150Å으로 제거함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,제 6 단계는,상기 기판상에 폴리실리콘층을 증착하는 단계;게이트 전극 형성 마스크를 이용하여 상기 제 1, 제 2 영역에 제 1, 제 2 게이트전극을 형성하는 단계;상기 제 1, 제 2 영역의 상기 제 1, 제 2 게이트전극 양측의 상기 기판에 각각 소오스, 드레인영역을 형성하는 단계;상기 제 1, 제 2 영역의 각 소오스, 드레인영역상에 살리사이드층을 형성하는 단계;상기 제 1, 제 2 영역의 각 소오스, 드레인영역의 상기 살리사이드층에 콘택되게 각각 소오스, 드레인전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133185A KR100698086B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체소자의 제조방법 |
| US11/646,894 US7476592B2 (en) | 2005-12-29 | 2006-12-27 | Method for manufacturing semiconductor device |
| US12/330,203 US20090090991A1 (en) | 2005-12-29 | 2008-12-08 | Method for Manufacturing Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133185A KR100698086B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100698086B1 true KR100698086B1 (ko) | 2007-03-23 |
Family
ID=38223492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050133185A KR100698086B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7476592B2 (ko) |
| KR (1) | KR100698086B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513678B2 (en) * | 2007-05-18 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050070954A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 플래시 게이트 및 고전압 게이트 형성 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086810A (ja) * | 2001-09-11 | 2003-03-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005116975A (ja) * | 2003-10-10 | 2005-04-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| EP1683193A1 (en) * | 2003-10-22 | 2006-07-26 | Spinnaker Semiconductor, Inc. | Dynamic schottky barrier mosfet device and method of manufacture |
| JP4455167B2 (ja) * | 2004-05-31 | 2010-04-21 | Ｎｅｃエレクトロニクス株式会社 | マルチゲート酸化膜を有する半導体装置の製造方法 |
| US7091130B1 (en) * | 2004-06-25 | 2006-08-15 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
| US7205630B2 (en) * | 2004-07-12 | 2007-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for a semiconductor device having low and high voltage transistors |
| JP4971593B2 (ja) * | 2005-01-11 | 2012-07-11 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-12-29 KR KR1020050133185A patent/KR100698086B1/ko active IP Right Grant
-
2006
- 2006-12-27 US US11/646,894 patent/US7476592B2/en not_active Expired - Fee Related
-
2008
- 2008-12-08 US US12/330,203 patent/US20090090991A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050070954A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 플래시 게이트 및 고전압 게이트 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070152293A1 (en) | 2007-07-05 |
| US7476592B2 (en) | 2009-01-13 |
| US20090090991A1 (en) | 2009-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR100698086B1 (ko) | 반도체소자의 제조방법 | |
| JPH10233392A (ja) | 半導体装置の製造方法 | |
| KR100280525B1 (ko) | 반도체소자의 제조방법 | |
| KR100226733B1 (ko) | 반도체소자 제조방법 | |
| KR100314800B1 (ko) | 반도체소자의박막트랜지스터제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20010037866A (ko) | 반도체 소자의 이중 게이트 절연막 형성방법 | |
| KR100253412B1 (ko) | 반도체소자의 분리영역 제조방법 | |
| KR100774801B1 (ko) | 다중 게이트 절연막 형성방법 | |
| KR100290912B1 (ko) | 반도체소자의 격리막 형성방법 | |
| KR100281144B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100537273B1 (ko) | 반도체 소자 제조방법 | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| KR100743629B1 (ko) | 반도체 소자의 제조방법 | |
| KR100265832B1 (ko) | 반도체장치의자기정렬콘택홀형성방법 | |
| KR101130715B1 (ko) | 반도체 소자의 제조방법 | |
| KR100774795B1 (ko) | 다중 게이트 절연막 형성 방법 | |
| KR0172301B1 (ko) | 반도체 소자 분리 방법 | |
| KR20000018525A (ko) | 반도체소자의 듀얼(dual) 산화막 형성방법 | |
| KR19990084622A (ko) | 반도체 소자 제조방법 | |
| KR19990000483A (ko) | 이층 층간 절연막을 가지는 모스 트랜지스터 제조방법 | |
| KR960026560A (ko) | 반도체 소자의 제조방법 | |
| KR20050057787A (ko) | 반도체 소자의 제조 방법 | |
| KR19980067537A (ko) | 반도체 소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130225 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140217 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150206 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160204 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180213 Year of fee payment: 12 |