JP4723698B2 - 整合されたソース領域を有するパワー・スイッチング・トレンチｍｏｓｆｅｔおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に、半導体素子に関し、更に特定すれば、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、高電流および高遮断電圧を必要とする用途に用いられている。パワーＭＯＳＦＥＴは、高速電流スイッチング応答，高い入力インピーダンス，および高い熱的安定性を備え、直流（ＤＣ）変換器，モータ制御回路，セルラ・フォン，電源，および自動車用スイッチング回路のようなシステムに適用可能である。パワーＭＯＳＦＥＴの欠点の１つとして、トランジスタが高電流を導通させる際に、トランジスタのオン抵抗のためにドレイン−ソース間電圧降下が発生することがあげられる。
【０００３】
パワーＭＯＳＦＥＴのセル面積を縮小し、トランジスタのオン抵抗を減少させるための努力が払われてきた。しかしながら、半導体基板の上面に沿って水平方向に延在するゲートおよびチャネルを有するパワーＭＯＳＦＥＴは、隣接するセル間に寄生接合電界効果トランジスタ（ＪＦＥＴ：parasitic Junction Field Effect Transistor）があるために制約を受ける。素子構造をより小さなセル・サイズに合わせて縮小するに連れて、寄生ＪＦＥＴのためにパワーＭＯＳＦＥＴのオン抵抗が増大することになる。
【０００４】
この横型パワーＭＯＳＦＥＴの構造に固有の制約を回避するには、半導体基板内にエッチングされたトレンチに沿って、垂直方向にゲートおよび導通チャネルを形成する。トレンチを垂直方向に向けることにより、寄生ＪＦＥＴの影響を受けずに、ゲートおよびチャネルの拡縮(scaling)によって、サイズの縮小が可能となる。このように、パワーＭＯＳＦＥＴを垂直方向に向けることにより、パワーＭＯＳＦＥＴが導通モードにある場合のオン抵抗が減少する。
【０００５】
【発明が解決しようとする課題】
したがって、既存のリソグラフ機器を用い、製造が容易にかつ安価な製作方法を用いて縦型パワーＭＯＳＦＥＴを形成することができれば有利であろう。更に、パワーＭＯＳＦＥＴが導通モードにある場合のオン抵抗が小さいパワー・トランジスタを提供することができれば有利であろう。
【０００６】
【発明の実施の形態】
概して言えば、本発明は、サブ・ミクロンのリソグラフィを用いることなく製造可能であり、したがって製造コストの削減が可能な、サブ・ミクロン構造を有するトレンチ・パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子において、自己整合接合部を提供するものである。
【０００７】
図１は、電気システム２０の入力において電流を切り替える即ち制御するパワー・スイッチング・トランジスタ１０の構成図である。パワー・スイッチング・トランジスタ１０のことを、半導体素子とも呼ぶことにする。これは、３つのアクセス可能な外部端子、即ち、ゲート端子１２，ソース端子１４，およびドレイン端子１６を有するＭＯＳＦＥＴである。
【０００８】
Ｎ−チャネルＭＯＳＦＥＴでは、パワー・スイッチング・トランジスタ１０のソース端子は、典型的に、アースのような電源導体に接続され、ドレイン端子は電子システム２０を介して、ＶＣＣのような電源導体に結合される。また、Ｐ−チャネルＭＯＳＦＥＴ（図示せず）では、パワー・スイッチング・トランジスタ１０のソース端子は、典型的に、ＶＣＣのような電源導体に接続され、ドレイン端子は電気システム２０を介してアースのような電源導体に結合される。加えて、支持物質２２に適切な導電性を選択することによって、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）が製造可能である。ゲート端子１２に制御信号を印加すると、パワー・スイッチング・トランジスタ１０のドレイン端子１６にパワー・スイッチング信号が発生する。出力信号ＳOUTは、直流（ＤＣ）変換器，電源，モータ制御回路，セルラ・フォン，および自動車用スイッチング回路のような用途における、パワー・スイッチング・トランジスタ１０および電気システム２０の使用に応じた特定の機能を与える。
【０００９】
図２は、図１のパワー・スイッチング・トランジスタ１０の製造において開始層が形成されている半導体支持物質２２即ち基板の一部の断面図である。一例として、ここではＮ−チャネル・エンハンス素子について記載するが、本発明の範囲内にありながら、以下に説明する方法にはドーパント型，物質およびプロセスの置換も可能であることを当業者は認めよう。例えば、本発明を用い、ドーパントの導電型を適切に変更することにより、Ｐ−チャネル素子も形成可能である。尚、図では、同一エレメントを示す際には同一参照番号を用いていることを注記しておく。
【００１０】
支持物質２２を用意し、Ｎ−型導電性を有するようにこれにドープする。典型的に、約６０ボルト未満で動作する低電圧パワーＭＯＳＦＥＴでは、支持物質２２上に厚さが３ないし１０マイクロメートル（ｕｍ）のＮ−型エピタキシャル層２４を形成し、１立方センチメートル当たり（ｃｍ-3）約３ｘ１０16の濃度にドープする。本体層２６は、Ｐ−型導電性を有する半導体領域または導体領域であり、エピタキシャル層２４内に約０．９ｕｍの深さまで注入または拡散することによって、またはエピタキシャル層２４上に０．８ないし１．０ｕｍのＰ−エピタキシャル層を堆積することによって形成する。フィールド酸化物層２８の厚さは約０．４ないし１．０ｕｍであり、本体層２６上に堆積または成長させる。
【００１１】
図３は、本体層２６の上面上においてフィールド酸化物層２８をパターニングする更に別の工程を示す断面図である。パワー・スイッチング・トランジスタ１０の一製造工程において、フォトレジスト・パターン（図示せず）、即ち、第１マスキング層を、フィールド酸化物層２８上に形成する。第１フォトレジスト・パターンは、フィールド酸化物層２８の部分を保護し、Ｎ−型ソース領域３０を形成する、本体層２６の他の部分を規定する。エッチング工程によって、エッジ２８Ａと２８Ｂとの間にあるフィールド酸化物層２８の部分を除去する。好ましくは、本体層２６の表面を露出させずに、本体層２６の表面上のエッジ２８Ａと２８Ｂとの間に薄い酸化物層を残しておく。
【００１２】
ソース領域３０は、半導体領域または導体領域であり、不純物の注入またはドープによってある導電型を得る。言い換えると、エッジ２８Ａからエッジ２８Ｂまで達するフィールド酸化物層２８内の開口を通じてＮ−型ドーパントを注入することにより、ソース領域３０を形成する。次に、フォトレジストを除去し、以降の処理を可能にする。アニール・プロセスに続いて、本体層２６内のソース領域３０は、エッジ２８Ａ，２８Ｂの外側、即ち、フィールド酸化物層２８内の開口よりも大きいエリアに拡散する。好ましくは、ソース領域３０は、約０．１ないし０．３ｕｍの距離だけ、エッジ２８Ａ，２８Ｂを超えて延出する。フィールド酸化物層２８上に窒化物の層を堆積し、これにエッチングを行って側壁スペーサ３２を形成する。側壁スペーサ３２は、その側面がフィールド酸化物層２８のエッジ２８Ａ，２８Ｂによって接合されており、約０．２ないし０．６ｕｍの距離だけ、エッジ２８Ａ，２８Ｂから内側に延在する。
【００１３】
図４は、本体層２６を貫通し側壁スペーサ３２の間にあるエピタキシャル層２４のエリアまで達するトレンチを形成する、更に別の工程を示す断面図である。トレンチは、ソース領域３０の表面から形成され、本体層２６を貫通する。このトレンチは、側壁スペーサ３２の間にあるソース領域３０、即ち、導電領域の中央に形成される。側壁３２をマスクとして用い、異方性反応性イオン・エッチング（ＲＩＥ）によってトレンチを形成する。犠牲酸化物を除去し、約２００ないし６００オングストロームの厚さを有するゲート酸化物層３４を成長させ、本体層２６およびトレンチ内のエピタキシャル層２４の露出部分を被覆する。高温犠牲ゲート酸化およびゲート酸化双方を用い、外側エッジ２８Ａ，２８Ｂを超えてソース領域３０を拡散させることができる。尚、図に示すエレメントは同一の拡縮率で示されている訳ではないことを注記しておく。
【００１４】
パワー・スイッチング・トランジスタ１０のトレンチ、即ち、トレンチの残り部分に、導電性ゲート物質３６を充填し制御領域を形成する。制御信号を受信するために、制御領域を結合する。一例として、導電性ゲート物質３６は、現場でドープしたポリシリコン物質であり、フィールド酸化物層２８，側壁スペーサ３２，およびゲート酸化物層３４の表面全体に堆積し、次いでエッチングを行い、導電性ゲート物質３６でトレンチを充填する。あるいは、導電性ゲート物質３６をシリサイドまたは金属とすることも可能である。好ましくは、酸化物を成長させ、導電性ゲート物質３６の最上部を被覆する。
【００１５】
図５は、第２窒化物層３８を堆積する、更に別の工程を示す断面図である。窒化物層３８は、フィールド酸化物層２８，側壁スペーサ３２，および導電性ゲート物質３６の表面全体に堆積する。第２窒化物層３８および側壁スペーサ３２は、多層絶縁物質であり、結合して均質領域を形成する。尚、フィールド酸化物層２８に用いる物質は、スペーサ３２および第２窒化物層３８に用いる物質と相互交換可能であることを注記しておく。言い換えると、フィールド酸化物層２８を窒化物層とし、スペーサ３２および第２窒化物層３８を両方とも酸化物層とすることも可能である。
【００１６】
図６は、第２窒化物層をエッチングし相互接続層４０を形成する、更に別の工程を示す断面図である。第２窒化物層３８にプラズマ・エッチングを行い、側壁スペーサ３２の間にある導電性ゲート物質３６上のエリアを充填する。言い換えると、第２窒化物層３８は、側壁スペーサ３２と共に横方向にエッジ２８Ａからエッジ２８Ｂまでに達するように形成し、更に導電性ゲート物質３６を覆う窒化物のキャップを形成する。窒化物層３８および側壁スペーサ３２によって形成する均質領域は、分離層を与え、相互接続層４０の導電性ゲート物質３６への望ましくない短絡を防止する。このように、第２窒化物層３８および側壁スペーサ３２によって、多層絶縁物質を形成する。側壁スペーサ３２によって形成される第１層が、半導体領域の一部を被覆するが、トレンチの一部は被覆しない。窒化物層３８によって形成される第２層が、第１層によって被覆されないトレンチの部分を被覆する。
【００１７】
本体領域２６上の酸化物層２８に対して、窒化物に対して選択性を有するエッチャントによってエッチングを行う。Ｐ−型インプラント層４２を、窒化物層３８によって保護されていない本体層２６の部分に形成する。窒化物層３８は、導電性ゲート物質３６を被覆し、エッジ２８Ａからエッジ２８Ｂまでに及ぶ。インプラント層４２に、１立方センチメートル当たり（ｃｍ-3）約１ｘ１０19原子の濃度に硼素をドープし、エッジ２８Ａ，２８Ｂと自己整合させる。第２窒化物層３８上に、フォトレジスト・パターン（図示せず）、即ち、第２マスキング層を形成する。この第２フォトレジスト・パターンは、第２窒化物層３８の部分を保護し、相互接続層４０が導電性ゲート物質３６とのオーミック・コンタクトを形成する、導電性ゲート物質３６の部分を規定する。第２マスキング層によって規定される開口において、導電性ゲート物質３６を被覆する窒化物層３８および保護酸化物に等方性エッチングを行う。フォトレジスト・パターンを除去する。
【００１８】
窒化物層３８，ソース領域３０の部分，およびインプラント層４２の上に、相互接続層４０を堆積し、フォトレジスト・パターン（図示せず）、即ち、第３マスキング層を用いてパターニングを行う。相互接続層４０に適した物質には、アルミニウム，アルミニウム／シリコン，またはオーミック・コンタクトを形成可能なその他の高融点金属化合物のような金属または化合物が含まれる。尚、相互接続層４０は、多数の金属層でも構成可能であることを注記しておく。相互接続層４０は、約４ミクロンの厚さに堆積する。
【００１９】
相互接続層４０にパターニングを行い、別個の導電路を形成する。相互接続層４０の第１部分が、導電性ゲート物質３６、即ち、パワー・スイッチング・トランジスタ１０（図１）のゲート端子１２へのコンタクトを与える導電路を形成する。相互接続層４０の第２部分が、ソース領域３０、即ち、ソース端子１４（図１）およびインプラント層４２へのコンタクトを与える導電路を形成する。尚、相互接続層４０は、ソース領域３０およびインプラント層４２双方とのオーミック・コンタクトを形成することを注記しておく。加えて、支持物質２２の下面上にバック・メタル（図示せず）を堆積し、支持物質２２、即ち、パワー・スイッチング・トランジスタ１０のドレイン端子１６（図１）への電気コンタクトを与える。
【００２０】
動作において、ドレイン端子１６からソース端子１４（図１）に第１電圧を印加し、ゲート端子１２からソース端子１４に第２電圧を印加することにより、本体層２６およびゲート酸化物層３４に隣接するエピタキシャル層２４内に、導電性チャネル領域を備える。電流が、トレンチに隣接する本体層２６内のチャネル領域を垂直方向に通過する。本体層２６をベースとして、ソース領域３０をエミッタとして、更にエピタキシャル層２４をコレクタとして有する望ましくない寄生バイポーラ・トランジスタが、隣接するセクション間に形成される。インプラント層４２が、パワー・スイッチング・トランジスタ１０を形成する隣接セクション間にある、本体層２６の上面を被覆する。本体層２６内にＰ−型インプラント層４２を形成することにより、寄生バイポーラ・トランジスタのベータ（β）を低下させる。
【００２１】
典型的に、複数のフィンガ即ちセクションを有するパワー・スイッチング・トランジスタ１０が製作されている。各セクションは、導電性ゲート物質３６の両側にソース領域３０を有する。言い換えると、図６は、１つのセクション、およびパワー・スイッチング・トランジスタ１０を構成する隣接するセクションの一部の構造を示す。このように、パワー・スイッチング・トランジスタ１０は、共に接続されてゲート端子１２（図１）を形成する各セクションからの導電性ゲート物質３６，共に接続されてソース端子１４（図１）を形成する各セクションからのソース領域３０，およびドレイン端子１６（図１）を形成する各セクションからの共通エピタキシャル層２４を有する。
【００２２】
インプラント層４２を、ソース領域３０に自己整合させることにより、パワー・スイッチング・トランジスタ１０の隣接するセクションは、互いに一層密接に配置されることになる。尚、ソース領域３０は、エッジ２８Ａ，２８Ｂに対して埋め込むことによって、本体層２６内に埋め込むことを注記しておく。同様に、エッジ２８Ａ，２８Ｂに対してインプラント層４２を埋め込むことによって、ソース領域３０に隣接する本体層２６内にインプラント層４２を埋め込むことも、更に注記しておく。このように、エッジ２８Ａ，２８Ｂに対してインプラント層４２およびソース領域３０双方を埋め込むことによって、インプラント層４２をソース領域３０に自己整合させる。インプラント層４２のソース領域３０に対する自己整合によって、パワー・スイッチング・トランジスタ１０の一セクションの一方のソース領域３０を、次のセクションの隣接するソース領域３０に更に密接に配置することが可能となり、これによって、パワー・スイッチング・トランジスタ１０内のセクション数が増大する。セクション数が多い程、パワー・スイッチング・トランジスタ１０のチャネル幅は広がり、トランジスタのオン抵抗は低下する。相互接続層４０の第２部分は、パワー・スイッチング・トランジスタ１０を構成するセクション全てについて、そのソース領域３０およびインプラント層４２を共通に接続する。
【００２３】
図７は、区分化したソース領域３０を示す、パワー・スイッチング・トランジスタ１０の別の実施例の投影断面図を示す。図示を容易にするために、この実施例では相互接続層４０を示さないことにする。支持物質２２を用意し、Ｎ−型導電性を有するようにこれにドープする。支持物質２２上に、Ｎ−型エピタキシャル層２４を形成する。本体層２６は、エピタキシャル層２４上にあり、Ｐ−型導電性を有する半導体領域または導体領域である。この実施例では、追加のマスキング層が複数のソース領域３０を与える。言い換えると、この追加のマスキング層は、狭い帯即ちストリップによって分離された、区分化ソース領域３０を与える。本体層２６の狭い帯は、後の処理工程において形成されるトレンチに対して垂直となる。狭い帯上のマスキング層は、ソース領域３０を形成する本体層２６内におけるＮ−型の全域注入を受けることから、本体層２６の部分を保護する。こうして、ソース領域３０は、本体層２６の狭い帯によって分離された複数の矩形状領域として形成される。次に、フォトレジストを除去し、以降の処理を可能にする。
【００２４】
簡単に図３を参照する。本体層２６およびソース領域３０上に、フィールド酸化物層２８を堆積または成長させる。前述のように、フィールド酸化物層２８上にフォトレジスト・パターンを形成し、エッチング工程によってフィールド酸化物層２８の一部を除去し、狭い帯の部分およびソース領域３０の部分を露出させる。側壁スペーサ３２，トレンチ，導電性ゲート物質３６，第２窒化物層３８，および相互接続層４０を形成する更に別の工程については、既に説明した。尚、トレンチを形成する際に除去されなかったソース領域３０を分離する、本体層２６の狭い帯の残りの部分に、インプラント層４２を形成することを注記しておく。約１ｘ１０16原子／ｃｍ-3の濃度を有するＰ−型不純物物質を全域に注入し、本体層２６の狭い帯の導電性を高め、更にインプラント層４２の領域を形成する。
【００２５】
相互接続層４０（図６）は、ソース領域３０およびインプラント層４２へのオーミック・コンタクトを与える。この実施例の利点は、隣接するトレンチ領域を、互いに密接して形成可能であることである。追加のセクション，およびパワー・スイッチング・トランジスタ１０によって与えられるチャネル幅の改良によって、オン抵抗が減少する。この実施例の追加の利点は、相互接続層４０が、ソース領域３０の表面エリアの殆どをインプラント層４２と接続する電気経路を備えることである。
【００２６】
以上の説明から、本発明は、サブミクロン・リソグラフィを用いることなく、サブミクロン構造を有するように製作可能な自己整合トレンチ・パワー・スイッチング・トランジスタ１０を提供することが認められよう。例えば、フィールド酸化物層２８内の開口は約１ミクロンとすることができる。フィールド酸化物層２８内の開口を通じてソース領域３０を埋め込むことにより、ソース領域３０をフィールド酸化物層２８のエッジ２８Ａ，２８Ｂに整合させる。次いで、フィールド酸化物層２８のエッジ２８Ａ，２８Ｂに一致する側壁スペーサ３２を形成し、側壁スペーサ３２に対してトレンチを形成する。こうして、本体層２６内に形成されたトレンチは、１ミクロン未満の構造サイズを有することができる。トレンチは、ソース領域３０内の中央に形成される。即ち、反応性イオン・エッチングによって、パワー・スイッチング・トランジスタ１０の導電性ゲート物質３６のいずれの側にある残りのソース領域３０も、導電性ゲート領域３６に自己整合し、面積が実質的に同等となるようにトレンチを形成する。
【００２７】
本発明において製作するパワー・スイッチング・トランジスタは、複数のセクション、即ち、ゲート領域の両側にあるソース領域と共通に接続されたゲート領域を有する。パワー・スイッチング・トランジスタ１０は、一セクションのソース領域が、パワー・スイッチング・トランジスタ１０の隣接セクションのソース領域に一層近接するという、更に別の利点を備えている。エッジ２８Ａ，２８Ｂを用いて本体層２６内にインプラント層４２を形成し、ソース領域３０に自己整合させる。Ｐ−型インプラント層４２をソース領域３０に自己整合させるので、パワー・スイッチング・トランジスタ１０の隣接するセクションに関連するソース領域３０は、互いに近接し、パワー・スイッチング・トランジスタ１０内においてソース領域３０に伴うオン抵抗は減少する。
【００２８】
パワー・スイッチング・トランジスタ１０は、製造プロセスにおいて３つのマスキング工程を使用するに過ぎないという、更に別の利点を備えている。第１マスキング工程において、フィールド酸化物層２８内に開口を規定し、パワー・スイッチング・トランジスタ１０のソース領域３０およびゲート双方を規定する。第２マスキング工程において、上側相互接続層４０から導電性ゲート物質３６へのコンタクトを形成するためのバイア即ち開口を窒化物層３８内に規定する。第３マスキング工程において、相互接続層４０にパターニングを行い、パワー・スイッチング・トランジスタ１０の端子に電気コンタクトを与える。第４のオプションとしてのマスキング工程を用いて、パワー・スイッチング・トランジスタ１０を被覆するパシベーション層（図示せず）をパターニングすることも可能である。
【図面の簡単な説明】
【図１】電気システムに電流を供給するパワー・スイッチング・トランジスタの構成図。
【図２】図１のパワー・スイッチング・トランジスタのために開始層を形成した基板の一部の断面図。
【図３】酸化物規定層をパターニングする更に別の工程を示す断面図。
【図４】トレンチを形成する更に別の工程を示す断面図。
【図５】第２窒化物層を堆積する更に別の工程を示す断面図。
【図６】第２窒化物層をエッチングし、金属層を形成する更に別の工程を示す断面図。
【図７】区分化されたソース領域を示す、パワー・スイッチング・トランジスタの別の実施例の投影断面図。
【符号の説明】
１０ パワー・スイッチング・トランジスタ
１２ ゲート端子
１４ ソース端子
１６ ドレイン端子
２０ 電気システム
２２ 半導体支持物質
２４ エピタキシャル層
２６ 本体層
２８ フィールド酸化物層
２８Ａ，２８Ｂ エッジ
３０ Ｎ−型ソース領域
３２ 側壁スペーサ
３４ ゲート酸化物層
３６ 導電性ゲート物質
３８ 第２窒化物層
４０ 相互接続層
４２ Ｐ−型インプラント層
【発明の属する技術分野】
本発明は、一般的に、半導体素子に関し、更に特定すれば、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、高電流および高遮断電圧を必要とする用途に用いられている。パワーＭＯＳＦＥＴは、高速電流スイッチング応答，高い入力インピーダンス，および高い熱的安定性を備え、直流（ＤＣ）変換器，モータ制御回路，セルラ・フォン，電源，および自動車用スイッチング回路のようなシステムに適用可能である。パワーＭＯＳＦＥＴの欠点の１つとして、トランジスタが高電流を導通させる際に、トランジスタのオン抵抗のためにドレイン−ソース間電圧降下が発生することがあげられる。
【０００３】
パワーＭＯＳＦＥＴのセル面積を縮小し、トランジスタのオン抵抗を減少させるための努力が払われてきた。しかしながら、半導体基板の上面に沿って水平方向に延在するゲートおよびチャネルを有するパワーＭＯＳＦＥＴは、隣接するセル間に寄生接合電界効果トランジスタ（ＪＦＥＴ：parasitic Junction Field Effect Transistor）があるために制約を受ける。素子構造をより小さなセル・サイズに合わせて縮小するに連れて、寄生ＪＦＥＴのためにパワーＭＯＳＦＥＴのオン抵抗が増大することになる。
【０００４】
この横型パワーＭＯＳＦＥＴの構造に固有の制約を回避するには、半導体基板内にエッチングされたトレンチに沿って、垂直方向にゲートおよび導通チャネルを形成する。トレンチを垂直方向に向けることにより、寄生ＪＦＥＴの影響を受けずに、ゲートおよびチャネルの拡縮(scaling)によって、サイズの縮小が可能となる。このように、パワーＭＯＳＦＥＴを垂直方向に向けることにより、パワーＭＯＳＦＥＴが導通モードにある場合のオン抵抗が減少する。
【０００５】
【発明が解決しようとする課題】
したがって、既存のリソグラフ機器を用い、製造が容易にかつ安価な製作方法を用いて縦型パワーＭＯＳＦＥＴを形成することができれば有利であろう。更に、パワーＭＯＳＦＥＴが導通モードにある場合のオン抵抗が小さいパワー・トランジスタを提供することができれば有利であろう。
【０００６】
【発明の実施の形態】
概して言えば、本発明は、サブ・ミクロンのリソグラフィを用いることなく製造可能であり、したがって製造コストの削減が可能な、サブ・ミクロン構造を有するトレンチ・パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子において、自己整合接合部を提供するものである。
【０００７】
図１は、電気システム２０の入力において電流を切り替える即ち制御するパワー・スイッチング・トランジスタ１０の構成図である。パワー・スイッチング・トランジスタ１０のことを、半導体素子とも呼ぶことにする。これは、３つのアクセス可能な外部端子、即ち、ゲート端子１２，ソース端子１４，およびドレイン端子１６を有するＭＯＳＦＥＴである。
【０００８】
Ｎ−チャネルＭＯＳＦＥＴでは、パワー・スイッチング・トランジスタ１０のソース端子は、典型的に、アースのような電源導体に接続され、ドレイン端子は電子システム２０を介して、ＶＣＣのような電源導体に結合される。また、Ｐ−チャネルＭＯＳＦＥＴ（図示せず）では、パワー・スイッチング・トランジスタ１０のソース端子は、典型的に、ＶＣＣのような電源導体に接続され、ドレイン端子は電気システム２０を介してアースのような電源導体に結合される。加えて、支持物質２２に適切な導電性を選択することによって、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）が製造可能である。ゲート端子１２に制御信号を印加すると、パワー・スイッチング・トランジスタ１０のドレイン端子１６にパワー・スイッチング信号が発生する。出力信号ＳOUTは、直流（ＤＣ）変換器，電源，モータ制御回路，セルラ・フォン，および自動車用スイッチング回路のような用途における、パワー・スイッチング・トランジスタ１０および電気システム２０の使用に応じた特定の機能を与える。
【０００９】
図２は、図１のパワー・スイッチング・トランジスタ１０の製造において開始層が形成されている半導体支持物質２２即ち基板の一部の断面図である。一例として、ここではＮ−チャネル・エンハンス素子について記載するが、本発明の範囲内にありながら、以下に説明する方法にはドーパント型，物質およびプロセスの置換も可能であることを当業者は認めよう。例えば、本発明を用い、ドーパントの導電型を適切に変更することにより、Ｐ−チャネル素子も形成可能である。尚、図では、同一エレメントを示す際には同一参照番号を用いていることを注記しておく。
【００１０】
支持物質２２を用意し、Ｎ−型導電性を有するようにこれにドープする。典型的に、約６０ボルト未満で動作する低電圧パワーＭＯＳＦＥＴでは、支持物質２２上に厚さが３ないし１０マイクロメートル（ｕｍ）のＮ−型エピタキシャル層２４を形成し、１立方センチメートル当たり（ｃｍ-3）約３ｘ１０16の濃度にドープする。本体層２６は、Ｐ−型導電性を有する半導体領域または導体領域であり、エピタキシャル層２４内に約０．９ｕｍの深さまで注入または拡散することによって、またはエピタキシャル層２４上に０．８ないし１．０ｕｍのＰ−エピタキシャル層を堆積することによって形成する。フィールド酸化物層２８の厚さは約０．４ないし１．０ｕｍであり、本体層２６上に堆積または成長させる。
【００１１】
図３は、本体層２６の上面上においてフィールド酸化物層２８をパターニングする更に別の工程を示す断面図である。パワー・スイッチング・トランジスタ１０の一製造工程において、フォトレジスト・パターン（図示せず）、即ち、第１マスキング層を、フィールド酸化物層２８上に形成する。第１フォトレジスト・パターンは、フィールド酸化物層２８の部分を保護し、Ｎ−型ソース領域３０を形成する、本体層２６の他の部分を規定する。エッチング工程によって、エッジ２８Ａと２８Ｂとの間にあるフィールド酸化物層２８の部分を除去する。好ましくは、本体層２６の表面を露出させずに、本体層２６の表面上のエッジ２８Ａと２８Ｂとの間に薄い酸化物層を残しておく。
【００１２】
ソース領域３０は、半導体領域または導体領域であり、不純物の注入またはドープによってある導電型を得る。言い換えると、エッジ２８Ａからエッジ２８Ｂまで達するフィールド酸化物層２８内の開口を通じてＮ−型ドーパントを注入することにより、ソース領域３０を形成する。次に、フォトレジストを除去し、以降の処理を可能にする。アニール・プロセスに続いて、本体層２６内のソース領域３０は、エッジ２８Ａ，２８Ｂの外側、即ち、フィールド酸化物層２８内の開口よりも大きいエリアに拡散する。好ましくは、ソース領域３０は、約０．１ないし０．３ｕｍの距離だけ、エッジ２８Ａ，２８Ｂを超えて延出する。フィールド酸化物層２８上に窒化物の層を堆積し、これにエッチングを行って側壁スペーサ３２を形成する。側壁スペーサ３２は、その側面がフィールド酸化物層２８のエッジ２８Ａ，２８Ｂによって接合されており、約０．２ないし０．６ｕｍの距離だけ、エッジ２８Ａ，２８Ｂから内側に延在する。
【００１３】
図４は、本体層２６を貫通し側壁スペーサ３２の間にあるエピタキシャル層２４のエリアまで達するトレンチを形成する、更に別の工程を示す断面図である。トレンチは、ソース領域３０の表面から形成され、本体層２６を貫通する。このトレンチは、側壁スペーサ３２の間にあるソース領域３０、即ち、導電領域の中央に形成される。側壁３２をマスクとして用い、異方性反応性イオン・エッチング（ＲＩＥ）によってトレンチを形成する。犠牲酸化物を除去し、約２００ないし６００オングストロームの厚さを有するゲート酸化物層３４を成長させ、本体層２６およびトレンチ内のエピタキシャル層２４の露出部分を被覆する。高温犠牲ゲート酸化およびゲート酸化双方を用い、外側エッジ２８Ａ，２８Ｂを超えてソース領域３０を拡散させることができる。尚、図に示すエレメントは同一の拡縮率で示されている訳ではないことを注記しておく。
【００１４】
パワー・スイッチング・トランジスタ１０のトレンチ、即ち、トレンチの残り部分に、導電性ゲート物質３６を充填し制御領域を形成する。制御信号を受信するために、制御領域を結合する。一例として、導電性ゲート物質３６は、現場でドープしたポリシリコン物質であり、フィールド酸化物層２８，側壁スペーサ３２，およびゲート酸化物層３４の表面全体に堆積し、次いでエッチングを行い、導電性ゲート物質３６でトレンチを充填する。あるいは、導電性ゲート物質３６をシリサイドまたは金属とすることも可能である。好ましくは、酸化物を成長させ、導電性ゲート物質３６の最上部を被覆する。
【００１５】
図５は、第２窒化物層３８を堆積する、更に別の工程を示す断面図である。窒化物層３８は、フィールド酸化物層２８，側壁スペーサ３２，および導電性ゲート物質３６の表面全体に堆積する。第２窒化物層３８および側壁スペーサ３２は、多層絶縁物質であり、結合して均質領域を形成する。尚、フィールド酸化物層２８に用いる物質は、スペーサ３２および第２窒化物層３８に用いる物質と相互交換可能であることを注記しておく。言い換えると、フィールド酸化物層２８を窒化物層とし、スペーサ３２および第２窒化物層３８を両方とも酸化物層とすることも可能である。
【００１６】
図６は、第２窒化物層をエッチングし相互接続層４０を形成する、更に別の工程を示す断面図である。第２窒化物層３８にプラズマ・エッチングを行い、側壁スペーサ３２の間にある導電性ゲート物質３６上のエリアを充填する。言い換えると、第２窒化物層３８は、側壁スペーサ３２と共に横方向にエッジ２８Ａからエッジ２８Ｂまでに達するように形成し、更に導電性ゲート物質３６を覆う窒化物のキャップを形成する。窒化物層３８および側壁スペーサ３２によって形成する均質領域は、分離層を与え、相互接続層４０の導電性ゲート物質３６への望ましくない短絡を防止する。このように、第２窒化物層３８および側壁スペーサ３２によって、多層絶縁物質を形成する。側壁スペーサ３２によって形成される第１層が、半導体領域の一部を被覆するが、トレンチの一部は被覆しない。窒化物層３８によって形成される第２層が、第１層によって被覆されないトレンチの部分を被覆する。
【００１７】
本体領域２６上の酸化物層２８に対して、窒化物に対して選択性を有するエッチャントによってエッチングを行う。Ｐ−型インプラント層４２を、窒化物層３８によって保護されていない本体層２６の部分に形成する。窒化物層３８は、導電性ゲート物質３６を被覆し、エッジ２８Ａからエッジ２８Ｂまでに及ぶ。インプラント層４２に、１立方センチメートル当たり（ｃｍ-3）約１ｘ１０19原子の濃度に硼素をドープし、エッジ２８Ａ，２８Ｂと自己整合させる。第２窒化物層３８上に、フォトレジスト・パターン（図示せず）、即ち、第２マスキング層を形成する。この第２フォトレジスト・パターンは、第２窒化物層３８の部分を保護し、相互接続層４０が導電性ゲート物質３６とのオーミック・コンタクトを形成する、導電性ゲート物質３６の部分を規定する。第２マスキング層によって規定される開口において、導電性ゲート物質３６を被覆する窒化物層３８および保護酸化物に等方性エッチングを行う。フォトレジスト・パターンを除去する。
【００１８】
窒化物層３８，ソース領域３０の部分，およびインプラント層４２の上に、相互接続層４０を堆積し、フォトレジスト・パターン（図示せず）、即ち、第３マスキング層を用いてパターニングを行う。相互接続層４０に適した物質には、アルミニウム，アルミニウム／シリコン，またはオーミック・コンタクトを形成可能なその他の高融点金属化合物のような金属または化合物が含まれる。尚、相互接続層４０は、多数の金属層でも構成可能であることを注記しておく。相互接続層４０は、約４ミクロンの厚さに堆積する。
【００１９】
相互接続層４０にパターニングを行い、別個の導電路を形成する。相互接続層４０の第１部分が、導電性ゲート物質３６、即ち、パワー・スイッチング・トランジスタ１０（図１）のゲート端子１２へのコンタクトを与える導電路を形成する。相互接続層４０の第２部分が、ソース領域３０、即ち、ソース端子１４（図１）およびインプラント層４２へのコンタクトを与える導電路を形成する。尚、相互接続層４０は、ソース領域３０およびインプラント層４２双方とのオーミック・コンタクトを形成することを注記しておく。加えて、支持物質２２の下面上にバック・メタル（図示せず）を堆積し、支持物質２２、即ち、パワー・スイッチング・トランジスタ１０のドレイン端子１６（図１）への電気コンタクトを与える。
【００２０】
動作において、ドレイン端子１６からソース端子１４（図１）に第１電圧を印加し、ゲート端子１２からソース端子１４に第２電圧を印加することにより、本体層２６およびゲート酸化物層３４に隣接するエピタキシャル層２４内に、導電性チャネル領域を備える。電流が、トレンチに隣接する本体層２６内のチャネル領域を垂直方向に通過する。本体層２６をベースとして、ソース領域３０をエミッタとして、更にエピタキシャル層２４をコレクタとして有する望ましくない寄生バイポーラ・トランジスタが、隣接するセクション間に形成される。インプラント層４２が、パワー・スイッチング・トランジスタ１０を形成する隣接セクション間にある、本体層２６の上面を被覆する。本体層２６内にＰ−型インプラント層４２を形成することにより、寄生バイポーラ・トランジスタのベータ（β）を低下させる。
【００２１】
典型的に、複数のフィンガ即ちセクションを有するパワー・スイッチング・トランジスタ１０が製作されている。各セクションは、導電性ゲート物質３６の両側にソース領域３０を有する。言い換えると、図６は、１つのセクション、およびパワー・スイッチング・トランジスタ１０を構成する隣接するセクションの一部の構造を示す。このように、パワー・スイッチング・トランジスタ１０は、共に接続されてゲート端子１２（図１）を形成する各セクションからの導電性ゲート物質３６，共に接続されてソース端子１４（図１）を形成する各セクションからのソース領域３０，およびドレイン端子１６（図１）を形成する各セクションからの共通エピタキシャル層２４を有する。
【００２２】
インプラント層４２を、ソース領域３０に自己整合させることにより、パワー・スイッチング・トランジスタ１０の隣接するセクションは、互いに一層密接に配置されることになる。尚、ソース領域３０は、エッジ２８Ａ，２８Ｂに対して埋め込むことによって、本体層２６内に埋め込むことを注記しておく。同様に、エッジ２８Ａ，２８Ｂに対してインプラント層４２を埋め込むことによって、ソース領域３０に隣接する本体層２６内にインプラント層４２を埋め込むことも、更に注記しておく。このように、エッジ２８Ａ，２８Ｂに対してインプラント層４２およびソース領域３０双方を埋め込むことによって、インプラント層４２をソース領域３０に自己整合させる。インプラント層４２のソース領域３０に対する自己整合によって、パワー・スイッチング・トランジスタ１０の一セクションの一方のソース領域３０を、次のセクションの隣接するソース領域３０に更に密接に配置することが可能となり、これによって、パワー・スイッチング・トランジスタ１０内のセクション数が増大する。セクション数が多い程、パワー・スイッチング・トランジスタ１０のチャネル幅は広がり、トランジスタのオン抵抗は低下する。相互接続層４０の第２部分は、パワー・スイッチング・トランジスタ１０を構成するセクション全てについて、そのソース領域３０およびインプラント層４２を共通に接続する。
【００２３】
図７は、区分化したソース領域３０を示す、パワー・スイッチング・トランジスタ１０の別の実施例の投影断面図を示す。図示を容易にするために、この実施例では相互接続層４０を示さないことにする。支持物質２２を用意し、Ｎ−型導電性を有するようにこれにドープする。支持物質２２上に、Ｎ−型エピタキシャル層２４を形成する。本体層２６は、エピタキシャル層２４上にあり、Ｐ−型導電性を有する半導体領域または導体領域である。この実施例では、追加のマスキング層が複数のソース領域３０を与える。言い換えると、この追加のマスキング層は、狭い帯即ちストリップによって分離された、区分化ソース領域３０を与える。本体層２６の狭い帯は、後の処理工程において形成されるトレンチに対して垂直となる。狭い帯上のマスキング層は、ソース領域３０を形成する本体層２６内におけるＮ−型の全域注入を受けることから、本体層２６の部分を保護する。こうして、ソース領域３０は、本体層２６の狭い帯によって分離された複数の矩形状領域として形成される。次に、フォトレジストを除去し、以降の処理を可能にする。
【００２４】
簡単に図３を参照する。本体層２６およびソース領域３０上に、フィールド酸化物層２８を堆積または成長させる。前述のように、フィールド酸化物層２８上にフォトレジスト・パターンを形成し、エッチング工程によってフィールド酸化物層２８の一部を除去し、狭い帯の部分およびソース領域３０の部分を露出させる。側壁スペーサ３２，トレンチ，導電性ゲート物質３６，第２窒化物層３８，および相互接続層４０を形成する更に別の工程については、既に説明した。尚、トレンチを形成する際に除去されなかったソース領域３０を分離する、本体層２６の狭い帯の残りの部分に、インプラント層４２を形成することを注記しておく。約１ｘ１０16原子／ｃｍ-3の濃度を有するＰ−型不純物物質を全域に注入し、本体層２６の狭い帯の導電性を高め、更にインプラント層４２の領域を形成する。
【００２５】
相互接続層４０（図６）は、ソース領域３０およびインプラント層４２へのオーミック・コンタクトを与える。この実施例の利点は、隣接するトレンチ領域を、互いに密接して形成可能であることである。追加のセクション，およびパワー・スイッチング・トランジスタ１０によって与えられるチャネル幅の改良によって、オン抵抗が減少する。この実施例の追加の利点は、相互接続層４０が、ソース領域３０の表面エリアの殆どをインプラント層４２と接続する電気経路を備えることである。
【００２６】
以上の説明から、本発明は、サブミクロン・リソグラフィを用いることなく、サブミクロン構造を有するように製作可能な自己整合トレンチ・パワー・スイッチング・トランジスタ１０を提供することが認められよう。例えば、フィールド酸化物層２８内の開口は約１ミクロンとすることができる。フィールド酸化物層２８内の開口を通じてソース領域３０を埋め込むことにより、ソース領域３０をフィールド酸化物層２８のエッジ２８Ａ，２８Ｂに整合させる。次いで、フィールド酸化物層２８のエッジ２８Ａ，２８Ｂに一致する側壁スペーサ３２を形成し、側壁スペーサ３２に対してトレンチを形成する。こうして、本体層２６内に形成されたトレンチは、１ミクロン未満の構造サイズを有することができる。トレンチは、ソース領域３０内の中央に形成される。即ち、反応性イオン・エッチングによって、パワー・スイッチング・トランジスタ１０の導電性ゲート物質３６のいずれの側にある残りのソース領域３０も、導電性ゲート領域３６に自己整合し、面積が実質的に同等となるようにトレンチを形成する。
【００２７】
本発明において製作するパワー・スイッチング・トランジスタは、複数のセクション、即ち、ゲート領域の両側にあるソース領域と共通に接続されたゲート領域を有する。パワー・スイッチング・トランジスタ１０は、一セクションのソース領域が、パワー・スイッチング・トランジスタ１０の隣接セクションのソース領域に一層近接するという、更に別の利点を備えている。エッジ２８Ａ，２８Ｂを用いて本体層２６内にインプラント層４２を形成し、ソース領域３０に自己整合させる。Ｐ−型インプラント層４２をソース領域３０に自己整合させるので、パワー・スイッチング・トランジスタ１０の隣接するセクションに関連するソース領域３０は、互いに近接し、パワー・スイッチング・トランジスタ１０内においてソース領域３０に伴うオン抵抗は減少する。
【００２８】
パワー・スイッチング・トランジスタ１０は、製造プロセスにおいて３つのマスキング工程を使用するに過ぎないという、更に別の利点を備えている。第１マスキング工程において、フィールド酸化物層２８内に開口を規定し、パワー・スイッチング・トランジスタ１０のソース領域３０およびゲート双方を規定する。第２マスキング工程において、上側相互接続層４０から導電性ゲート物質３６へのコンタクトを形成するためのバイア即ち開口を窒化物層３８内に規定する。第３マスキング工程において、相互接続層４０にパターニングを行い、パワー・スイッチング・トランジスタ１０の端子に電気コンタクトを与える。第４のオプションとしてのマスキング工程を用いて、パワー・スイッチング・トランジスタ１０を被覆するパシベーション層（図示せず）をパターニングすることも可能である。
【図面の簡単な説明】
【図１】電気システムに電流を供給するパワー・スイッチング・トランジスタの構成図。
【図２】図１のパワー・スイッチング・トランジスタのために開始層を形成した基板の一部の断面図。
【図３】酸化物規定層をパターニングする更に別の工程を示す断面図。
【図４】トレンチを形成する更に別の工程を示す断面図。
【図５】第２窒化物層を堆積する更に別の工程を示す断面図。
【図６】第２窒化物層をエッチングし、金属層を形成する更に別の工程を示す断面図。
【図７】区分化されたソース領域を示す、パワー・スイッチング・トランジスタの別の実施例の投影断面図。
【符号の説明】
１０ パワー・スイッチング・トランジスタ
１２ ゲート端子
１４ ソース端子
１６ ドレイン端子
２０ 電気システム
２２ 半導体支持物質
２４ エピタキシャル層
２６ 本体層
２８ フィールド酸化物層
２８Ａ，２８Ｂ エッジ
３０ Ｎ−型ソース領域
３２ 側壁スペーサ
３４ ゲート酸化物層
３６ 導電性ゲート物質
３８ 第２窒化物層
４０ 相互接続層
４２ Ｐ−型インプラント層
Claims (1)
- 半導体素子の形成方法であって：
第１表面を有する第１導電型の第１半導体領域（２６）を用意する段階；
前記第１半導体領域上に、パターニングされた酸化物層（２８）を用意する段階であって、該パターニングされた酸化物層は、該パターニングされた酸化物層のエッジ（２８Ａ，２８Ｂ）によって画定される開口を有する、段階；
前記第１半導体領域内に、前記エッジに整合するように、第２導電型の第２半導体領域（３０）を形成する段階；
前記エッジに整合する酸化物以外の第１絶縁材料からなるスペーサ（３２）を形成する段階；
前記第２半導体領域（３０）内の中心にトレンチを形成する段階であって、該トレンチは前記第２半導体領域の表面から前記第１および第２半導体領域を貫通し、かつ前記トレンチは、前記スペーサに整合する、段階；
前記トレンチの表面上にゲート酸化物層（３４）を形成する段階；
前記ゲート酸化物層上に導電性物質（３６）を形成する段階；
前記導電性物質を、第２絶縁層（３８）で被覆する段階；
前記パターニングされた酸化物層（２８）を除去し、前記エッジ（２８Ａ，２８Ｂ）で前記第１表面を露出させる段階；および
前記エッジ（２８Ａ，２８Ｂ）に整合した前記第１導電型の第３半導体領域（４２）を形成し、前記第２半導体領域に隣接する前記第１半導体領域の第１表面内に、前記第３半導体領域を配置する段階；
から成ることを特徴とする方法。
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| US050164 | 1998-03-30 |
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