JPH09266309A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 不純物層およびトレンチの相対位置精度を正
確に維持しつつ微細なデバイスを形成するための要素プ
ロセス技術を提供すること、ならびに、その要素プロセ
スを用いてさらなるソース領域の微細化を達成し、オン
抵抗がさらに低減されたＵＭＯＳＦＥＴ等を実現するこ
とにある。 【解決手段】 梯子状の平面パターンを有する拡散層を
形成する場合に、まず、横方向に延びるストライプ状
（直線状）の拡散層を形成しておき、次に、そのストラ
イプ状パターンに直交する方向に開口部を有するマスク
（３０）を形成し、そのマスクを用いて不純物の導入，
拡散を行って縦方向の拡散層（４０）を形成し、その縦
方向の拡散層を上記横方向に延びるストライプ状（直線
状）の拡散層と接続して梯子状パターンを完成させる。
次に、同一マスクを用いてトレンチ（５０）を形成す
る。ゲートとソースとがセルフアラインで形成され、位
置合わせマージンを考慮する必要がなく、デバイスの微
細化が可能となる。また、ソース領域が縮小されれば、
ＦＥＴのオン抵抗も低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＵＭＯＳＦＥＴ等の縦型の絶
縁ゲート半導体装置の製造において、セルフアラインで
トレンチゲートおよびソース（ｎ⁺）領域を形成する技
術に関する。

【０００２】

【背景技術】トレンチゲートを有するＵＭＯＳＦＥＴは
従来のプレーナ型パワーＭＯＳＦＥＴに比べ、オン抵抗
を容易に低減できることから、次世代パワーＭＯＳＦＥ
Ｔとして注目されている。

【０００３】ＵＭＯＳＦＥＴでは、オン抵抗を低減する
ことが重要であり、オン抵抗低減のための技術の一つと
して、「ソース（ｎ⁺）領域の平面パターンを梯子状に
する」というものがある（例えば、特開平７−２２３５
６７２号公報）。

【０００４】特開平７−２２３５６７２号公報では、ま
ず、梯子状のソース領域を形成し、その後、ソース形成
に使用した不純物拡散マスクを除去し、新たにトレンチ
加工用のマスクをフォトリソ工程により形成し、トレン
チ（溝）加工を行っている。

【０００５】

【発明が解決しようとする課題】従来方法では、ソース
（ｎ⁺）領域の形成とトレンチ（溝）の形成とを別々の
フォトリソ工程を使用して行っているため、フォトリソ
の合わせ誤差を考慮し、おのおののパターンに冗長性を
持たせる必要がある。

【０００６】すなわち、従来方法によるソース（ｎ⁺）
領域の形成方法では、ソース領域のさらなる縮小化が困
難であり、したがって、オン抵抗の低減も限界がある。

【０００７】本発明の目的は、不純物層およびトレンチ
の相対位置精度を正確に維持しつつ微細なデバイスを形
成するための要素プロセス技術を提供すること、ならび
に、その要素プロセスを用いてさらなるソース領域の微
細化を達成し、オン抵抗がさらに低減されたＵＭＯＳＦ
ＥＴ等を実現することにある。

【０００８】

【課題を解決するための手段】

（１）請求項１に記載の本発明の半導体装置の製造方法
は、半導体基板に設けられた溝と不純物層との相対的位
置合わせ精度が要求される半導体装置の製造方法であっ
て、半導体基板上に形成されたマスク材を選択的に開口
してマスクを形成する工程と、前記マスクを用いて、前
記開口部より不純物を前記半導体基板へ選択的に導入す
る工程と、前記導入された不純物を拡散させ、これによ
り前記マスクとオーバーラップする部分を有する不純物
層を形成する工程と、前記マスクの前記開口部における
端部を基準として異方性エッチングにより前記半導体基
板の一部を選択的に除去して溝を形成する工程と、を有
することを特徴とする。

【０００９】不純物の等方拡散と異方性エッチングによ
る溝（トレンチ）形成の組合せにより、共通のマスクを
用いて、溝（トレンチ）と不純物層とをセルフアライン
で形成できる。したがって、デバイスの微細化が可能で
ある。

【００１０】（２）請求項２に記載の本発明の半導体装
置の製造方法は、半導体基板に設けられた溝と不純物層
との相対的位置合わせ精度が要求される半導体装置の製
造方法であって、半導体基板上に形成されたマスク材を
選択的に開口してマスクを形成する工程と、前記マスク
を用いて、前記開口部より不純物を前記半導体基板へ選
択的に導入する工程と、前記マスクの前記開口部におけ
る端部に連接するサイドウオールを形成する工程と、前
記サイドウオールの端部を基準として異方性エッチング
により溝を形成する工程と、前記溝の周囲に存在する前
記不純物を活性化して不純物層を形成する工程と、を有
することを特徴とする。

【００１１】不純物導入後に、不純物導入用マスクの端
部に連接するサイドウオールを形成し、マスク端部をよ
り内側にシフトさせ、その端部を基準としてトレンチ加
工を行う。サイドウオール直下の不純物はトレンチ形成
工程を経ても除去されることなく残存し、よって、溝
（トレンチ）の周囲に確実に不純物層が形成される。つ
まり、溝（トレンチ）と不純物層とをセルフアラインで
形成できる。

【００１２】この場合、サイドウオールの端部を基準と
してトレンチ加工を行うため、より微細なトレンチ形成
が可能である。また、トレンチ形成後に不純物層を形成
する場合に、そのための熱処理を他の工程の熱処理と兼
用することが可能である。

【００１３】（３）請求項３に記載の本発明の半導体装
置の製造方法は、第１導電型の第１の半導体層上に第２
導電型の第２の半導体層が形成され、その第２の半導体
層の表面部分には梯子状の平面パターンを有する第１導
電型の第３の半導体層が設けられると共に、前記第２の
半導体層の一部を貫通して前記第１の半導体層に達する
溝が形成され、その溝の内側に絶縁ゲート構造が形成さ
れる半導体装置の製造方法であって、前記梯子状の平面
パターンを有する第３の半導体層および前記溝を、下記
の工程を有する製造プロセスにより形成することを特徴
とする。

【００１４】（工程１）前記第２の半導体層の表面部に
おいて、同一の方向に延在する複数のストライプ状の不
純物領域を形成する。

【００１５】（工程２）前記複数のストライプ状の不純
物領域と直交する方向に所定の開口部が形成されている
マスクを形成する。

【００１６】（工程３）前記マスクを用いて、前記開口
部より不純物を前記半導体基板へ選択的に導入し、その
導入された不純物を拡散させ、これにより前記マスクと
オーバーラップする部分を有し、かつ前記複数のストラ
イプ状の不純物領域と接続される第１導電型の不純物層
を形成する。

【００１７】（工程４）前記マスクの前記開口部におけ
る端部を基準として異方性エッチングにより前記第２の
半導体層および前記第１の半導体層の一部を選択的に除
去して溝を形成する。

【００１８】梯子状の平面パターンを有する拡散層を形
成する場合に、まず、横方向に延びるストライプ状（直
線状）の拡散層を形成しておき、次に、そのストライプ
状パターンに直交する方向に開口部を有するマスクを形
成し、そのマスクを用いて不純物の導入，拡散を行って
縦方向の拡散層を形成し、その縦方向の拡散層を上記横
方向に延びるストライプ状（直線状）の拡散層と接続し
て梯子状パターンを完成させる。

【００１９】次に、同一マスクを用いてトレンチ形成を
行うことにより、平面的にみてストライプの周囲に必ず
第３の半導体層が形成される。この第３の半導体層は、
ＵＭＯＳＦＥＴの場合にはソース層となり、ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）の場合はエミッタ層となる。トレ
ンチ内部には絶縁ゲート構造が形成される。つまり、本
請求項の方法によれば、ゲートとソース（エミッタ層）
とがセルフアラインで形成され、位置合わせマージンを
考慮する必要がなく、デバイスの微細化が可能となる。
また、ソース領域が縮小されれば、ＦＥＴのオン抵抗も
低減される。

【００２０】（４）請求項４に記載の本発明は、請求項
３に記載の半導体装置の製造方法によって製造される半
導体装置である。

【００２１】微細かつ低オン抵抗のトランジスタが実現
される。

【００２２】（５）請求項５に記載の本発明の半導体装
置の製造方法は、第１導電型の第１の半導体層上に第２
導電型の第２の半導体層が形成され、その第２の半導体
層の表面部分には梯子状の平面パターンを有する第１導
電型の第３の半導体層が設けられると共に、前記第２の
半導体層の一部を貫通して前記第１の半導体層に達する
溝が形成され、その溝の内側に絶縁ゲート構造が形成さ
れる半導体装置の製造方法であって、前記梯子状の平面
パターンを有する第３の半導体層および前記溝を、下記
の工程を有する製造プロセスにより形成することを特徴
とする。

【００２３】（工程１）前記第２の半導体層の表面部に
おいて、同一の方向に延在する複数のストライプ状の不
純物領域を形成する。

【００２４】（工程２）前記複数のストライプ状の不純
物領域と直交する方向に所定の開口部が形成されている
マスクを形成する。

【００２５】（工程３）前記マスクを用いて、前記開口
部より第１導電型不純物を前記半導体基板へ選択的に導
入する。

【００２６】（工程４）前記マスクの前記開口部におけ
る端部に連接するサイドウオールを形成する。

【００２７】（工程５）前記サイドウオールの端部を基
準として異方性エッチングを施し、前記第２の半導体層
の一部および前記第３の半導体層の一部を除去して溝を
形成する。

【００２８】（工程６）前記溝の周囲に存在する前記不
純物を活性化して不純物層を形成する。

【００２９】梯子状の平面パターンを有する拡散層を形
成する場合に、まず、横方向に延びるストライプ状（直
線状）の拡散層を形成しておき、次に、そのストライプ
状パターンに直交する方向に開口部を有するマスクを形
成し、そのマスクを用いて、ストライプ状パターンと同
一導電型の不純物を導入する。次に、サイドウオールを
形成し、マスクの開口部の幅を縮小してからトレンチ形
成を行う。この場合、サイドウオールの直下の不純物は
トレンチ形成工程を経ても除去されることなく残存す
る。よって、熱処理を施せば、溝（トレンチ）の周囲に
確実に不純物層が形成される。つまり、溝（トレンチ）
と不純物層とをセルフアラインで形成できる。

【００３０】この場合、サイドウオールの端部を基準と
してトレンチ加工を行うため、より微細なトレンチ形成
が可能である。

【００３１】また、トレンチ内に絶縁ゲートを形成する
際の犠牲酸化やゲート酸化に伴う熱処理に伴い、上記サ
イドウオール端部を基準として導入された不純物が自動
的に活性化して縦方向の不純物層が形成され、その縦方
向の不純物層は横横方向に延びるストライプ状（直線
状）の拡散層と接続されて、梯子状の第３の不純物層が
完成される。この場合、不純物活性化のための単独の熱
処理が不要であるため、第３の不純物導入層のシャロウ
化が可能である。第３の半導体層は、ＵＭＯＳＦＥＴの
場合にはソース層となり、ＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）の場合はエミッタ層となり、トレンチ内部には絶縁
ゲート構造が形成される。つまり、本請求項の方法によ
れば、ゲートとソース（エミッタ）層とがセルフアライ
ンで形成され、位置合わせマージンを考慮する必要がな
く、デバイスの微細化が可能となる。また、ソース領域
が縮小されることにより、ＦＥＴのオン抵抗もきわめて
低減される。

【００３２】（６）請求項６に記載の本発明は、請求項
５に記載の半導体装置の製造方法によって製造される半
導体装置である。

【００３３】微細かつ低オン抵抗のトランジスタが実現
される。

【００３４】

【発明の実施の形態】

（第１の実施の形態）図１（ａ）〜（ｃ）は、不純物層
とトレンチとをセルフアラインで形成する要素プロセス
を示す各工程のデバイス断面図である。

【００３５】まず、図１（ａ）に示すように、半導体基
板（ｎ層１０とｐ層２０とを具備する）上に形成された
マスク３０を用いて、例えば砒素（Ａｓ）をイオン打ち
込みする。

【００３６】続いて、図１（ｂ）に示すように、熱処理
によるドライブイン拡散により拡散層４０を形成する。
このとき、等方拡散ゆえに拡散層４０はマスク３０の下
部にも回り込んで形成される。

【００３７】続いて、第１図（ｃ）に示すように、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用
いてマスク３０を用いて溝（トレンチ）５０を形成す
る。拡散層４０は、例えばソース層（Ｓ）となり、半導
体基板のｎ層１０は、例えばドレイン層（Ｄ）となる。

【００３８】このようにして、等方拡散と異方性エッチ
ングを組み合わせることにより、不純物層とトレンチと
をセルフアラインで形成できる。よって、位置合わせマ
ージンが不要となる。

【００３９】（第２の実施の形態）図２（ａ）〜（ｃ）
は、不純物層とトレンチとをセルフアラインで形成する
要素プロセスの他の例を示す各工程のデバイス断面図で
ある。

【００４０】まず、図２（ａ）に示すように、半導体基
板（ｎ層１０とｐ層２０とを具備する）上に形成された
マスク３０を用いて、例えば砒素（Ａｓ）をイオン打ち
込みする。

【００４１】次に、図２（ｂ）に示すように、マスク材
６２（図中、点線で示されている）を形成した後、全面
をＲＩＥによりエッチバックし、図２（ｂ）に示される
ように、サイドウオール６４を形成する。

【００４２】次に、図２（ｃ）に示すように、サイドウ
オール６４の端部を基準として溝（トレンチ）５１を形
成する。

【００４３】その後、図２（ｄ）に示すように、熱処理
によりイオン打ち込みされた不純物を活性化させ、拡散
層７０を形成する。なお、拡散層７０の形成は、工程
（ｂ）の後に行ってもよい。

【００４４】（第３の実施の形態）図３〜図７は、図１
の要素プロセスをパワーＭＯＳＦＥＴの形成に利用し
た、半導体装置の製造方法を説明するための図である。
本実施の形態では、ＦＥＴのオン抵抗を低減するため
に、ソース領域の平面パターンを梯子状（格子状）に形
成する。

【００４５】本実施例の特徴をより明確にするために、
図１３〜図１８に、本発明を用いない場合の、ＦＥＴの
ソース（ｎ⁺）層およびトレンチの形成工程を比較例と
して示した。

【００４６】まず、この比較例について簡単に説明す
る。図１３（ａ）はＦＥＴの平面図であり，図１３
（ｂ）は図１３（ａ）におけるＡ−Ａ線に沿う断面図で
あり、図１３（ｃ）は図１３（ａ）におけるＢ−Ｂ線に
沿う断面図である。（ａ）〜（ｃ）の関係は、図１４〜
図１８においても同じである。

【００４７】まず、図１３（ａ）〜（ｃ）に示すよう
に、シリコン（Ｓｉ）基板上に島状のマスク８２を形成
する。続いてイオン打ち込みすることにより、図１４
（ａ）〜（ｃ）に示すように、梯子状の平面パターンを
有するソース（Ｎ⁺）領域９２を形成する。その後、図
１５（ａ）〜（ｃ）に示すように、開口部（ア），
（イ），（ウ）を有するトレンチマスク（図示されな
い）を形成する。次に、図１６（ａ）〜（ｃ）のよう
に、トレンチ１２４，１２５，１２６を形成する。これ
により、梯子状のソース（ｎ⁺）領域とトレンチが形成
される。

【００４８】つまり、この製造方法は、図１９に示すよ
うに、島状マスクの形成工程（工程１０００）と、梯子
状ソースの形成工程（工程１１００）と、トレンチマス
ク形成工程（工程１２００）と、トレンチ形成工程（工
程１３００）とからなっている。

【００４９】ところが、このような形成方法を用いる場
合、ソース（ｎ⁺）領域形成と、トレンチ形成において
おのおのフォトリソ工程を通る必要があり、トレンチパ
ターンをソース（ｎ⁺）パターンに位置合わせする必要
がある。この時、例えば、図１７（ａ）〜（ｃ）に示す
ように、トレンチパターンがソース（ｎ⁺）のパターン
に対して図の左側にずれた場合、Ａ−Ａ断面において、
トレンチゲートの右側にはソース（ｎ⁺）が形成される
ものの左側には形成されなくなるため、オン抵抗の増大
あるいはセル間の不均一動作に基づく素子破壊を生じる
可能性が高い。

【００５０】そのため、トレンチパターンの位置合わせ
がソースｎ⁺パターンに対してずれても問題ないよう
に、図１８（ａ）〜（ｃ）に示すように、フォト合わせ
誤差を考慮して、ソース（ｎ⁺）の幅（図１８中のＷ
１）を大きくとる必要がある。

【００５１】一方、パワーＭＯＳＦＥＴのオン抵抗を低
減するには、単位セルのピッチ（図１８のＷ２）をでき
るだけ小さくすることが重要であるが、上記理由から本
発明を用いない場合には、単位セルのピッチの縮小化に
は限界がある。

【００５２】そこで、本実施の形態では、梯子状のソー
ス（ｎ⁺）層を一括して形成するのではなく、横方向の
ストライプと縦方向のストライプとを分けて形成し、縦
方向のストライプ形成の際、第１の実施の形態の技術を
使ってトレンチとソースとをセルフアラインで形成する
ものである。

【００５３】以下、図３〜図７を用いて具体的に説明す
る。比較例の場合と同様に、（ａ）が素子の平面図であ
り、（ｂ）がＣ−Ｃ線に沿う断面図であり、（ｃ）がＤ
−Ｄ線に沿う断面図である 本方法では、図３（ａ）〜（ｃ）に示すように、ストラ
イプ状のマスク８０を形成し、続いて、例えばＡｓをイ
オン打ち込みし、図４（ａ）〜（ｃ）に示すように横方
向に延びるｎ⁺層９０（ソース層の一部）を形成する。

【００５４】次に、図５（ａ）〜（ｃ）に示すように、
ｎ⁺層９０に直交する方向（縦方向）に開口部（ア），
（イ），（ウ）を有するトレンチマスク（図示されな
い）を形成し、例えばＡｓをイオン打ち込みする。

【００５５】次に、図６（ａ）〜（ｃ）に示すように、
熱処理により不純物をドライブインし、ｎ⁺拡散層１１
０を形成する。このｎ⁺拡散層１１０は、上記ｎ⁺層９０
と接続され、これにより、梯子状の平面パターンをもつ
ソース（ｎ⁺）層が完成する。

【００５６】次に、図７（ａ）〜（ｃ）に示すように、
開口部（ア），（イ），（ウ）を介してＲＩＥにより半
導体基板をエッチングし、トレンチ１２０，１２１，１
２２を形成する。

【００５７】つまり、本実施の形態のプロセスフローは
図２０に示すようになる。つまり、ストライプ状マスク
を形成し（工程２０００）、ストライプ状ソース領域を
形成する（工程２１００）。続いて、トレンチマスクを
形成し（工程２２００）、イオン注入後（工程２３０
０）、ドライブインにより梯子状ソース領域を形成し
（工程２４００）、その後にトレンチをセルフアライン
で形成する（工程２５００）。

【００５８】その後、所定の工程を経て図１１のような
縦型のパワーＭＯＳＦＥＴが完成する。すなわち、トレ
ンチ側壁を犠牲酸化してその酸化膜を除去することによ
り加工ダメージを除去し、次にトレンチ内部にゲート酸
化膜２００を形成し、ポリシリコン等からなるゲート電
極３００を埋め込み、その後、ポリシリコンの表面を酸
化してキャップ層４００，４０２を形成して絶縁ゲート
が完成する。そして、基板の表面にソース電極５００を
形成し、裏面にドレイン電極を形成して、図１２に示さ
れるようなパワーＭＯＳＦＥＴが完成する。

【００５９】なお、図１１に示される半導体基板の底部
のｎ⁺層１２をｐ⁺層に変更すると、ＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｓｉｓ
ｔｏｒ）となる。ＩＧＢＴは、ＭＯＳＦＥＴとバイポー
ラトランジスタとを組み合わせたインバーテッドダーリ
ントントランジスタであり、基板表面のｎ⁺層１５０〜
１５３がエミッタとなり、裏面側のｐ⁺層がコレクタと
なる。

【００６０】（第４の実施の形態）図３〜図５および図
８〜図１０を参照して第４の実施の形態を説明する。

【００６１】本実施の形態は、図２に示される要素プロ
セスを利用するものであり、具体的な特徴は、サイドウ
オールを利用すること、ならびに、ソース層形成のため
の熱処理をトレンチ内部のゲート酸化工程等の熱処理と
兼用することである。

【００６２】まず、上述の図３〜図５のプロセスによ
り、横方向に延びる、ストライプ状のｎ⁺層９０を形成
し、続いて、縦方向に開口部（ア）〜（ウ）を有するマ
スクを形成する。

【００６３】次に、図８（ａ）〜（ｃ）のようにサイド
ウオール１３０〜１３５を形成する。

【００６４】次に、図９（ａ）〜（ｃ）に示すように、
サイドウオールの端部を基準にトレンチ１４０，１４
１，１４２を形成する。

【００６５】その後、例えばトレンチ内の犠牲酸化工程
や、あるいは図１０（ａ）〜（ｃ）に示される、トレン
チ内にゲート酸化膜２００を形成するためのゲート酸化
工程による熱処理により、イオン打ち込みされた不純物
が自動的に活性化され、ソース（ｎ⁺）層１５０〜１５
５が形成される。つまり、トレンチ加工プロセスでは、
トレンチ加工後の後処理として酸化処理等の熱処理を行
うことが一般的であり、さらにＵＭＯＳＦＥＴ等ではゲ
ート酸化膜を形成する必要があるため、トレンチ形成後
に、必然的に十分な熱処理工程を経ることになる。この
熱処理を利用してソース領域を形成するものである。

【００６６】一般的に、ソース領域の縮小化を達成する
方法としてソース接合のシャロウ化が提案されている
が、シャロウ化のためには熱処理は少ない方がよい。

【００６７】本実施の形態によれば、トレンチ加工マス
クの端面にサイドウォール１３０〜１３５を形成するこ
とにより、これらのサイドウォール直下のｎ型不純物は
トレンチ形成後にも残存する。このためトレンチ加工前
の熱処理が不要となり、ソース接合のシャロウ化が可能
となる。最終的にはトレンチ加工後の側壁酸化およびゲ
ート酸化等の熱処理により、トレンチ周辺領域にｎ⁺領
域が形成される。

【００６８】また、本実施の形態ではサイドウオールを
用いてトレンチを加工するため、図１０（ｂ）に示され
るトレンチの幅Ｗ５を、フォトリソグラフィの最小加工
寸法以下に加工することができ、デバイスの微細化に寄
与する。

【００６９】以上のプロセスフローをまとめると、図２
１に示すようになる。つまり、まずストライプ状のマス
クを形成し（工程３０００）、次にストライプ状のソー
ス領域を形成する（工程３１００）。次に、トレンチマ
スクを形成し（工程３２００）、イオン注入後（工程３
３００）にサイドウオールを形成する（工程３４０
０）。続いてトレンチを形成し（工程３５００）、ゲー
ト酸化等に伴う熱処理によりイオン打ち込みされた不純
物を活性化し、梯子状のソース領域を形成する（工程３
６００）。

【００７０】なお、以上の説明では、トレンチ形成前に
ストライプ状のソースｎ⁺領域を形成するプロセスフロ
ーを提示したが、トレンチ形成後にストライプ状のソー
スｎ⁺領域を形成しても等価な効果が得られる。

【００７１】また、本発明ではｎ型パワーＭＯＳＦＥＴ
に関して述べたが、ｐ型パワーＭＯＳＦＥＴにも適用で
きるのはいうまでもない。さらに本発明は、ＵＭＯＳＦ
ＥＴに限定されるものではなく、トレンチゲートのＩＧ
ＢＴあるいはＭＯＳゲートサイリスタ等にも適用可能で
ある。

【００７２】

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）はそれぞれ、本発明の第１の実
施の形態（サイドウオールと不純物層をセルフアライン
で形成するプロセス）を説明するための、各工程毎のデ
バイスの断面図である。

【図２】（ａ）〜（ｄ）はそれぞれ、本発明の第２の実
施の形態（サイドウオールと不純物層をセルフアライン
で形成するプロセス）を説明するための、各工程毎のデ
バイスの断面図である。

【図３】本発明の第３の実施の形態（梯子状パターンを
もつソース層とトレンチとをセルフアラインで形成する
プロセス）の第１の工程を説明するための図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）に示
されるデバイスのＣ−Ｃ線に沿う断面図であり、（ｃ）
は（ａ）に示されるデバイスのＤ−Ｄ線に沿う断面図で
ある。

【図４】本発明の第３の実施の形態の第２の工程を説明
するための図であり、（ａ）はデバイスの平面図であ
り，（ｂ）は（ａ）に示されるデバイスのＣ−Ｃ線に沿
う断面図であり、（ｃ）は（ａ）に示されるデバイスの
Ｄ−Ｄ線に沿う断面図である。

【図５】本発明の第３の実施の形態の第３の工程を説明
するための図であり、（ａ）はデバイスの平面図であ
り，（ｂ）は（ａ）に示されるデバイスのＣ−Ｃ線に沿
う断面図であり、（ｃ）は（ａ）に示されるデバイスの
Ｄ−Ｄ線に沿う断面図である。

【図６】本発明の第３の実施の形態の第４の工程を説明
するための図であり、（ａ）はデバイスの平面図であ
り，（ｂ）は（ａ）に示されるデバイスのＣ−Ｃ線に沿
う断面図であり、（ｃ）は（ａ）に示されるデバイスの
Ｄ−Ｄ線に沿う断面図である。

【図７】本発明の第３の実施の形態の第５の工程を説明
するための図であり、（ａ）はデバイスの平面図であ
り，（ｂ）は（ａ）に示されるデバイスのＣ−Ｃ線に沿
う断面図であり、（ｃ）は（ａ）に示されるデバイスの
Ｄ−Ｄ線に沿う断面図である。

【図８】本発明の第４の実施の形態（梯子状パターンを
もつソース層とトレンチとをセルフアラインで形成する
他のプロセス）の第１の工程を説明するための図であ
り、（ａ）はデバイスの平面図であり，（ｂ）は（ａ）
に示されるデバイスのＣ−Ｃ線に沿う断面図であり、
（ｃ）は（ａ）に示されるデバイスのＤ−Ｄ線に沿う断
面図である。

【図９】本発明の第４の実施の形態の第２の工程を説明
するための図であり、（ａ）はデバイスの平面図であ
り，（ｂ）は（ａ）に示されるデバイスのＣ−Ｃ線に沿
う断面図であり、（ｃ）は（ａ）に示されるデバイスの
Ｄ−Ｄ線に沿う断面図である。

【図１０】本発明の第４の実施の形態の第３の工程を説
明するための図であり、（ａ）はデバイスの平面図であ
り，（ｂ）は（ａ）に示されるデバイスのＣ−Ｃ線に沿
う断面図であり、（ｃ）は（ａ）に示されるデバイスの
Ｄ−Ｄ線に沿う断面図である。

【図１１】本発明のパワーＭＯＳＦＥＴの要部の断面構
造を示す図である。

【図１２】図１１のパワーＭＯＳＦＥＴの等価回路図で
ある。

【図１３】比較例の第１の工程の内容を示す図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）のデ
バイスにおけるＡ−Ａ線に沿う断面図であり、（ｃ）は
（ａ）のデバイスにおけるＢ−Ｂ線に沿う断面図であ
る。

【図１４】比較例の第２の工程の内容を示す図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）のデ
バイスにおけるＡ−Ａ線に沿う断面図であり、（ｃ）は
（ａ）のデバイスにおけるＢ−Ｂ線に沿う断面図であ
る。

【図１５】比較例の第３の工程の内容を示す図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）のデ
バイスにおけるＡ−Ａ線に沿う断面図であり、（ｃ）は
（ａ）のデバイスにおけるＢ−Ｂ線に沿う断面図であ
る。

【図１６】比較例の第４の工程の内容を示す図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）のデ
バイスにおけるＡ−Ａ線に沿う断面図であり、（ｃ）は
（ａ）のデバイスにおけるＢ−Ｂ線に沿う断面図であ
る。

【図１７】比較例の第５の工程の内容を示す図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）のデ
バイスにおけるＡ−Ａ線に沿う断面図であり、（ｃ）は
（ａ）のデバイスにおけるＢ−Ｂ線に沿う断面図であ
る。

【図１８】比較例の第６の工程の内容を示す図であり、
（ａ）はデバイスの平面図であり，（ｂ）は（ａ）のデ
バイスにおけるＡ−Ａ線に沿う断面図であり、（ｃ）は
（ａ）のデバイスにおけるＢ−Ｂ線に沿う断面図であ
る。

【図１９】比較例のプロセスフローを示す図である。

【図２０】本発明の第３の実施の形態のプロセスフロー
を示す図である。

【図２１】本発明の第４の実施の形態のプロセスフロー
を示す図である。

【符号の説明】

１０ ｎ型層 ２０ ｐ型層 ３０ マスク ４０，７０ ｎ⁺不純物層 ５０，５１ 溝（トレンチ） ６４ サイドウオール ９０ 横方向に延びるストライプ状のｎ⁺層 １２０，１２１，１２２ トレンチ

フロントページの続き (72)発明者 村田 年生 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板に設けられた溝と不純物層と
   の相対的位置合わせ精度が要求される半導体装置の製造
   方法であって、 半導体基板上に形成されたマスク材を選択的に開口して
   マスクを形成する工程と、 前記マスクを用いて、前記開口部より不純物を前記半導
   体基板へ選択的に導入する工程と、 前記導入された不純物を拡散させ、これにより前記マス
   クとオーバーラップする部分を有する不純物層を形成す
   る工程と、 前記マスクの前記開口部における端部を基準として異方
   性エッチングにより前記半導体基板の一部を選択的に除
   去して溝を形成する工程と、を有することを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 半導体基板に設けられた溝と不純物層と
   の相対的位置合わせ精度が要求される半導体装置の製造
   方法であって、 半導体基板上に形成されたマスク材を選択的に開口して
   マスクを形成する工程と、 前記マスクを用いて、前記開口部より不純物を前記半導
   体基板へ選択的に導入する工程と、 前記マスクの前記開口部における端部に連接するサイド
   ウオールを形成する工程と、 前記サイドウオールの端部を基準として異方性エッチン
   グにより溝を形成する工程と、 前記溝の周囲に存在する前記不純物を活性化して不純物
   層を形成する工程と、を有することを特徴とする半導体
   装置の製造方法。
3. 【請求項３】 第１導電型の第１の半導体層上に第２導
   電型の第２の半導体層が形成され、その第２の半導体層
   の表面部分には梯子状の平面パターンを有する第１導電
   型の第３の半導体層が設けられると共に、前記第２の半
   導体層の一部を貫通して前記第１の半導体層に達する溝
   が形成され、その溝の内側に絶縁ゲート構造が形成され
   る半導体装置の製造方法であって、 前記梯子状の平面パターンを有する第３の半導体層およ
   び前記溝を、下記の工程を有する製造プロセスにより形
   成することを特徴とする半導体装置の製造方法。 （工程１）前記第２の半導体層の表面部において、同一
   の方向に延在する複数のストライプ状の不純物領域を形
   成する。 （工程２）前記複数のストライプ状の不純物領域と直交
   する方向に所定の開口部が形成されているマスクを形成
   する。 （工程３）前記マスクを用いて、前記開口部より不純物
   を前記半導体基板へ選択的に導入し、その導入された不
   純物を拡散させ、これにより前記マスクとオーバーラッ
   プする部分を有し、かつ前記複数のストライプ状の不純
   物領域と接続される第１導電型の不純物層を形成する。 （工程４）前記マスクの前記開口部における端部を基準
   として異方性エッチングにより前記第２の半導体層およ
   び前記第１の半導体層の一部を選択的に除去して溝を形
   成する。
4. 【請求項４】 請求項３に記載の半導体装置の製造方法
   によって製造される半導体装置。
5. 【請求項５】 第１導電型の第１の半導体層上に第２導
   電型の第２の半導体層が形成され、その第２の半導体層
   の表面部分には梯子状の平面パターンを有する第１導電
   型の第３の半導体層が設けられると共に、前記第２の半
   導体層の一部を貫通して前記第１の半導体層に達する溝
   が形成され、その溝の内側に絶縁ゲート構造が形成され
   る半導体装置の製造方法であって、 前記梯子状の平面パターンを有する第３の半導体層およ
   び前記溝を、下記の工程を有する製造プロセスにより形
   成することを特徴とする半導体装置の製造方法。 （工程１）前記第２の半導体層の表面部において、同一
   の方向に延在する複数のストライプ状の不純物領域を形
   成する。 （工程２）前記複数のストライプ状の不純物領域と直交
   する方向に所定の開口部が形成されているマスクを形成
   する。 （工程３）前記マスクを用いて、前記開口部より第１導
   電型不純物を前記半導体基板へ選択的に導入する。 （工程４）前記マスクの前記開口部における端部に連接
   するサイドウオールを形成する。 （工程５）前記サイドウオールの端部を基準として異方
   性エッチングを施し、前記第２の半導体層の一部および
   前記第３の半導体層の一部を除去して溝を形成する。 （工程６）前記溝の周囲に存在する前記不純物を活性化
   して不純物層を形成する。
6. 【請求項６】 請求項５に記載の半導体装置の製造方法
   によって製造される半導体装置。