JPH11297989A - 整合されたソ―ス領域を有するパワ―・スイッチング・トレンチｍｏｓｆｅｔおよびその製造方法 - Google Patents
整合されたソ―ス領域を有するパワ―・スイッチング・トレンチｍｏｓｆｅｔおよびその製造方法Info
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- JPH11297989A JPH11297989A JP11061202A JP6120299A JPH11297989A JP H11297989 A JPH11297989 A JP H11297989A JP 11061202 A JP11061202 A JP 11061202A JP 6120299 A JP6120299 A JP 6120299A JP H11297989 A JPH11297989 A JP H11297989A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 サブミクロン・リソグラフィを用いずに製造
可能で、しかも本体層（２６）上にサブミクロン構造を
有するトレンチ・パワー・スイッチング・トランジスタ
（１０）を提供する。 【解決手段】 フィールド酸化物層（２８）内の開口
が、本体層（２６）内にソース領域（３０）を埋め込む
エリアを規定し、ソース領域をフィールド酸化物層（２
８）の第１エッジ（２８Ａ）および第２エッジ（２８
Ｂ）に自己整合させる。フィールド酸化物層の第１およ
び第２エッジに一致する側壁スペーサ（３２）を形成す
る。ソース領域内の中央部に、側壁スペーサに整合させ
たトレンチを形成する。第１および第２エッジにおい
て、パワー・スイッチング・トランジスタ（１０）のセ
クション間に形成されたインプラント層（４２）を、側
壁スペーサに整合させる。
可能で、しかも本体層（２６）上にサブミクロン構造を
有するトレンチ・パワー・スイッチング・トランジスタ
（１０）を提供する。 【解決手段】 フィールド酸化物層（２８）内の開口
が、本体層（２６）内にソース領域（３０）を埋め込む
エリアを規定し、ソース領域をフィールド酸化物層（２
８）の第１エッジ（２８Ａ）および第２エッジ（２８
Ｂ）に自己整合させる。フィールド酸化物層の第１およ
び第２エッジに一致する側壁スペーサ（３２）を形成す
る。ソース領域内の中央部に、側壁スペーサに整合させ
たトレンチを形成する。第１および第２エッジにおい
て、パワー・スイッチング・トランジスタ（１０）のセ
クション間に形成されたインプラント層（４２）を、側
壁スペーサに整合させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子に関し、更に特定すれば、パワー金属酸化物半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）に関するもので
ある。
素子に関し、更に特定すれば、パワー金属酸化物半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）に関するもので
ある。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは、高電流および高
遮断電圧を必要とする用途に用いられている。パワーＭ
ＯＳＦＥＴは、高速電流スイッチング応答，高い入力イ
ンピーダンス，および高い熱的安定性を備え、直流（Ｄ
Ｃ）変換器，モータ制御回路，セルラ・フォン，電源，
および自動車用スイッチング回路のようなシステムに適
用可能である。パワーＭＯＳＦＥＴの欠点の１つとし
て、トランジスタが高電流を導通させる際に、トランジ
スタのオン抵抗のためにドレイン−ソース間電圧降下が
発生することがあげられる。
遮断電圧を必要とする用途に用いられている。パワーＭ
ＯＳＦＥＴは、高速電流スイッチング応答，高い入力イ
ンピーダンス，および高い熱的安定性を備え、直流（Ｄ
Ｃ）変換器，モータ制御回路，セルラ・フォン，電源，
および自動車用スイッチング回路のようなシステムに適
用可能である。パワーＭＯＳＦＥＴの欠点の１つとし
て、トランジスタが高電流を導通させる際に、トランジ
スタのオン抵抗のためにドレイン−ソース間電圧降下が
発生することがあげられる。
【０００３】パワーＭＯＳＦＥＴのセル面積を縮小し、
トランジスタのオン抵抗を減少させるための努力が払わ
れてきた。しかしながら、半導体基板の上面に沿って水
平方向に延在するゲートおよびチャネルを有するパワー
ＭＯＳＦＥＴは、隣接するセル間に寄生接合電界効果ト
ランジスタ（ＪＦＥＴ：parasitic Junction Field Eff
ect Transistor）があるために制約を受ける。素子構造
をより小さなセル・サイズに合わせて縮小するに連れ
て、寄生ＪＦＥＴのためにパワーＭＯＳＦＥＴのオン抵
抗が増大することになる。
トランジスタのオン抵抗を減少させるための努力が払わ
れてきた。しかしながら、半導体基板の上面に沿って水
平方向に延在するゲートおよびチャネルを有するパワー
ＭＯＳＦＥＴは、隣接するセル間に寄生接合電界効果ト
ランジスタ（ＪＦＥＴ：parasitic Junction Field Eff
ect Transistor）があるために制約を受ける。素子構造
をより小さなセル・サイズに合わせて縮小するに連れ
て、寄生ＪＦＥＴのためにパワーＭＯＳＦＥＴのオン抵
抗が増大することになる。
【０００４】この横型パワーＭＯＳＦＥＴの構造に固有
の制約を回避するには、半導体基板内にエッチングされ
たトレンチに沿って、垂直方向にゲートおよび導通チャ
ネルを形成する。トレンチを垂直方向に向けることによ
り、寄生ＪＦＥＴの影響を受けずに、ゲートおよびチャ
ネルの拡縮(scaling)によって、サイズの縮小が可能と
なる。このように、パワーＭＯＳＦＥＴを垂直方向に向
けることにより、パワーＭＯＳＦＥＴが導通モードにあ
る場合のオン抵抗が減少する。
の制約を回避するには、半導体基板内にエッチングされ
たトレンチに沿って、垂直方向にゲートおよび導通チャ
ネルを形成する。トレンチを垂直方向に向けることによ
り、寄生ＪＦＥＴの影響を受けずに、ゲートおよびチャ
ネルの拡縮(scaling)によって、サイズの縮小が可能と
なる。このように、パワーＭＯＳＦＥＴを垂直方向に向
けることにより、パワーＭＯＳＦＥＴが導通モードにあ
る場合のオン抵抗が減少する。
【０００５】
【発明が解決しようとする課題】したがって、既存のリ
ソグラフ機器を用い、製造が容易にかつ安価な製作方法
を用いて縦型パワーＭＯＳＦＥＴを形成することができ
れば有利であろう。更に、パワーＭＯＳＦＥＴが導通モ
ードにある場合のオン抵抗が小さいパワー・トランジス
タを提供することができれば有利であろう。
ソグラフ機器を用い、製造が容易にかつ安価な製作方法
を用いて縦型パワーＭＯＳＦＥＴを形成することができ
れば有利であろう。更に、パワーＭＯＳＦＥＴが導通モ
ードにある場合のオン抵抗が小さいパワー・トランジス
タを提供することができれば有利であろう。
【０００６】
【発明の実施の形態】概して言えば、本発明は、サブ・
ミクロンのリソグラフィを用いることなく製造可能であ
り、したがって製造コストの削減が可能な、サブ・ミク
ロン構造を有するトレンチ・パワー金属酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）素子において、自
己整合接合部を提供するものである。
ミクロンのリソグラフィを用いることなく製造可能であ
り、したがって製造コストの削減が可能な、サブ・ミク
ロン構造を有するトレンチ・パワー金属酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）素子において、自
己整合接合部を提供するものである。
【０００７】図１は、電気システム２０の入力において
電流を切り替える即ち制御するパワー・スイッチング・
トランジスタ１０の構成図である。パワー・スイッチン
グ・トランジスタ１０のことを、半導体素子とも呼ぶこ
とにする。これは、３つのアクセス可能な外部端子、即
ち、ゲート端子１２，ソース端子１４，およびドレイン
端子１６を有するＭＯＳＦＥＴである。
電流を切り替える即ち制御するパワー・スイッチング・
トランジスタ１０の構成図である。パワー・スイッチン
グ・トランジスタ１０のことを、半導体素子とも呼ぶこ
とにする。これは、３つのアクセス可能な外部端子、即
ち、ゲート端子１２，ソース端子１４，およびドレイン
端子１６を有するＭＯＳＦＥＴである。
【０００８】Ｎ−チャネルＭＯＳＦＥＴでは、パワー・
スイッチング・トランジスタ１０のソース端子は、典型
的に、アースのような電源導体に接続され、ドレイン端
子は電子システム２０を介して、ＶＣＣのような電源導
体に結合される。また、Ｐ−チャネルＭＯＳＦＥＴ（図
示せず）では、パワー・スイッチング・トランジスタ１
０のソース端子は、典型的に、ＶＣＣのような電源導体
に接続され、ドレイン端子は電気システム２０を介して
アースのような電源導体に結合される。加えて、支持物
質２２に適切な導電性を選択することによって、絶縁ゲ
ート・バイポーラ・トランジスタ（ＩＧＢＴ）が製造可
能である。ゲート端子１２に制御信号を印加すると、パ
ワー・スイッチング・トランジスタ１０のドレイン端子
１６にパワー・スイッチング信号が発生する。出力信号
ＳOUTは、直流（ＤＣ）変換器，電源，モータ制御回
路，セルラ・フォン，および自動車用スイッチング回路
のような用途における、パワー・スイッチング・トラン
ジスタ１０および電気システム２０の使用に応じた特定
の機能を与える。
スイッチング・トランジスタ１０のソース端子は、典型
的に、アースのような電源導体に接続され、ドレイン端
子は電子システム２０を介して、ＶＣＣのような電源導
体に結合される。また、Ｐ−チャネルＭＯＳＦＥＴ（図
示せず）では、パワー・スイッチング・トランジスタ１
０のソース端子は、典型的に、ＶＣＣのような電源導体
に接続され、ドレイン端子は電気システム２０を介して
アースのような電源導体に結合される。加えて、支持物
質２２に適切な導電性を選択することによって、絶縁ゲ
ート・バイポーラ・トランジスタ（ＩＧＢＴ）が製造可
能である。ゲート端子１２に制御信号を印加すると、パ
ワー・スイッチング・トランジスタ１０のドレイン端子
１６にパワー・スイッチング信号が発生する。出力信号
ＳOUTは、直流（ＤＣ）変換器，電源，モータ制御回
路，セルラ・フォン，および自動車用スイッチング回路
のような用途における、パワー・スイッチング・トラン
ジスタ１０および電気システム２０の使用に応じた特定
の機能を与える。
【０００９】図２は、図１のパワー・スイッチング・ト
ランジスタ１０の製造において開始層が形成されている
半導体支持物質２２即ち基板の一部の断面図である。一
例として、ここではＮ−チャネル・エンハンス素子につ
いて記載するが、本発明の範囲内にありながら、以下に
説明する方法にはドーパント型，物質およびプロセスの
置換も可能であることを当業者は認めよう。例えば、本
発明を用い、ドーパントの導電型を適切に変更すること
により、Ｐ−チャネル素子も形成可能である。尚、図で
は、同一エレメントを示す際には同一参照番号を用いて
いることを注記しておく。
ランジスタ１０の製造において開始層が形成されている
半導体支持物質２２即ち基板の一部の断面図である。一
例として、ここではＮ−チャネル・エンハンス素子につ
いて記載するが、本発明の範囲内にありながら、以下に
説明する方法にはドーパント型，物質およびプロセスの
置換も可能であることを当業者は認めよう。例えば、本
発明を用い、ドーパントの導電型を適切に変更すること
により、Ｐ−チャネル素子も形成可能である。尚、図で
は、同一エレメントを示す際には同一参照番号を用いて
いることを注記しておく。
【００１０】支持物質２２を用意し、Ｎ−型導電性を有
するようにこれにドープする。典型的に、約６０ボルト
未満で動作する低電圧パワーＭＯＳＦＥＴでは、支持物
質２２上に厚さが３ないし１０マイクロメートル（ｕ
ｍ）のＮ−型エピタキシャル層２４を形成し、１立方セ
ンチメートル当たり（ｃｍ-3）約３ｘ１０16の濃度にド
ープする。本体層２６は、Ｐ−型導電性を有する半導体
領域または導体領域であり、エピタキシャル層２４内に
約０．９ｕｍの深さまで注入または拡散することによっ
て、またはエピタキシャル層２４上に０．８ないし１．
０ｕｍのＰ−エピタキシャル層を堆積することによって
形成する。フィールド酸化物層２８の厚さは約０．４な
いし１．０ｕｍであり、本体層２６上に堆積または成長
させる。
するようにこれにドープする。典型的に、約６０ボルト
未満で動作する低電圧パワーＭＯＳＦＥＴでは、支持物
質２２上に厚さが３ないし１０マイクロメートル（ｕ
ｍ）のＮ−型エピタキシャル層２４を形成し、１立方セ
ンチメートル当たり（ｃｍ-3）約３ｘ１０16の濃度にド
ープする。本体層２６は、Ｐ−型導電性を有する半導体
領域または導体領域であり、エピタキシャル層２４内に
約０．９ｕｍの深さまで注入または拡散することによっ
て、またはエピタキシャル層２４上に０．８ないし１．
０ｕｍのＰ−エピタキシャル層を堆積することによって
形成する。フィールド酸化物層２８の厚さは約０．４な
いし１．０ｕｍであり、本体層２６上に堆積または成長
させる。
【００１１】図３は、本体層２６の上面上においてフィ
ールド酸化物層２８をパターニングする更に別の工程を
示す断面図である。パワー・スイッチング・トランジス
タ１０の一製造工程において、フォトレジスト・パター
ン（図示せず）、即ち、第１マスキング層を、フィール
ド酸化物層２８上に形成する。第１フォトレジスト・パ
ターンは、フィールド酸化物層２８の部分を保護し、Ｎ
−型ソース領域３０を形成する、本体層２６の他の部分
を規定する。エッチング工程によって、エッジ２８Ａと
２８Ｂとの間にあるフィールド酸化物層２８の部分を除
去する。好ましくは、本体層２６の表面を露出させず
に、本体層２６の表面上のエッジ２８Ａと２８Ｂとの間
に薄い酸化物層を残しておく。
ールド酸化物層２８をパターニングする更に別の工程を
示す断面図である。パワー・スイッチング・トランジス
タ１０の一製造工程において、フォトレジスト・パター
ン（図示せず）、即ち、第１マスキング層を、フィール
ド酸化物層２８上に形成する。第１フォトレジスト・パ
ターンは、フィールド酸化物層２８の部分を保護し、Ｎ
−型ソース領域３０を形成する、本体層２６の他の部分
を規定する。エッチング工程によって、エッジ２８Ａと
２８Ｂとの間にあるフィールド酸化物層２８の部分を除
去する。好ましくは、本体層２６の表面を露出させず
に、本体層２６の表面上のエッジ２８Ａと２８Ｂとの間
に薄い酸化物層を残しておく。
【００１２】ソース領域３０は、半導体領域または導体
領域であり、不純物の注入またはドープによってある導
電型を得る。言い換えると、エッジ２８Ａからエッジ２
８Ｂまで達するフィールド酸化物層２８内の開口を通じ
てＮ−型ドーパントを注入することにより、ソース領域
３０を形成する。次に、フォトレジストを除去し、以降
の処理を可能にする。アニール・プロセスに続いて、本
体層２６内のソース領域３０は、エッジ２８Ａ，２８Ｂ
の外側、即ち、フィールド酸化物層２８内の開口よりも
大きいエリアに拡散する。好ましくは、ソース領域３０
は、約０．１ないし０．３ｕｍの距離だけ、エッジ２８
Ａ，２８Ｂを超えて延出する。フィールド酸化物層２８
上に窒化物の層を堆積し、これにエッチングを行って側
壁スペーサ３２を形成する。側壁スペーサ３２は、その
側面がフィールド酸化物層２８のエッジ２８Ａ，２８Ｂ
によって接合されており、約０．２ないし０．６ｕｍの
距離だけ、エッジ２８Ａ，２８Ｂから内側に延在する。
領域であり、不純物の注入またはドープによってある導
電型を得る。言い換えると、エッジ２８Ａからエッジ２
８Ｂまで達するフィールド酸化物層２８内の開口を通じ
てＮ−型ドーパントを注入することにより、ソース領域
３０を形成する。次に、フォトレジストを除去し、以降
の処理を可能にする。アニール・プロセスに続いて、本
体層２６内のソース領域３０は、エッジ２８Ａ，２８Ｂ
の外側、即ち、フィールド酸化物層２８内の開口よりも
大きいエリアに拡散する。好ましくは、ソース領域３０
は、約０．１ないし０．３ｕｍの距離だけ、エッジ２８
Ａ，２８Ｂを超えて延出する。フィールド酸化物層２８
上に窒化物の層を堆積し、これにエッチングを行って側
壁スペーサ３２を形成する。側壁スペーサ３２は、その
側面がフィールド酸化物層２８のエッジ２８Ａ，２８Ｂ
によって接合されており、約０．２ないし０．６ｕｍの
距離だけ、エッジ２８Ａ，２８Ｂから内側に延在する。
【００１３】図４は、本体層２６を貫通し側壁スペーサ
３２の間にあるエピタキシャル層２４のエリアまで達す
るトレンチを形成する、更に別の工程を示す断面図であ
る。トレンチは、ソース領域３０の表面から形成され、
本体層２６を貫通する。このトレンチは、側壁スペーサ
３２の間にあるソース領域３０、即ち、導電領域の中央
に形成される。側壁３２をマスクとして用い、異方性反
応性イオン・エッチング（ＲＩＥ）によってトレンチを
形成する。犠牲酸化物を除去し、約２００ないし６００
オングストロームの厚さを有するゲート酸化物層３４を
成長させ、本体層２６およびトレンチ内のエピタキシャ
ル層２４の露出部分を被覆する。高温犠牲ゲート酸化お
よびゲート酸化双方を用い、外側エッジ２８Ａ，２８Ｂ
を超えてソース領域３０を拡散させることができる。
尚、図に示すエレメントは同一の拡縮率で示されている
訳ではないことを注記しておく。
３２の間にあるエピタキシャル層２４のエリアまで達す
るトレンチを形成する、更に別の工程を示す断面図であ
る。トレンチは、ソース領域３０の表面から形成され、
本体層２６を貫通する。このトレンチは、側壁スペーサ
３２の間にあるソース領域３０、即ち、導電領域の中央
に形成される。側壁３２をマスクとして用い、異方性反
応性イオン・エッチング（ＲＩＥ）によってトレンチを
形成する。犠牲酸化物を除去し、約２００ないし６００
オングストロームの厚さを有するゲート酸化物層３４を
成長させ、本体層２６およびトレンチ内のエピタキシャ
ル層２４の露出部分を被覆する。高温犠牲ゲート酸化お
よびゲート酸化双方を用い、外側エッジ２８Ａ，２８Ｂ
を超えてソース領域３０を拡散させることができる。
尚、図に示すエレメントは同一の拡縮率で示されている
訳ではないことを注記しておく。
【００１４】パワー・スイッチング・トランジスタ１０
のトレンチ、即ち、トレンチの残り部分に、導電性ゲー
ト物質３６を充填し制御領域を形成する。制御信号を受
信するために、制御領域を結合する。一例として、導電
性ゲート物質３６は、現場でドープしたポリシリコン物
質であり、フィールド酸化物層２８，側壁スペーサ３
２，およびゲート酸化物層３４の表面全体に堆積し、次
いでエッチングを行い、導電性ゲート物質３６でトレン
チを充填する。あるいは、導電性ゲート物質３６をシリ
サイドまたは金属とすることも可能である。好ましく
は、酸化物を成長させ、導電性ゲート物質３６の最上部
を被覆する。
のトレンチ、即ち、トレンチの残り部分に、導電性ゲー
ト物質３６を充填し制御領域を形成する。制御信号を受
信するために、制御領域を結合する。一例として、導電
性ゲート物質３６は、現場でドープしたポリシリコン物
質であり、フィールド酸化物層２８，側壁スペーサ３
２，およびゲート酸化物層３４の表面全体に堆積し、次
いでエッチングを行い、導電性ゲート物質３６でトレン
チを充填する。あるいは、導電性ゲート物質３６をシリ
サイドまたは金属とすることも可能である。好ましく
は、酸化物を成長させ、導電性ゲート物質３６の最上部
を被覆する。
【００１５】図５は、第２窒化物層３８を堆積する、更
に別の工程を示す断面図である。窒化物層３８は、フィ
ールド酸化物層２８，側壁スペーサ３２，および導電性
ゲート物質３６の表面全体に堆積する。第２窒化物層３
８および側壁スペーサ３２は、多層絶縁物質であり、結
合して均質領域を形成する。尚、フィールド酸化物層２
８に用いる物質は、スペーサ３２および第２窒化物層３
８に用いる物質と相互交換可能であることを注記してお
く。言い換えると、フィールド酸化物層２８を窒化物層
とし、スペーサ３２および第２窒化物層３８を両方とも
酸化物層とすることも可能である。
に別の工程を示す断面図である。窒化物層３８は、フィ
ールド酸化物層２８，側壁スペーサ３２，および導電性
ゲート物質３６の表面全体に堆積する。第２窒化物層３
８および側壁スペーサ３２は、多層絶縁物質であり、結
合して均質領域を形成する。尚、フィールド酸化物層２
８に用いる物質は、スペーサ３２および第２窒化物層３
８に用いる物質と相互交換可能であることを注記してお
く。言い換えると、フィールド酸化物層２８を窒化物層
とし、スペーサ３２および第２窒化物層３８を両方とも
酸化物層とすることも可能である。
【００１６】図６は、第２窒化物層をエッチングし相互
接続層４０を形成する、更に別の工程を示す断面図であ
る。第２窒化物層３８にプラズマ・エッチングを行い、
側壁スペーサ３２の間にある導電性ゲート物質３６上の
エリアを充填する。言い換えると、第２窒化物層３８
は、側壁スペーサ３２と共に横方向にエッジ２８Ａから
エッジ２８Ｂまでに達するように形成し、更に導電性ゲ
ート物質３６を覆う窒化物のキャップを形成する。窒化
物層３８および側壁スペーサ３２によって形成する均質
領域は、分離層を与え、相互接続層４０の導電性ゲート
物質３６への望ましくない短絡を防止する。このよう
に、第２窒化物層３８および側壁スペーサ３２によっ
て、多層絶縁物質を形成する。側壁スペーサ３２によっ
て形成される第１層が、半導体領域の一部を被覆する
が、トレンチの一部は被覆しない。窒化物層３８によっ
て形成される第２層が、第１層によって被覆されないト
レンチの部分を被覆する。
接続層４０を形成する、更に別の工程を示す断面図であ
る。第２窒化物層３８にプラズマ・エッチングを行い、
側壁スペーサ３２の間にある導電性ゲート物質３６上の
エリアを充填する。言い換えると、第２窒化物層３８
は、側壁スペーサ３２と共に横方向にエッジ２８Ａから
エッジ２８Ｂまでに達するように形成し、更に導電性ゲ
ート物質３６を覆う窒化物のキャップを形成する。窒化
物層３８および側壁スペーサ３２によって形成する均質
領域は、分離層を与え、相互接続層４０の導電性ゲート
物質３６への望ましくない短絡を防止する。このよう
に、第２窒化物層３８および側壁スペーサ３２によっ
て、多層絶縁物質を形成する。側壁スペーサ３２によっ
て形成される第１層が、半導体領域の一部を被覆する
が、トレンチの一部は被覆しない。窒化物層３８によっ
て形成される第２層が、第１層によって被覆されないト
レンチの部分を被覆する。
【００１７】本体領域２６上の酸化物層２８に対して、
窒化物に対して選択性を有するエッチャントによってエ
ッチングを行う。Ｐ−型インプラント層４２を、窒化物
層３８によって保護されていない本体層２６の部分に形
成する。窒化物層３８は、導電性ゲート物質３６を被覆
し、エッジ２８Ａからエッジ２８Ｂまでに及ぶ。インプ
ラント層４２に、１立方センチメートル当たり（ｃ
ｍ-3）約１ｘ１０19原子の濃度に硼素をドープし、エッ
ジ２８Ａ，２８Ｂと自己整合させる。第２窒化物層３８
上に、フォトレジスト・パターン（図示せず）、即ち、
第２マスキング層を形成する。この第２フォトレジスト
・パターンは、第２窒化物層３８の部分を保護し、相互
接続層４０が導電性ゲート物質３６とのオーミック・コ
ンタクトを形成する、導電性ゲート物質３６の部分を規
定する。第２マスキング層によって規定される開口にお
いて、導電性ゲート物質３６を被覆する窒化物層３８お
よび保護酸化物に等方性エッチングを行う。フォトレジ
スト・パターンを除去する。
窒化物に対して選択性を有するエッチャントによってエ
ッチングを行う。Ｐ−型インプラント層４２を、窒化物
層３８によって保護されていない本体層２６の部分に形
成する。窒化物層３８は、導電性ゲート物質３６を被覆
し、エッジ２８Ａからエッジ２８Ｂまでに及ぶ。インプ
ラント層４２に、１立方センチメートル当たり（ｃ
ｍ-3）約１ｘ１０19原子の濃度に硼素をドープし、エッ
ジ２８Ａ，２８Ｂと自己整合させる。第２窒化物層３８
上に、フォトレジスト・パターン（図示せず）、即ち、
第２マスキング層を形成する。この第２フォトレジスト
・パターンは、第２窒化物層３８の部分を保護し、相互
接続層４０が導電性ゲート物質３６とのオーミック・コ
ンタクトを形成する、導電性ゲート物質３６の部分を規
定する。第２マスキング層によって規定される開口にお
いて、導電性ゲート物質３６を被覆する窒化物層３８お
よび保護酸化物に等方性エッチングを行う。フォトレジ
スト・パターンを除去する。
【００１８】窒化物層３８，ソース領域３０の部分，お
よびインプラント層４２の上に、相互接続層４０を堆積
し、フォトレジスト・パターン（図示せず）、即ち、第
３マスキング層を用いてパターニングを行う。相互接続
層４０に適した物質には、アルミニウム，アルミニウム
／シリコン，またはオーミック・コンタクトを形成可能
なその他の高融点金属化合物のような金属または化合物
が含まれる。尚、相互接続層４０は、多数の金属層でも
構成可能であることを注記しておく。相互接続層４０
は、約４ミクロンの厚さに堆積する。
よびインプラント層４２の上に、相互接続層４０を堆積
し、フォトレジスト・パターン（図示せず）、即ち、第
３マスキング層を用いてパターニングを行う。相互接続
層４０に適した物質には、アルミニウム，アルミニウム
／シリコン，またはオーミック・コンタクトを形成可能
なその他の高融点金属化合物のような金属または化合物
が含まれる。尚、相互接続層４０は、多数の金属層でも
構成可能であることを注記しておく。相互接続層４０
は、約４ミクロンの厚さに堆積する。
【００１９】相互接続層４０にパターニングを行い、別
個の導電路を形成する。相互接続層４０の第１部分が、
導電性ゲート物質３６、即ち、パワー・スイッチング・
トランジスタ１０（図１）のゲート端子１２へのコンタ
クトを与える導電路を形成する。相互接続層４０の第２
部分が、ソース領域３０、即ち、ソース端子１４（図
１）およびインプラント層４２へのコンタクトを与える
導電路を形成する。尚、相互接続層４０は、ソース領域
３０およびインプラント層４２双方とのオーミック・コ
ンタクトを形成することを注記しておく。加えて、支持
物質２２の下面上にバック・メタル（図示せず）を堆積
し、支持物質２２、即ち、パワー・スイッチング・トラ
ンジスタ１０のドレイン端子１６（図１）への電気コン
タクトを与える。
個の導電路を形成する。相互接続層４０の第１部分が、
導電性ゲート物質３６、即ち、パワー・スイッチング・
トランジスタ１０（図１）のゲート端子１２へのコンタ
クトを与える導電路を形成する。相互接続層４０の第２
部分が、ソース領域３０、即ち、ソース端子１４（図
１）およびインプラント層４２へのコンタクトを与える
導電路を形成する。尚、相互接続層４０は、ソース領域
３０およびインプラント層４２双方とのオーミック・コ
ンタクトを形成することを注記しておく。加えて、支持
物質２２の下面上にバック・メタル（図示せず）を堆積
し、支持物質２２、即ち、パワー・スイッチング・トラ
ンジスタ１０のドレイン端子１６（図１）への電気コン
タクトを与える。
【００２０】動作において、ドレイン端子１６からソー
ス端子１４（図１）に第１電圧を印加し、ゲート端子１
２からソース端子１４に第２電圧を印加することによ
り、本体層２６およびゲート酸化物層３４に隣接するエ
ピタキシャル層２４内に、導電性チャネル領域を備え
る。電流が、トレンチに隣接する本体層２６内のチャネ
ル領域を垂直方向に通過する。本体層２６をベースとし
て、ソース領域３０をエミッタとして、更にエピタキシ
ャル層２４をコレクタとして有する望ましくない寄生バ
イポーラ・トランジスタが、隣接するセクション間に形
成される。インプラント層４２が、パワー・スイッチン
グ・トランジスタ１０を形成する隣接セクション間にあ
る、本体層２６の上面を被覆する。本体層２６内にＰ−
型インプラント層４２を形成することにより、寄生バイ
ポーラ・トランジスタのベータ（β）を低下させる。
ス端子１４（図１）に第１電圧を印加し、ゲート端子１
２からソース端子１４に第２電圧を印加することによ
り、本体層２６およびゲート酸化物層３４に隣接するエ
ピタキシャル層２４内に、導電性チャネル領域を備え
る。電流が、トレンチに隣接する本体層２６内のチャネ
ル領域を垂直方向に通過する。本体層２６をベースとし
て、ソース領域３０をエミッタとして、更にエピタキシ
ャル層２４をコレクタとして有する望ましくない寄生バ
イポーラ・トランジスタが、隣接するセクション間に形
成される。インプラント層４２が、パワー・スイッチン
グ・トランジスタ１０を形成する隣接セクション間にあ
る、本体層２６の上面を被覆する。本体層２６内にＰ−
型インプラント層４２を形成することにより、寄生バイ
ポーラ・トランジスタのベータ（β）を低下させる。
【００２１】典型的に、複数のフィンガ即ちセクション
を有するパワー・スイッチング・トランジスタ１０が製
作されている。各セクションは、導電性ゲート物質３６
の両側にソース領域３０を有する。言い換えると、図６
は、１つのセクション、およびパワー・スイッチング・
トランジスタ１０を構成する隣接するセクションの一部
の構造を示す。このように、パワー・スイッチング・ト
ランジスタ１０は、共に接続されてゲート端子１２（図
１）を形成する各セクションからの導電性ゲート物質３
６，共に接続されてソース端子１４（図１）を形成する
各セクションからのソース領域３０，およびドレイン端
子１６（図１）を形成する各セクションからの共通エピ
タキシャル層２４を有する。
を有するパワー・スイッチング・トランジスタ１０が製
作されている。各セクションは、導電性ゲート物質３６
の両側にソース領域３０を有する。言い換えると、図６
は、１つのセクション、およびパワー・スイッチング・
トランジスタ１０を構成する隣接するセクションの一部
の構造を示す。このように、パワー・スイッチング・ト
ランジスタ１０は、共に接続されてゲート端子１２（図
１）を形成する各セクションからの導電性ゲート物質３
６，共に接続されてソース端子１４（図１）を形成する
各セクションからのソース領域３０，およびドレイン端
子１６（図１）を形成する各セクションからの共通エピ
タキシャル層２４を有する。
【００２２】インプラント層４２を、ソース領域３０に
自己整合させることにより、パワー・スイッチング・ト
ランジスタ１０の隣接するセクションは、互いに一層密
接に配置されることになる。尚、ソース領域３０は、エ
ッジ２８Ａ，２８Ｂに対して埋め込むことによって、本
体層２６内に埋め込むことを注記しておく。同様に、エ
ッジ２８Ａ，２８Ｂに対してインプラント層４２を埋め
込むことによって、ソース領域３０に隣接する本体層２
６内にインプラント層４２を埋め込むことも、更に注記
しておく。このように、エッジ２８Ａ，２８Ｂに対して
インプラント層４２およびソース領域３０双方を埋め込
むことによって、インプラント層４２をソース領域３０
に自己整合させる。インプラント層４２のソース領域３
０に対する自己整合によって、パワー・スイッチング・
トランジスタ１０の一セクションの一方のソース領域３
０を、次のセクションの隣接するソース領域３０に更に
密接に配置することが可能となり、これによって、パワ
ー・スイッチング・トランジスタ１０内のセクション数
が増大する。セクション数が多い程、パワー・スイッチ
ング・トランジスタ１０のチャネル幅は広がり、トラン
ジスタのオン抵抗は低下する。相互接続層４０の第２部
分は、パワー・スイッチング・トランジスタ１０を構成
するセクション全てについて、そのソース領域３０およ
びインプラント層４２を共通に接続する。
自己整合させることにより、パワー・スイッチング・ト
ランジスタ１０の隣接するセクションは、互いに一層密
接に配置されることになる。尚、ソース領域３０は、エ
ッジ２８Ａ，２８Ｂに対して埋め込むことによって、本
体層２６内に埋め込むことを注記しておく。同様に、エ
ッジ２８Ａ，２８Ｂに対してインプラント層４２を埋め
込むことによって、ソース領域３０に隣接する本体層２
６内にインプラント層４２を埋め込むことも、更に注記
しておく。このように、エッジ２８Ａ，２８Ｂに対して
インプラント層４２およびソース領域３０双方を埋め込
むことによって、インプラント層４２をソース領域３０
に自己整合させる。インプラント層４２のソース領域３
０に対する自己整合によって、パワー・スイッチング・
トランジスタ１０の一セクションの一方のソース領域３
０を、次のセクションの隣接するソース領域３０に更に
密接に配置することが可能となり、これによって、パワ
ー・スイッチング・トランジスタ１０内のセクション数
が増大する。セクション数が多い程、パワー・スイッチ
ング・トランジスタ１０のチャネル幅は広がり、トラン
ジスタのオン抵抗は低下する。相互接続層４０の第２部
分は、パワー・スイッチング・トランジスタ１０を構成
するセクション全てについて、そのソース領域３０およ
びインプラント層４２を共通に接続する。
【００２３】図７は、区分化したソース領域３０を示
す、パワー・スイッチング・トランジスタ１０の別の実
施例の投影断面図を示す。図示を容易にするために、こ
の実施例では相互接続層４０を示さないことにする。支
持物質２２を用意し、Ｎ−型導電性を有するようにこれ
にドープする。支持物質２２上に、Ｎ−型エピタキシャ
ル層２４を形成する。本体層２６は、エピタキシャル層
２４上にあり、Ｐ−型導電性を有する半導体領域または
導体領域である。この実施例では、追加のマスキング層
が複数のソース領域３０を与える。言い換えると、この
追加のマスキング層は、狭い帯即ちストリップによって
分離された、区分化ソース領域３０を与える。本体層２
６の狭い帯は、後の処理工程において形成されるトレン
チに対して垂直となる。狭い帯上のマスキング層は、ソ
ース領域３０を形成する本体層２６内におけるＮ−型の
全域注入を受けることから、本体層２６の部分を保護す
る。こうして、ソース領域３０は、本体層２６の狭い帯
によって分離された複数の矩形状領域として形成され
る。次に、フォトレジストを除去し、以降の処理を可能
にする。
す、パワー・スイッチング・トランジスタ１０の別の実
施例の投影断面図を示す。図示を容易にするために、こ
の実施例では相互接続層４０を示さないことにする。支
持物質２２を用意し、Ｎ−型導電性を有するようにこれ
にドープする。支持物質２２上に、Ｎ−型エピタキシャ
ル層２４を形成する。本体層２６は、エピタキシャル層
２４上にあり、Ｐ−型導電性を有する半導体領域または
導体領域である。この実施例では、追加のマスキング層
が複数のソース領域３０を与える。言い換えると、この
追加のマスキング層は、狭い帯即ちストリップによって
分離された、区分化ソース領域３０を与える。本体層２
６の狭い帯は、後の処理工程において形成されるトレン
チに対して垂直となる。狭い帯上のマスキング層は、ソ
ース領域３０を形成する本体層２６内におけるＮ−型の
全域注入を受けることから、本体層２６の部分を保護す
る。こうして、ソース領域３０は、本体層２６の狭い帯
によって分離された複数の矩形状領域として形成され
る。次に、フォトレジストを除去し、以降の処理を可能
にする。
【００２４】簡単に図３を参照する。本体層２６および
ソース領域３０上に、フィールド酸化物層２８を堆積ま
たは成長させる。前述のように、フィールド酸化物層２
８上にフォトレジスト・パターンを形成し、エッチング
工程によってフィールド酸化物層２８の一部を除去し、
狭い帯の部分およびソース領域３０の部分を露出させ
る。側壁スペーサ３２，トレンチ，導電性ゲート物質３
６，第２窒化物層３８，および相互接続層４０を形成す
る更に別の工程については、既に説明した。尚、トレン
チを形成する際に除去されなかったソース領域３０を分
離する、本体層２６の狭い帯の残りの部分に、インプラ
ント層４２を形成することを注記しておく。約１ｘ１０
16原子／ｃｍ-3の濃度を有するＰ−型不純物物質を全域
に注入し、本体層２６の狭い帯の導電性を高め、更にイ
ンプラント層４２の領域を形成する。
ソース領域３０上に、フィールド酸化物層２８を堆積ま
たは成長させる。前述のように、フィールド酸化物層２
８上にフォトレジスト・パターンを形成し、エッチング
工程によってフィールド酸化物層２８の一部を除去し、
狭い帯の部分およびソース領域３０の部分を露出させ
る。側壁スペーサ３２，トレンチ，導電性ゲート物質３
６，第２窒化物層３８，および相互接続層４０を形成す
る更に別の工程については、既に説明した。尚、トレン
チを形成する際に除去されなかったソース領域３０を分
離する、本体層２６の狭い帯の残りの部分に、インプラ
ント層４２を形成することを注記しておく。約１ｘ１０
16原子／ｃｍ-3の濃度を有するＰ−型不純物物質を全域
に注入し、本体層２６の狭い帯の導電性を高め、更にイ
ンプラント層４２の領域を形成する。
【００２５】相互接続層４０（図６）は、ソース領域３
０およびインプラント層４２へのオーミック・コンタク
トを与える。この実施例の利点は、隣接するトレンチ領
域を、互いに密接して形成可能であることである。追加
のセクション，およびパワー・スイッチング・トランジ
スタ１０によって与えられるチャネル幅の改良によっ
て、オン抵抗が減少する。この実施例の追加の利点は、
相互接続層４０が、ソース領域３０の表面エリアの殆ど
をインプラント層４２と接続する電気経路を備えること
である。
０およびインプラント層４２へのオーミック・コンタク
トを与える。この実施例の利点は、隣接するトレンチ領
域を、互いに密接して形成可能であることである。追加
のセクション，およびパワー・スイッチング・トランジ
スタ１０によって与えられるチャネル幅の改良によっ
て、オン抵抗が減少する。この実施例の追加の利点は、
相互接続層４０が、ソース領域３０の表面エリアの殆ど
をインプラント層４２と接続する電気経路を備えること
である。
【００２６】以上の説明から、本発明は、サブミクロン
・リソグラフィを用いることなく、サブミクロン構造を
有するように製作可能な自己整合トレンチ・パワー・ス
イッチング・トランジスタ１０を提供することが認めら
れよう。例えば、フィールド酸化物層２８内の開口は約
１ミクロンとすることができる。フィールド酸化物層２
８内の開口を通じてソース領域３０を埋め込むことによ
り、ソース領域３０をフィールド酸化物層２８のエッジ
２８Ａ，２８Ｂに整合させる。次いで、フィールド酸化
物層２８のエッジ２８Ａ，２８Ｂに一致する側壁スペー
サ３２を形成し、側壁スペーサ３２に対してトレンチを
形成する。こうして、本体層２６内に形成されたトレン
チは、１ミクロン未満の構造サイズを有することができ
る。トレンチは、ソース領域３０内の中央に形成され
る。即ち、反応性イオン・エッチングによって、パワー
・スイッチング・トランジスタ１０の導電性ゲート物質
３６のいずれの側にある残りのソース領域３０も、導電
性ゲート領域３６に自己整合し、面積が実質的に同等と
なるようにトレンチを形成する。
・リソグラフィを用いることなく、サブミクロン構造を
有するように製作可能な自己整合トレンチ・パワー・ス
イッチング・トランジスタ１０を提供することが認めら
れよう。例えば、フィールド酸化物層２８内の開口は約
１ミクロンとすることができる。フィールド酸化物層２
８内の開口を通じてソース領域３０を埋め込むことによ
り、ソース領域３０をフィールド酸化物層２８のエッジ
２８Ａ，２８Ｂに整合させる。次いで、フィールド酸化
物層２８のエッジ２８Ａ，２８Ｂに一致する側壁スペー
サ３２を形成し、側壁スペーサ３２に対してトレンチを
形成する。こうして、本体層２６内に形成されたトレン
チは、１ミクロン未満の構造サイズを有することができ
る。トレンチは、ソース領域３０内の中央に形成され
る。即ち、反応性イオン・エッチングによって、パワー
・スイッチング・トランジスタ１０の導電性ゲート物質
３６のいずれの側にある残りのソース領域３０も、導電
性ゲート領域３６に自己整合し、面積が実質的に同等と
なるようにトレンチを形成する。
【００２７】本発明において製作するパワー・スイッチ
ング・トランジスタは、複数のセクション、即ち、ゲー
ト領域の両側にあるソース領域と共通に接続されたゲー
ト領域を有する。パワー・スイッチング・トランジスタ
１０は、一セクションのソース領域が、パワー・スイッ
チング・トランジスタ１０の隣接セクションのソース領
域に一層近接するという、更に別の利点を備えている。
エッジ２８Ａ，２８Ｂを用いて本体層２６内にインプラ
ント層４２を形成し、ソース領域３０に自己整合させ
る。Ｐ−型インプラント層４２をソース領域３０に自己
整合させるので、パワー・スイッチング・トランジスタ
１０の隣接するセクションに関連するソース領域３０
は、互いに近接し、パワー・スイッチング・トランジス
タ１０内においてソース領域３０に伴うオン抵抗は減少
する。
ング・トランジスタは、複数のセクション、即ち、ゲー
ト領域の両側にあるソース領域と共通に接続されたゲー
ト領域を有する。パワー・スイッチング・トランジスタ
１０は、一セクションのソース領域が、パワー・スイッ
チング・トランジスタ１０の隣接セクションのソース領
域に一層近接するという、更に別の利点を備えている。
エッジ２８Ａ，２８Ｂを用いて本体層２６内にインプラ
ント層４２を形成し、ソース領域３０に自己整合させ
る。Ｐ−型インプラント層４２をソース領域３０に自己
整合させるので、パワー・スイッチング・トランジスタ
１０の隣接するセクションに関連するソース領域３０
は、互いに近接し、パワー・スイッチング・トランジス
タ１０内においてソース領域３０に伴うオン抵抗は減少
する。
【００２８】パワー・スイッチング・トランジスタ１０
は、製造プロセスにおいて３つのマスキング工程を使用
するに過ぎないという、更に別の利点を備えている。第
１マスキング工程において、フィールド酸化物層２８内
に開口を規定し、パワー・スイッチング・トランジスタ
１０のソース領域３０およびゲート双方を規定する。第
２マスキング工程において、上側相互接続層４０から導
電性ゲート物質３６へのコンタクトを形成するためのバ
イア即ち開口を窒化物層３８内に規定する。第３マスキ
ング工程において、相互接続層４０にパターニングを行
い、パワー・スイッチング・トランジスタ１０の端子に
電気コンタクトを与える。第４のオプションとしてのマ
スキング工程を用いて、パワー・スイッチング・トラン
ジスタ１０を被覆するパシベーション層（図示せず）を
パターニングすることも可能である。
は、製造プロセスにおいて３つのマスキング工程を使用
するに過ぎないという、更に別の利点を備えている。第
１マスキング工程において、フィールド酸化物層２８内
に開口を規定し、パワー・スイッチング・トランジスタ
１０のソース領域３０およびゲート双方を規定する。第
２マスキング工程において、上側相互接続層４０から導
電性ゲート物質３６へのコンタクトを形成するためのバ
イア即ち開口を窒化物層３８内に規定する。第３マスキ
ング工程において、相互接続層４０にパターニングを行
い、パワー・スイッチング・トランジスタ１０の端子に
電気コンタクトを与える。第４のオプションとしてのマ
スキング工程を用いて、パワー・スイッチング・トラン
ジスタ１０を被覆するパシベーション層（図示せず）を
パターニングすることも可能である。
【図１】電気システムに電流を供給するパワー・スイッ
チング・トランジスタの構成図。
チング・トランジスタの構成図。
【図２】図１のパワー・スイッチング・トランジスタの
ために開始層を形成した基板の一部の断面図。
ために開始層を形成した基板の一部の断面図。
【図３】酸化物規定層をパターニングする更に別の工程
を示す断面図。
を示す断面図。
【図４】トレンチを形成する更に別の工程を示す断面
図。
図。
【図５】第２窒化物層を堆積する更に別の工程を示す断
面図。
面図。
【図６】第２窒化物層をエッチングし、金属層を形成す
る更に別の工程を示す断面図。
る更に別の工程を示す断面図。
【図７】区分化されたソース領域を示す、パワー・スイ
ッチング・トランジスタの別の実施例の投影断面図。
ッチング・トランジスタの別の実施例の投影断面図。
１０ パワー・スイッチング・トランジスタ １２ ゲート端子 １４ ソース端子 １６ ドレイン端子 ２０ 電気システム ２２ 半導体支持物質 ２４ エピタキシャル層 ２６ 本体層 ２８ フィールド酸化物層 ２８Ａ，２８Ｂ エッジ ３０ Ｎ−型ソース領域 ３２ 側壁スペーサ ３４ ゲート酸化物層 ３６ 導電性ゲート物質 ３８ 第２窒化物層 ４０ 相互接続層 ４２ Ｐ−型インプラント層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハイ・トロン・トラン アメリカ合衆国アリゾナ州ギルバート、イ ースト・パロミノ・ドライブ2062 (72)発明者 プラサド・ベンカトラマン アメリカ合衆国アリゾナ州ギルバート、ウ エスト・ダグラス・アベニュー718 (72)発明者 ジェフリー・パース アメリカ合衆国アリゾナ州チャンドラー、 ウエスト・アラモ・ドライブ1822 (72)発明者 ビッチ−イェン・ニュエン アメリカ合衆国テキサス州オースチン、ロ ウレルウッド・ドライブ110
Claims (5)
- 【請求項１】パワー・スイッチング・トランジスタであ
って：パワー・スイッチング信号を受信するように結合
された第１導電領域（２６）；電源導体に結合された第
２導電領域（３０）；前記第２導電領域の表面から、前
記第１および第２導電領域を貫通して形成されたトレン
チであって、前記第２導電領域内の中央に形成されたト
レンチ；前記トレンチ内に形成され、制御信号を受信す
るように結合された制御領域（３６）；および前記第２
半導体領域の一部を被覆するが前記トレンチの一部を被
覆しない第１層（３２）と、前記第１層によって被覆さ
れない前記トレンチの部分を被覆する第２層（３８）と
を有する、多層絶縁物質；から成ることを特徴とするパ
ワー・スイッチング・トランジスタ。 - 【請求項２】半導体素子であって：第１導電型の第１半
導体領域（２６）；前記第１半導体領域の表面におい
て、前記第１半導体領域内に形成された、第２導電型の
第２半導体領域（３０）；前記第２半導体領域の表面か
ら、前記第１および第２半導体領域を貫通して形成さ
れ、前記第２半導体領域（３０）内の中央に形成された
トレンチ；および前記第２半導体領域の一部を被覆する
が前記トレンチの一部を被覆しない第１層（３２）と、
前記第１層によって被覆されない前記トレンチの部分を
被覆する第２層とを有する多層絶縁物質；から成ること
を特徴とする半導体素子。 - 【請求項３】複数のセクションによって形成されたパワ
ー・スイッチング・トランジスタであって： （ａ）第１導電型の第１半導体領域（２６）； （ｂ）前記第１半導体領域の表面において、前記第１半
導体領域内に形成された、第２導電型の第２半導体領域
（３０）； （ｃ）前記第２半導体領域（３０）の表面から、前記第
１および第２導電領域を貫通して形成されたトレンチで
あって、前記第２半導体領域内の中央に形成されたトレ
ンチ；および （ｄ）前記第２半導体領域の一部を被覆するが前記トレ
ンチの一部を被覆しない第１層（３２）と、前記第１層
によって被覆されない前記トレンチの部分を被覆する第
２層（３８）とを有する多層絶縁物質；を含む第１セク
ション；前記第１半導体領域の表面において、前記第１
半導体領域内に形成された、第２導電型の第３半導体領
域（３０）を含む第２セクション；ならびに前記第２半
導体領域（３０）を前記第３半導体領域（４２）から分
離するインプラント層（４２）であって、前記第２半導
体領域の一部を被覆する前記第１層に整合されたインプ
ラント層；から成ることを特徴とするパワー・スイッチ
ング・トランジスタ。 - 【請求項４】半導体素子の形成方法であって：第１導電
型の第１半導体領域（２６）を用意する段階；前記第１
半導体領域上に、パターニングされた酸化物層（２８）
を用意する段階；前記第１半導体領域内に、前記パター
ニングされた酸化物層内の開口に整合するように、第２
導電型の第２半導体領域（３０）を形成する段階；前記
パターニングされた酸化物層内の開口に整合する第１絶
縁層（３２）を形成する段階；前記第２半導体領域（３
０）内の中心にトレンチを形成する段階であって、該ト
レンチは前記第２半導体領域の表面から前記第１および
第２半導体領域を貫通し、前記トレンチを前記第１絶縁
層（３２）に整合させる段階；前記トレンチを導電性物
質（３６）で充填する段階；前記導電性物質を、第２絶
縁層（３８）で被覆する段階；前記酸化物層（２８）を
除去し、前記第１絶縁層のエッジ（２８Ａ，２８Ｂ）を
露出させる段階；および前記第１絶縁層の前記エッジに
インプラント層（４２）を整合させ、前記第２半導体領
域に隣接する前記第１半導体領域内に、前記インプラン
ト層を配置する段階；から成ることを特徴とする方法。 - 【請求項５】パワー・スイッチング・トランジスタを形
成する方法であって：第１導電型の第１半導体領域（２
６）を用意する段階；前記第１半導体領域内に複数のソ
ース領域（３０）を形成する段階であって、前記第１半
導体領域の帯（４２）によって、各ソース領域を隣接す
るソース領域から分離する段階；前記ソース領域および
前記第１半導体領域の帯上に、パターニングされた第１
絶縁層（２８）を備える段階；前記パターニングされた
第１絶縁層のエッジに沿って、スペーサ（３２）を形成
する段階；トレンチを前記スペーサに整合させ、更に前
記複数のソース領域の一部を交差させる段階であって、
前記トレンチが前記複数のソース領域を貫通する段階；
前記トレンチに導電性物質（３６）を充填する段階；前
記導電性物質を第２絶縁層（３８）で被覆する段階；お
よび前記第１半導体領域の前記帯（４２）に、第１導電
型を注入する段階；から成ることを特徴とする方法。
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