JP3742400B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3742400B2 JP3742400B2 JP2003118462A JP2003118462A JP3742400B2 JP 3742400 B2 JP3742400 B2 JP 3742400B2 JP 2003118462 A JP2003118462 A JP 2003118462A JP 2003118462 A JP2003118462 A JP 2003118462A JP 3742400 B2 JP3742400 B2 JP 3742400B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- trench
- region
- semiconductor
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 108
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 230000000694 effects Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 241000255777 Lepidoptera Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
この発明は、半導体装置に関し、特に高速なスイッチング特性が必要とされる縦型MOS(Metal-Oxide-Semiconductor)ゲート構造を有する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来より、半導体素子主面にトレンチ(trench:溝)を形成し、これを利用して形成するトレンチ・ゲート構造は、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Field Effect Transistor)などの半導体素子に応用され、特に電力用などの用途において有利な構造である。
【0003】
例えば、トレンチ・ゲート構造を有するMOSFETは、スイッチング速度が速く、電流容量が大きく、数十ボルト〜数百ボルト程度の耐圧が得られることから、携帯型端末やパーソナル・コンピュータなどのスイッチング電源等に広く利用されつつある。
【0004】
特に、電源システムの高速化、高効率化に伴い、DC−DCコンバータに用いられるパワーMOSFETでは、素子のオン抵抗、帰還容量の低減はますます重要視されている。図10に、従来のトレンチゲート型MOSFETの断面構造を示す(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開平5−7002号公報
【0006】
【発明が解決しようとする課題】
しかしながら、図10に示した従来のトレンチゲート型MOSFETでは、ゲート電極101とn- 型半導体層(ドレイン層)102との対向面積が広いため、ゲート−ドレイン間の容量が大きい。このため、オンオフ時のミラー充電期間が長くなり、高速なスイッチングが望めないという問題がある。よって、電源システムの高速化(高周波化)、高効率化のためには、オン抵抗ならびゲート−ドレイン間容量の低減が急務である。
【0007】
そこでこの発明は、前記課題に鑑みてなされたものであり、オン抵抗が低く、高速なスイッチング特性を有する半導体装置及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施形態の半導体装置は、第1導電型の第1半導体領域と、前記第1半導体領域上に形成された第2導電型の第2半導体領域と、前記第2半導体領域上に選択的に形成された第1導電型の第3半導体領域と、前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域に亘って形成され、前記第3半導体領域を貫通し、その深さは前記第2半導体領域の最も深い底部より浅く、その底面下には第2半導体領域が存在しないトレンチと、前記トレンチの対向する両側面上にゲート絶縁膜を介して形成され、互いに離隔したゲート電極と、前記トレンチの両側面上の前記ゲート電極間に絶縁膜を介して形成された導電性材料とを具備することを特徴とする。
【0009】
また、この発明の他の実施形態の半導体装置は、第1導電型の第1半導体層と、前記第1半導体層上に形成された第2導電型の第2半導体領域と、前記第2半導体領域上に形成された第1導電型の第3半導体領域と、前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域を貫通し、その深さは前記第2半導体領域の最も深い底部より浅く形成されたトレンチと、前記トレンチの対向する両側面上に形成されたゲート絶縁膜と、前記トレンチ内の前記ゲート絶縁膜上に形成されたゲート電極と、前記トレンチの底面と前記ゲート電極との間に形成され、前記トレンチの両側面上に形成された前記ゲート絶縁膜よりも膜厚が厚い絶縁膜とを具備することを特徴とする。
【0010】
また、前記目的を達成するために、この発明の一実施形態の半導体装置の製造方法は、半導体基板上に第1半導体領域を形成する工程と、前記第1半導体領域に所定の深さのトレンチを形成する工程と、前記第1半導体領域の表面領域に、前記トレンチの側面に接し、前記トレンチの前記所定の深さより深い底部を持つ第2半導体領域を形成する工程と、前記トレンチの対向する両側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を堆積する工程と、前記導電膜を異方性エッチングして、前記トレンチの両側面上のみに導電膜を残す工程と、前記トレンチの両側面上の前記導電膜をマスクにしたセルフアライン法により不純物をイオン注入し、前記トレンチの底面下に第4半導体領域を形成する工程とを具備することを特徴とする。
【0011】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0012】
[第1の実施の形態]
まず、この発明の第1の実施の形態の半導体装置について説明する。図1は、第1の実施の形態のMOSFETの構造を示す断面図である。
【0013】
図1に示すように、n+ 型半導体基板11の一方の主面上には、n- 型エピタキシャル層12が形成されている。n型エピタキシャル層12上には、p型ベース領域13が形成されている。さらに、p型ベース領域13の表面領域には、n+ 型ソース領域14が形成されている。
【0014】
前記n+ 型ソース領域14及びp型ベース領域13には、n+ 型ソース領域14の表面から前記n+ 型ソース領域14及びp型ベース領域13を貫通する所定の深さのトレンチ15が形成されている。このトレンチ15の前記所定の深さは、p型ベース領域13の最も深い底部より浅く、トレンチ15の底面下には、p型ベース領域13は存在せず、n- 型エピタキシャル層12が存在している。このような構造を形成できるのは、トレンチ15の側面近傍のp型ベース領域13が基板側に膨らんだ形状を有しているためである。さらに、トレンチ15の底面とn- 型エピタキシャル層12との間には、n- 型エピタキシャル層12より不純物濃度が高いn型半導体領域16が形成されている。
【0015】
前記トレンチ15の両側面上にはゲート絶縁膜17が形成されており、このゲート絶縁膜17上には分離されたゲート電極(例えば、ポリシリコン)18がそれぞれ形成されている。言い換えると、トレンチ15の両側面上には、互いに離隔したゲート電極18が配置されている。さらに、これらゲート電極18上には、絶縁膜(例えば、酸化膜)19が形成されている。なお、ゲート電極18は、図示しないゲート配線に接続される。
【0016】
前記p型ベース領域13上には、前記トレンチ15の側面に接する前記n+ 型ソース領域14が配置されている。さらに、n+ 型ソース領域14に隣接してp+ 型半導体領域20が形成されている。なお、p+ 型半導体領域20は、後述するソース電極とp型ベース領域13との間にオーミックコンタクトを形成するために設けられている。
【0017】
前記絶縁膜19上、n+ 型ソース領域14上、及びp+ 型半導体領域20上にはソース電極21が形成されており、トレンチ15内のゲート電極18間には、絶縁膜19を介してソース電極21が埋め込まれている。さらに、n+ 型半導体基板11の前記一方の主面に対向する他方の主面上には、ドレイン電極22が形成されている。
【0018】
このような構造を有するトレンチゲート型のMOSFETでは、ゲート−ドレイン間のオーバーラップ面積、すなわちゲート電極18とn型半導体領域16とが対向する面積を最小にすることができるため、ゲート−ドレイン間に形成される容量を低減することが可能である。
【0019】
また、トレンチ15側面上に分割して形成されたゲート電極18間に絶縁膜を介して形成されると共に、トレンチ15底面上の絶縁膜上に形成されたソース電極21を設けることで、トレンチ15底面下のn型半導体領域16はフィールドプレートの効果により通常のn- 型エピタキシャル層12の不純物濃度よりも高濃度とすることが可能である。すなわち、n型半導体領域16をn- 型エピタキシャル層12の不純物濃度よりも高濃度としても、MOSFETの耐圧が低下することはない。これらにより、ゲート−ドレイン間のスイッチング容量が最小となり、かつオン抵抗の低いMOSFETを形成することができる。
【0020】
次に、前記第1の実施の形態のMOSFETの製造方法について説明する。
【0021】
図2(a)、図2(b)、図2(c)、図3(a)、図3(b)、図3(c)は、前記第1の実施の形態のMOSFETの製造方法を示す各工程の断面図である。
【0022】
まず、図2(a)に示すように、n+ 型半導体基板11の一方の主面上に、エピタキシャル成長法によりn- 型エピタキシャル層12を形成する。続いて、n- 型エピタキシャル層12上に、熱酸化法により酸化膜31を形成する。
【0023】
次に、反応性イオンエッチング(以下、RIE)法により異方性エッチングを行い、図2(a)に示すように、n- 型エピタキシャル層12に所定の深さのトレンチ15を形成する。さらに、イオン注入法により、n- 型エピタキシャル層12にp型不純物、例えばをホウ素(B)を注入し熱処理を行って、前記トレンチ15の側面に接するp型ベース領域13を形成する。その後、酸化膜31を除去し、熱酸化法によりトレンチ15の側面上にゲート絶縁膜17を形成する。
【0024】
続いて、図2(b)に示す構造上に、すなわちゲート絶縁膜17上に、図2(c)に示すように、ポリシリコン膜32を堆積する。さらに、RIE法によりポリシリコン膜32を異方性エッチングして、図3(a)に示すように、トレンチ15の両側面上のみにゲート電極18としてのポリシリコンを残す。
【0025】
次に、図3(b)に示すように、後酸化法、あるいはCVD法によりゲート電極18上に酸化膜などの絶縁膜19を形成する。続いて、ゲート電極18をマスクにしたセルフアライン工程により、n型不純物、例えばリン(P)またはヒ素(As)をイオン注入し、図3(c)に示すように、トレンチ15の底面下にn型半導体領域16を形成する。この時(底部にn型不純物をイオン注入するとき)、ゲート電極上あるいはゲート電極に挟まれるトレンチ底部の絶縁膜は除去してあってもよい。
【0026】
また、トレンチ15の側面に接するp型ベース領域13の表面領域に、n型不純物、例えばリン(P)またはヒ素(As)をイオン注入し、選択的にn+ 型ソース領域14を形成する。さらに、n+ 型ソース領域14に隣接するp型ベース領域13の表面領域に、p型不純物、例えばホウ素(B)をイオン注入し、p+ 型半導体領域20を形成する。
【0027】
その後、n+ 型ソース領域14上、p+ 型半導体領域20上、及び絶縁膜19上に、ソース電極21を形成する。さらに、n+ 型半導体基板11の前記一方の主面に対向する他方の主面上に、ドレイン電極22を形成する。以上の工程により、図1に示したMOSFETが製造される。
【0028】
前述した製造工程では、ゲート電極18上に絶縁膜19を成長あるいは堆積した状態で、n型不純物イオンをイオン注入することにより、トレンチ15底面の絶縁膜17を介してゲート電極18と対向するn型半導体領域(ドレイン領域)16を最小に形成することができる。また、素子表面部にn+ 型ソース領域14を形成し、トレンチ15の側面上に残ったポリシリコン膜(ゲート電極)をゲート配線と接続することにより、ゲート絶縁膜17を介してポリシリコン膜と対向するトレンチ15の側面から底面にかけてのp型ベース領域13にチャネルが形成される。
【0029】
次に、この発明のその他の実施の形態のMOSFETについて説明する。
【0030】
図4は、この発明の第2の実施の形態のMOSFETの構造を示す断面図である。
【0031】
前記第1の実施の形態では、トレンチ15内の分割されたゲート電極18間に、絶縁膜19を介してソース電極21の一部を埋め込んでいたが、必ずしもこのようにゲート電極18間に形成する導電性材料を、ソース電極21と同一の材料で一体に形成したり、またはソース電極21に直接接続する必要はない。
【0032】
例えば、図4に示すように、トレンチ15内の分割されたゲート電極18間に絶縁膜19を介して、ソース電極21と異なる材質の導電性材料23を埋め込んでも良い。その他の構成及び効果については、前記第1の実施の形態と同様である。
【0033】
また、図5はこの発明の第3の実施の形態のMOSFETの構造を示す断面図である。図5に示すように、トレンチ15底面上の絶縁膜17Aの厚さを、トレンチ15側面上(チャネル部上)に形成されたゲート絶縁膜17より厚く形成してもよい。これは、ポリシリコン膜をRIE法にてエッチングした後に、さらに後酸化工程を追加すればよい。このような構造にすれば、前記第1の実施の形態より、さらにゲート−ドレイン間の帰還容量が低減でき、スイッチング特性を高速化できる。その他の構成及び効果については、前記第1の実施の形態と同様である。
【0034】
さらに、図6はこの発明の第4の実施の形態のMOSFETの構造を示す断面図である。前記第1の実施の形態では、トレンチ15の両側面上に分割した2つのゲート電極18を形成したが、この第4の実施の形態ではトレンチ15内に1つのゲート電極24を形成する。また、トレンチ15底面上の絶縁膜17Aの厚さを、トレンチ15側面上(チャネル部上)に形成されたゲート絶縁膜17より厚く形成する。さらに、ゲート電極24下のp型ベース領域13とn- 型エピタキシャル層12との境界領域部分のみに分離されたn+ 型半導体領域16A、16Bをそれぞれ形成する。このような構造にすれば、ゲート−ドレイン間の容量が低減でき、スイッチング特性を高速化できる。また、後述するような、ゲート電極の抵抗が高くなるという懸念も生じない。その他の構成及び効果については、前記第1の実施の形態と同様である。
【0035】
また、分割された2つのゲート電極構造を持つ前記第1〜第3の実施の形態では、ゲート電極の抵抗が高くなるという懸念がある。しかし、この懸念は以下のような構造にすることで解消できる。
【0036】
例えば、ポリシリコン膜をRIE法にてエッチングした後に、スパッタ法によりポリシリコン膜上にチタニウム(Ti)を堆積し、熱工程を加えることにより、ポリシリコン表面をシリサイド化する。これにより、ゲート電極の抵抗を低減することができる。従来のゲートを分割させない構造と比較し、シリサイド化した面積を広く形成することが可能であるため、効果的にゲート抵抗の低減を図ることができる。
【0037】
また、素子表面から見た平面図は、通常、図7に示すように、トレンチ15、及びゲート電極18がストライプ形状になっている。これに対し、前記第1〜第3の実施の形態では、図8に示すように、2つのゲート電極18を構成する2本のポリシリコン配線の一部分で、2本のポリシリコン配線間にポリシリコンを残し、2本のポリシリコン配線間を接続した部分33を形成する。これにより、ゲート電極18の抵抗を低減することができる。
【0038】
図7及び図8中のA−A線に沿った断面は図1、図4、及び図5に各々示した通りであり、図8中のB−B線に沿った断面は図9に示す通りである。図8に示すように、ゲート電極18の一部でポリシリコンをトレンチ15内に残した部分33を形成した場合、図9に示すように、トレンチ15底面下にはn型半導体領域ではなく、p型ベース領域13よりも不純物濃度が高いp+ 型半導体領域25を形成する。これは、図9に示した断面構造では、ゲート電極26がトレンチ15全体に埋め込まれており、ゲート−ドレイン間の帰還容量が大きくなってしまうため、ゲート電圧印加時でもp+ 型半導体領域25が反転しないようにしたものである。図9ではトレンチ15底面下のみをp+ 型半導体領域25としたが、トレンチ15側面のチャネル部もp型ベース領域13よりも不純物濃度が高いp+ 型半導体領域としてもよい。
【0039】
なお、上記実施形態では、第1導電型をn型とし、第2導電型をp型として説明したが、第1導電型をp型、第2導電型をn型としても本発明の実施の形態と同様の効果が得られる。
【0040】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。また、本発明の実施の形態はその要旨を逸脱しない範囲で種々変形し実施が可能である。
【0041】
【発明の効果】
以上述べたようにこの発明によれば、オン抵抗が低く、高速なスイッチング特性を有する半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図1】 この発明の第1の実施の形態のMOSFETの構造を示す断面図である。
【図2】 前記第1の実施の形態のMOSFETの製造方法を示す各工程の断面図である。
【図3】 前記第1の実施の形態のMOSFETの製造方法を示す他の各工程の断面図である。
【図4】 この発明の第2の実施の形態のMOSFETの構造を示す断面図である。
【図5】 この発明の第3の実施の形態のMOSFETの構造を示す断面図である。
【図6】 この発明の第4の実施の形態のMOSFETの構造を示す断面図である。
【図7】 参考例のMOSFETにおけるトレンチ及びゲート電極のレイアウトを示す平面図である。
【図8】 この発明の実施の形態のMOSFETにおけるトレンチ及びゲート電極のレイアウトを示す平面図である。
【図9】 図8中のB−B線に沿って切断した場合の断面図である。
【図10】 従来のトレンチゲート型のMOSFETの構造を示す断面図である。
【符号の説明】
11…n+ 型半導体基板、12…n- 型エピタキシャル層、13…p型ベース領域、14…n+ 型ソース領域、15…トレンチ、16…n型半導体領域、16A…n+ 型半導体領域、16B…n+ 型半導体領域、17…ゲート絶縁膜、17A…絶縁膜、18…ゲート電極、19…絶縁膜、20…p+ 型半導体領域、21…ソース電極、22…ドレイン電極、23…導電性材料、24…ゲート電極、25…p+ 型半導体領域、26…ゲート電極、31…酸化膜、32…ポリシリコン膜、33…ポリシリコン残存部分。
Claims (10)
- 第1導電型の第1半導体領域と、
前記第1半導体領域上に形成された第2導電型の第2半導体領域と、
前記第2半導体領域上に選択的に形成された第1導電型の第3半導体領域と、
前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域に亘って形成され、前記第3半導体領域を貫通し、その深さは前記第2半導体領域の最も深い底部より浅く、その底面下には第2半導体領域が存在しないトレンチと、
前記トレンチの対向する両側面上にゲート絶縁膜を介して形成され、互いに離隔したゲート電極と、
前記トレンチの両側面上の前記ゲート電極間に絶縁膜を介して形成された導電性材料と、
を具備することを特徴とする半導体装置。 - 前記トレンチの底面と前記第1半導体領域との間には、前記第1半導体領域の不純物濃度より高い濃度の第1導電型の第4半導体領域が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2半導体領域上には、この第2半導体領域の不純物濃度よりも高い濃度の第2導電型の第5半導体領域が形成されており、この第5半導体領域上及び第3半導体領域上にはソース電極が形成されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記導電性材料は、前記ソース電極に電気的に接続されていることを特徴とする請求項3に記載の半導体装置。
- 前記導電性材料は、浮遊電極であることを特徴とする請求項1に記載の半導体装置。
- 前記離隔したゲート電極は、前記トレンチの内部において一部分が接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記離隔したゲート電極が接続された前記一部分下の前記トレンチの底面と前記第1半導体領域との間には、前記ゲート絶縁膜と隣接する前記第2半導体領域の不純物濃度よりも高い濃度の第2導電型の第6半導体領域が形成されていることを特徴とする請求項6に記載の半導体装置。
- 前記トレンチの底面と前記離隔したゲート電極との間、及び前記トレンチの底面と前記導電性材料との間に形成された絶縁膜は、前記トレンチの両側面上に形成された前記ゲート絶縁膜よりも膜厚が厚いことを特徴とする請求項1に記載の半導体装置。
- 前記第1半導体領域はドレイン領域であり、前記第2半導体領域はベース領域であり、前記第3半導体領域はソース領域であるMOS型電界効果トランジスタを構成していることを特徴とする請求項1に記載の半導体装置。
- 半導体基板上に第1半導体領域を形成する工程と、
前記第1半導体領域に所定の深さのトレンチを形成する工程と、
前記第1半導体領域の表面領域に、前記トレンチの側面に接し、前記トレンチの前記所定の深さより深い底部を持つ第2半導体領域を形成する工程と、
前記トレンチの対向する両側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を堆積する工程と、
前記導電膜を異方性エッチングして、前記トレンチの両側面上のみに導電膜を残す工程と、
前記トレンチの両側面上の前記導電膜をマスクにしたセルフアライン法により不純物をイオン注入し、前記トレンチの底面下に第4半導体領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003118462A JP3742400B2 (ja) | 2003-04-23 | 2003-04-23 | 半導体装置及びその製造方法 |
US10/829,173 US7227225B2 (en) | 2003-04-23 | 2004-04-22 | Semiconductor device having a vertical MOS trench gate structure |
CNA2004100353387A CN1540770A (zh) | 2003-04-23 | 2004-04-22 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003118462A JP3742400B2 (ja) | 2003-04-23 | 2003-04-23 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004327598A JP2004327598A (ja) | 2004-11-18 |
JP3742400B2 true JP3742400B2 (ja) | 2006-02-01 |
Family
ID=33497995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003118462A Expired - Fee Related JP3742400B2 (ja) | 2003-04-23 | 2003-04-23 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7227225B2 (ja) |
JP (1) | JP3742400B2 (ja) |
CN (1) | CN1540770A (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
JP2005340626A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 半導体装置 |
DE102004048278B3 (de) * | 2004-10-05 | 2006-06-01 | X-Fab Semiconductor Foundries Ag | Simulations- und/oder Layoutverfahren für Leistungstransistoren, die für unterschiedliche Leistungen ausgelegt sind |
US7378707B2 (en) * | 2005-05-26 | 2008-05-27 | Micron Technology, Inc. | Scalable high density non-volatile memory cells in a contactless memory array |
DE102005052734B4 (de) * | 2005-10-06 | 2012-02-23 | Infineon Technologies Ag | Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur |
JP4817827B2 (ja) | 2005-12-09 | 2011-11-16 | 株式会社東芝 | 半導体装置 |
WO2007100803A1 (en) | 2006-02-23 | 2007-09-07 | Vishay-Siliconix | Process for forming a short channel trench mosfet and device |
US8207037B2 (en) * | 2007-10-31 | 2012-06-26 | Semiconductor Components Industries, Llc | Method for manufacturing a semiconductor component that includes a field plate |
US7956411B2 (en) * | 2008-01-15 | 2011-06-07 | Fairchild Semiconductor Corporation | High aspect ratio trench structures with void-free fill material |
JP5221976B2 (ja) * | 2008-02-19 | 2013-06-26 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
JP5298565B2 (ja) * | 2008-02-22 | 2013-09-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP5679821B2 (ja) * | 2008-12-23 | 2015-03-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP5452195B2 (ja) * | 2009-12-03 | 2014-03-26 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
US7977193B1 (en) * | 2010-08-20 | 2011-07-12 | Monolithic Power Systems, Inc. | Trench-gate MOSFET with capacitively depleted drift region |
US7977742B1 (en) * | 2010-08-20 | 2011-07-12 | Monolithic Power Systems, Inc. | Trench-gate MOSFET with capacitively depleted drift region |
JP5729331B2 (ja) * | 2011-04-12 | 2015-06-03 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
US8723178B2 (en) | 2012-01-20 | 2014-05-13 | Monolithic Power Systems, Inc. | Integrated field effect transistors with high voltage drain sensing |
JP2014067753A (ja) * | 2012-09-24 | 2014-04-17 | Toshiba Corp | 電力用半導体素子 |
CN104221153B (zh) * | 2012-10-17 | 2017-05-10 | 富士电机株式会社 | 半导体装置 |
US9391191B2 (en) * | 2012-12-13 | 2016-07-12 | Infineon Technologies Americas Corp. | Trench FET having merged gate dielectric |
JP6020488B2 (ja) * | 2014-02-27 | 2016-11-02 | サンケン電気株式会社 | 半導体装置 |
JP2015201615A (ja) * | 2014-03-31 | 2015-11-12 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
JP2015195285A (ja) * | 2014-03-31 | 2015-11-05 | サンケン電気株式会社 | 半導体装置 |
US9443973B2 (en) * | 2014-11-26 | 2016-09-13 | Infineon Technologies Austria Ag | Semiconductor device with charge compensation region underneath gate trench |
CN106601795B (zh) * | 2016-11-25 | 2019-05-28 | 贵州芯长征科技有限公司 | 一种沟槽式场效应晶体管及其制造方法 |
KR20180068211A (ko) * | 2016-12-13 | 2018-06-21 | 현대자동차주식회사 | 반도체 소자 및 그 제조 방법 |
CN106876470A (zh) * | 2017-03-23 | 2017-06-20 | 深圳基本半导体有限公司 | 一种沟槽栅金属氧化物场效应晶体管及其制造方法 |
JP2020004883A (ja) * | 2018-06-29 | 2020-01-09 | 京セラ株式会社 | 半導体装置、電気装置及び半導体装置の製造方法 |
CN109244138A (zh) * | 2018-09-19 | 2019-01-18 | 电子科技大学 | 具有良好第三象限性能的SiC MOSFET器件 |
CN109244137A (zh) * | 2018-09-19 | 2019-01-18 | 电子科技大学 | 一种高可靠性SiC MOSFET器件 |
CN111261702A (zh) * | 2018-12-03 | 2020-06-09 | 珠海格力电器股份有限公司 | 沟槽型功率器件及其形成方法 |
CN112086517A (zh) * | 2020-10-29 | 2020-12-15 | 珠海迈巨微电子有限责任公司 | 一种槽栅功率半导体器件及其制备方法 |
JP2024042414A (ja) * | 2022-09-15 | 2024-03-28 | 株式会社東芝 | 半導体装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4541001A (en) * | 1982-09-23 | 1985-09-10 | Eaton Corporation | Bidirectional power FET with substrate-referenced shield |
US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
KR950006483B1 (ko) * | 1990-06-13 | 1995-06-15 | 가부시끼가이샤 도시바 | 종형 mos트랜지스터와 그 제조방법 |
JP2682272B2 (ja) | 1991-06-27 | 1997-11-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ |
US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
EP0675529A3 (en) * | 1994-03-30 | 1998-06-03 | Denso Corporation | Process for manufacturing vertical MOS transistors |
JPH09181311A (ja) | 1995-12-27 | 1997-07-11 | Nec Kansai Ltd | 電界効果トランジスタおよびその製造方法 |
EP2043158B1 (en) * | 1996-07-19 | 2013-05-15 | SILICONIX Incorporated | Trench DMOS transistor with trench bottom implant |
US6093606A (en) * | 1998-03-05 | 2000-07-25 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of vertical stacked gate flash memory device |
JP2000269487A (ja) | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4678902B2 (ja) * | 1999-09-02 | 2011-04-27 | 富士電機システムズ株式会社 | 炭化けい素umos半導体素子およびその製造方法 |
JP3540691B2 (ja) | 1999-10-20 | 2004-07-07 | 三洋電機株式会社 | 半導体装置とその製造方法 |
US6580123B2 (en) | 2000-04-04 | 2003-06-17 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
JP2002094061A (ja) | 2000-09-14 | 2002-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-04-23 JP JP2003118462A patent/JP3742400B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-22 US US10/829,173 patent/US7227225B2/en not_active Expired - Fee Related
- 2004-04-22 CN CNA2004100353387A patent/CN1540770A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2004327598A (ja) | 2004-11-18 |
US7227225B2 (en) | 2007-06-05 |
US20050001264A1 (en) | 2005-01-06 |
CN1540770A (zh) | 2004-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3742400B2 (ja) | 半導体装置及びその製造方法 | |
JP3395473B2 (ja) | 横型トレンチmisfetおよびその製造方法 | |
JP3954541B2 (ja) | 半導体装置及びその製造方法 | |
US9450091B2 (en) | Semiconductor device with enhanced mobility and method | |
TWI500114B (zh) | 半導體組件及製造方法 | |
US7928505B2 (en) | Semiconductor device with vertical trench and lightly doped region | |
JP7180402B2 (ja) | 半導体装置 | |
US8907415B2 (en) | High switching trench MOSFET | |
JP3954493B2 (ja) | パワーmosfet及び自己整合本体注入工程を用いたパワーmosfetの製造方法。 | |
CN100533769C (zh) | 半导体装置及其制造方法 | |
JP3906184B2 (ja) | 半導体装置およびその製造方法 | |
US20100264488A1 (en) | Low Qgd trench MOSFET integrated with schottky rectifier | |
US8471331B2 (en) | Method of making an insulated gate semiconductor device with source-substrate connection and structure | |
JPH0897411A (ja) | 横型高耐圧トレンチmosfetおよびその製造方法 | |
US7732862B2 (en) | Power semiconductor device having improved performance and method | |
US20060240625A1 (en) | Power semiconductor device having improved performance and method | |
KR100566599B1 (ko) | 깊은 주입 접합부를 구비한 파워 mosfet | |
WO2007036793A2 (en) | Power mosfets and methods of making same | |
JP4966351B2 (ja) | 半導体装置 | |
JP2850852B2 (ja) | 半導体装置 | |
JPH1197689A (ja) | 半導体装置 | |
JP2007173878A (ja) | 半導体装置 | |
JP2004140086A (ja) | トレンチゲート型半導体装置 | |
WO2024070021A1 (ja) | 半導体装置 | |
JP2009277956A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050608 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050815 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051110 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131118 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |