CN1540770A - 半导体器件及其制造方法 - Google Patents

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川口雄介
夫
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Abstract

提供一种导通电阻低、具有高速开关特性的半导体器件。该半导体器件由如下部件构成：n－型外延层12；形成于n－型外延层12上的p型基极区域13；形成于p型基极区域13上的n+型源极区域14；沟道15，从n+型源极区域14的表面横穿该n+型源极区域14和p型基极区域13形成，贯穿n+型源极区域14，其深度比p型基极区域13的最深的底部浅，其底面下不存在p型基极区域13；经栅极绝缘膜17形成于沟道15的相对两侧面上、彼此分隔的栅极电极18；和经绝缘膜19形成于沟道15的两侧面上的栅极电极18间的导电性材料。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，尤其涉及需要高速开关特性的具有纵向型MOS(Metal-Oxide-Semiconductor)栅极结构的半导体器件及其制造方法。
背景技术
以前，在半导体元件主面上形成沟道(trench：沟)并利用其来形成的沟道/栅极结构，被应用于IGBT(Insulated Gate Bipolar Transistor)或MOSFET(Field Effect Transistor)等半导体元件中，尤其是在功率用等用途中为有用的结构。
例如，具有沟道/栅极结构的MOSFET的开关速度快，电流容量大，得到数十伏-数百伏左右的耐压，所以被广泛用于便携型终端或个人计算机等的开关电源等中。
尤其是随着电源系统的高速化、高效率化，在用于DC-DC转换器的功率MOSFET中，越来越重视降低元件的导通电阻、反馈容量。图10中示出现有沟道栅极型MOSFET的截面结构(例如参照专利文献1)。
专利文献1：特开平5-7002号公报
但是，在图10所示的现有沟道栅极型MOSFET中，因为栅极电极101与n-型半导体层(漏极层)102的相对面积宽，所以栅极-漏极间的容量大。因此，导通截止时的镜面充电期间变长，不能期望高速的开关。从而，为了电源系统的高速化(高频化)、高效率化，急切要求降低导通电阻及栅极-漏极间容量。
发明内容
因此，本发明鉴于上述问题做出，其目的在于提供一种导通电阻低、具有高速开关特性的半导体器件及其制造方法。
为了实现上述目的，本发明一实施形态的半导体器件的特征在于：具备第1导电型的第1半导体层；形成于所述第1半导体层上的第2导电型的第2半导体区域；形成于所述第2半导体区域上的第1导电型的第3半导体区域；沟道，从所述第3半导体区域的表面横穿所述第3半导体区域和所述第2半导体区域形成，贯穿所述第3半导体区域，其深度比所述第2半导体区域的最深的底部浅，其底面下不存在第2半导体区域；经栅极绝缘膜形成于所述沟道的相对两侧面上、彼此分隔的栅极电极；和经绝缘膜形成于所述沟道的两侧面上的所述栅极电极间的导电性材料。
另外，本发明另一实施形态的一种半导体器件，其特征在于：具备第1导电型的第1半导体层；形成于所述第1半导体层上的第2导电型的第2半导体区域；形成于所述第2半导体区域上的第1导电型的第3半导体区域；沟道，从所述第3半导体区域的表面贯穿所述第3半导体区域和所述第2半导体区域，其深度比所述第2半导体区域的最深的底部浅；形成于所述沟道的相对的两侧面上的栅极绝缘膜；形成于所述沟道内的所述栅极绝缘膜上的栅极电极；形成于所述沟道的底面与所述栅极电极之间、膜厚比形成于所述沟道两侧面上的所述栅极绝缘膜厚的绝缘膜。
为了实现上述目的，本发明一实施形态的半导体器件的制造方法的特征在于：具备如下工序，在半导体基板上形成第1半导体层；在所述第1半导体层上形成规定深度的沟道；在所述第1半导体层的表面区域中形成接触所述沟道侧面的第2半导体区域；在所述沟道的相对两侧面上形成栅极绝缘膜；在所述栅极绝缘膜上形成导电膜；各向异性蚀刻所述导电膜，仅在所述沟道的两侧面上残留导电膜；和通过将所述沟道的两侧面上的所述导电膜变为掩膜的自调整(self align)法离子注入杂质，并在所述沟道的底面下形成第4半导体区域。
附图说明
图1是表示本发明实施形态1的MOSFET的结构的截面图。
图2是表示所述实施形态1的MOSFET的制造方法的各工序的截面图。
图3是表示所述实施形态1的MOSFET的制造方法的其它各工序的截面图。
图4是表示本发明实施形态2的MOSFET的结构的截面图。
图5是表示本发明实施形态3的MOSFET的结构的截面图。
图6是表示本发明实施形态4的MOSFET的结构的截面图。
图7是表示参考例的MOSFET中的沟道及栅极电极的布局的平面图。
图8是表示本发明实施形态的MOSFET中的沟道及栅极电极的布局的平面图。
图9是沿图8的B-B线切断时的截面图。
图10是表示现有沟道栅极型MOSFET的结构截面图。
具体实施方式
下面，参照附图来说明本发明的实施形态。说明时，在全部图中向共同部分附加共同的参照符号。
实施形态1
首先，说明本发明实施形态1的半导体器件。图1是表示实施形态1的MOSFET的结构的截面图。
如图1所示，在n+型半导体基板11的一个主面上形成n-型外延层12。在n型外延层12上形成p型基极区域13。并且，在p型基极区域13的表面区域中形成n+型源极区域14。
在所述n+型源极区域14和p型基极区域13中形成从n+型源极区域14的表面贯穿所述n+型源极区域14和p型基极区域13的规定深度的沟道15。该沟道15的所述规定深度比p型基极区域13的最深的底部浅，在沟道15的底面下存在n-型外延层12，不存在p型基极区域13。能形成这种结构是因为沟道15的侧面附近的p型基极区域13具有向基板侧膨胀的形状。并且，在沟道15的底面与n-型外延层12之间形成杂质浓度比n-型外延层12高的n型半导体区域16。
在所述沟道15的相对两侧面上形成栅极绝缘膜17，在该栅极绝缘膜17上分别形成分离的栅极电极(例如多晶硅)18。换言之，在沟道15的两侧面上配置彼此分隔的栅极电极18。并且，在这些栅极电极18上形成绝缘膜(例如氧化膜)19。另外，将栅极电极18连接于未图示的栅极布线上。
在所述p型基极区域13上配置接触所述沟道15的侧面的所述n+型源极区域14。并且，邻接n+型源极区域14形成p+型半导体区域20。另外，为了在后述的源极电极与p型基极区域13之间形成欧姆接触而设置p+型半导体区域20。
在所述绝缘膜19上、n+型源极区域14上和p+型半导体区域20上形成源极电极21，在沟道15内的栅极电极18之间经绝缘膜19埋入源极电极21。并且，在n+型半导体基板11的相对所述一个主面的另一个主面上形成漏极电极22。
在具有这种结构的沟道栅极型MOSFET中，因为可使栅极-漏极间的重叠面积、即栅极电极18与n型半导体区域16相对的面积最小，所以可降低形成于栅极-漏极间的容量。
另外，通过设置在经绝缘膜形成于在沟道15侧面上分割形成的栅极电极18间、并形成于沟道15底面上的绝缘膜上的源极电极21，沟道15底面下的n型半导体区域16由于场板(field plate)效应而具有比通常的n-型外延层12的杂质浓度高的浓度。即，即使n型半导体区域16具有比n-型外延层12的杂质浓度高的浓度，MOSFET的耐压也不会降低。由此，可形成栅极-漏极间的开关容量变为最小、且导通电阻低的MOSFET。
下面，说明所述实施形态1的MOSFET的制造方法。
图2(a)、图2(b)、图2(c)、图3(a)、图3(b)、图3(c)是表示所述实施形态1的MOSFET的制造方法的各工序的截面图。
首先，如图2(a)所示，在n+型半导体基板11的一个主面上，通过外延生长法形成n-型外延层12。之后，在n-型外延层12上通过热氧化法形成氧化膜31。
接着，通过反应性离子蚀刻(下面称为RIE)法进行各向异性蚀刻，如图2(a)所示，在n-型外延层12中形成规定深度的沟道15。并且，通过离子注入法，向n-型外延层12中注入p型杂质、例如硼元素(B)，进行热处理，形成接触所述沟道15的侧面的p型基极区域13。之后，去除氧化膜31，通过热氧化法在沟道15的侧面上形成栅极绝缘膜17。
接着，在图2(b)所示的结构上、即栅极绝缘膜17上，如图2(c)所示，堆积多晶硅膜32。并且，通过RIE法各向异性蚀刻多晶硅膜32，如图3(a)所示，仅在沟道15的两侧面上残留作为栅极电极18的多晶硅。
之后，如图3(b)所示，通过后氧化法或CVD法在栅极电极18上形成氧化膜等绝缘膜19。接着，通过将栅极电极18变为掩膜的自调整工序，离子注入n型杂质、例如磷(P)或砷元素(As)，如图3(c)所示，在沟道15的底面下形成n型半导体区域16。此时(当在底部离子注入n型杂质时)，也可去除栅极电极上或夹在栅极电极中的沟道底部的绝缘膜。
另外，在接触沟道15侧面的p型基极区域13的表面区域中离子注入n型杂质，例如磷(P)或砷元素(As)，选择地形成n+型源极区域14。并且，在接触n+型源极区域14的p型基极区域13的表面区域中离子注入p型杂质、例如硼元素(B)，形成p+型半导体区域20。
之后，在n+型源极区域14上、p+型半导体区域20上和所述绝缘膜19上形成源极电极21。并且，在n+型半导体基板11的相对所述一个主面的另一个主面上形成漏极电极22。通过以上工序，制造图1所示的MOSFET。
在上述制造工序中，在栅极电极18上生长或堆积绝缘膜19的状态下，通过离子注入n型杂质离子，可将经沟道15底面的绝缘膜17与栅极电极18相对的n型半导体区域(漏极区域)16形成得最小。另外，在元件表面部中形成n+型源极区域14，将残留在沟道15侧面上的多晶硅膜(栅极电极)与栅极布线相连接，从而在从经栅极绝缘膜17与多晶硅膜相对的沟道15的侧面到底面的p型基极区域13中形成沟道。
下面，说明本发明其它实施形态的MOSFET。
图4是表示本发明实施形态2的MOSFET的结构的截面图。
在所述实施形态1中，在沟道15内分割的栅极电极18之间，经绝缘膜19埋入源极电极21的一部分，但并不一定需要像这样由与源极电极21相同的材料来一体形成在栅极电极18之间形成的导电性材料，或将在栅极电极18之间形成的导电性材料直接连接于源极电极21上。
例如，如图4所示，也可在沟道15内分割的栅极电极18之间，经绝缘膜19埋入与源极电极21不同材质的导电性材料23。其它结构和效果与所述实施形态1一样。
另外，图5是表示本发明实施形态3的MOSFET的结构的截面图。如图5所示，也可将沟道15底面上的绝缘膜17A的厚度形成得比沟道15侧面上(隧道部上)形成的栅极绝缘膜17厚。这可以在由RIE法蚀刻多晶硅膜后，再追加后氧化工序。根据这种结构，与所述实施形态1相比，可进一步降低栅极-漏极间的反馈容量，可进一步高速化开关特性。其它结构和效果与所述实施形态1一样。
并且，图6是表示本发明实施形态4的MOSFET的结构的截面图。在所述实施形态1中，在沟道15的两侧面上形成分割的两个栅极电极18，但在该实施形态4中，在沟道15内形成一个栅极电极24。另外，将沟道15底面上的绝缘膜17A的厚度形成得比沟道15侧面上(隧道部上)形成的栅极绝缘膜17厚。并且，仅在栅极电极24下的p型基极区域13与n-型外延层12的交界区域部分中分别形成分离的n+型半导体区域16A、16B。根据这种结构，可降低栅极-漏极间的容量，高速化开关特性。另外，也不必担心后述的栅极电极的电阻变高。其它结构和效果与所述实施形态1一样。
另外，具有分割的两个栅极电极结构的所述实施形态1-3中，担心栅极电极的电阻变高。但是，该担心可通过以下结构来消除。
例如在通过RIE法蚀刻多晶硅膜后，通过溅射法在多晶硅膜上堆积钛(Ti)，施加热工序，由此多边化多晶硅表面。从而，可降低栅极电极的电阻。与现有的不使栅极分割的结构相比，因为可将多边化的面积形成的很大，所以可有效实现栅极电阻的降低。
另外，从元件表面看的平面图通常如图7所示，沟道15和栅极电极18变为带状。相反，在所述实施形态1-3中，如图8所示，在构成两个栅极电极18的2条多晶硅布线的一部分中，在2条多晶硅布线之间残留多晶硅，形成连接2条多晶硅布线之间的部分33。由此，可降低栅极电极18的电阻。
图7和图8中沿A-A线的截面分别如图1、图4和图5中所示，图8中沿B-B线的截面如图9所示。如图8所示，当在栅极电极18的一部分中形成在沟道15内残留多晶硅的部分33的情况下，如图9所示，在沟道15的底面下形成杂质浓度比p型基极区域13高的p+型半导体区域25，而非n型半导体区域。这是因为在图9所示的截面结构中，栅极电极26被埋入沟道15整体中，栅极-漏极间的反馈容量变大，所以即使施加栅极电压时，p+型半导体区域25也不会反转。图9中仅将沟道15底面下设为p+型半导体区域25，但也可将沟道15侧面的沟道部设为杂质浓度比p型基极区域13高的p+型半导体区域。
另外，在上述实施形态中，说明将第1导电型设为n型，将第2导电型设为p型，但即使将第1导电型设为p型，将第2导电型设为n型，也可得到与本发明的实施形态一样的效果。
另外，上述各实施形态不仅可分别单独实施，也可适当组合后实施。并且，也可在所述各实施形态中包含各阶段的发明，通过各实施形态中公开的多个构成要件的适当组合，提取各阶段的发明。另外，本发明的实施形态在不脱离其精度的范围下可进行各种变形来实施。
发明效果
如上所述，根据本发明，可提供一种导通电阻低、具有高速开关特性的半导体器件及其制造方法。

Claims (12)

1、一种半导体器件，其特征在于：具备
第1导电型的第1半导体层；
形成于所述第1半导体层上的第2导电型的第2半导体区域；
选择地形成于所述第2半导体区域上的第1导电型的第3半导体区域；
沟道，从所述第3半导体区域的表面横穿所述第3半导体区域和所述第2半导体区域而形成，贯穿所述第3半导体区域，其深度比所述第2半导体区域的最深的底部浅，其底面下不存在第2半导体区域；
经由栅极绝缘膜形成于所述沟道的相对的两侧面上、彼此分隔的栅极电极；和
经由绝缘膜形成于所述沟道的两侧面上的所述栅极电极间的导电性材料。
2、一种半导体器件，其特征在于：具备
第1导电型的第1半导体层；
形成于所述第1半导体层上的第2导电型的第2半导体区域；
形成于所述第2半导体区域上的第1导电型的第3半导体区域；
沟道，从所述第3半导体区域的表面贯穿所述第3半导体区域和所述第2半导体区域，其深度比所述第2半导体区域的最深的底部浅；
形成于所述沟道的相对的两侧面上的栅极绝缘膜；
形成于所述沟道内的所述栅极绝缘膜上的栅极电极；
形成于所述沟道的底面与所述栅极电极之间、膜厚比形成于所述沟道两侧面上的所述栅极绝缘膜厚的绝缘膜。
3、根据权利要求1或2所述的半导体器件，其特征在于：
在所述沟道的底面与所述第1半导体区域之间，形成浓度比所述第1半导体区域的杂质浓度高的第1导电型的第4半导体区域。
4、根据权利要求3所述的半导体器件，其特征在于：
形成于所述沟道的底面与所述第1半导体区域之间的所述第4半导体区域，分隔配置在所述第1半导体层与所述第2半导体区域的交界区域中。
5、根据权利要求1或2所述的半导体器件，其特征在于：
在所述第2半导体区域上形成浓度比该第2半导体区域的杂质浓度高的第2导电型的第5半导体区域，在该第5半导体区域上和第3半导体区域上形成源极电极。
6、根据权利要求5所述的半导体器件，其特征在于：
所述导电性材料被电连接于所述源极电极。
7、根据权利要求1所述的半导体器件，其特征在于：
所述导电性材料是漂移电极。
8、根据权利要求1所述的半导体器件，其特征在于：
所述分隔的栅极电极的一部分连接于所述沟道的内部。
9、根据权利要求8所述的半导体器件，其特征在于：
在连接所述分隔的栅极电极的所述一部分下的所述沟道的底面与所述第1半导体区域之间，形成浓度比与所述栅极绝缘膜相邻的所述第2半导体区域的杂质浓度高的第2导电型的第6半导体区域。
10、根据权利要求1所述的半导体器件，其特征在于：
形成于所述沟道的底面与所述分隔的栅极电极之间、及所述沟道的底面和所述导电性材料之间的绝缘膜的膜厚，比形成于所述沟道两侧面上的所述栅极绝缘膜厚。
11、根据权利要求1或2所述的半导体器件，其特征在于：
构成的MOS型场效应晶体管，所述第1半导体层是漏极区域、所述第2半导体区域是基极区域、所述第3半导体区域是源极区域。
12、一种半导体器件的制造方法，其特征在于：具备如下工序
在半导体基板上形成第1半导体层；
在所述第1半导体层上形成规定深度的沟道；
在所述第1半导体层的表面区域中形成接触所述沟道侧面的第2半导体区域；
在所述沟道的相对的两侧面上形成栅极绝缘膜；
在所述栅极绝缘膜上堆积导电膜；
将所述导电膜各向异性蚀刻，仅在所述沟道的两侧面上残留导电膜；和
通过将所述沟道的两侧面上的所述导电膜变为掩膜的自调整(self align)法，将杂质离子注入，并在所述沟道的底面下形成第4半导体区域。
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