JP2682272B2 - 絶縁ゲート型トランジスタ - Google Patents

絶縁ゲート型トランジスタ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型トラン
ジスタに関し、さらに詳しくは、トレンチ絶縁効果型ト
ランジスタにおける特性向上のための改良構造に係るも
のである。
【０００２】
【従来の技術】一般に、絶縁ゲート型トランジスタのう
ち，シリコン層の表面に形成された凹部（いわゆる，ト
レンチ凹部）の内側壁面に対して、ゲート電極を設けた
構成のものを、通常，ＵＭＯＳと称しており、このＵＭ
ＯＳは、多数のユニットセルが並列された構造を有して
いる。
【０００３】図１０には、従来の一例によるこの種のＵ
ＭＯＳ構造をもつ絶縁ゲート型トランジスタの概要構成
を模式的に示してある。この従来例は、３個のユニット
セルを並列配置させた場合である。
【０００４】すなわち、図１０に示す装置構成におい
て、従来例によるＵＭＯＳ構造の絶縁ゲート型トランジ
スタは、第１の半導体層としてのn+型ドレイン層１と、
当該n+型ドレイン層１の主面上に形成された第２の半導
体層としてのn-型ドレイン層２と、第２の半導体層とし
てのn-型ドレイン層２の表面上に p型の不純物を拡散し
て形成された p型ベース層３とを有しており、かつ当該
p型ベース層３の表面上からは、所定のパターンに従い
選択的にシリコンをエッチングして、n-型ドレイン層２
に達するトレンチ凹部（以下，トレンチと呼ぶ）４を掘
り込んである。
【０００５】そして、前記 p型ベース層３のトレンチ４
に接する表面部には、n+型ソース層５を選択的に形成さ
せると共に、当該トレンチ４の内側壁面間にあって、底
部４ａの位置までゲート絶縁膜６を介してゲート電極７
を設けることにより、トレンチ４の各側壁面側での p型
ベース層３のトレンチ面がチャネル領域８となる。
【０００６】また、各ユニットセル間に共通して、前記
p型ベース層３の表面とn+型ソース層５の表面とを短絡
するようにソース電極９を形成させ、かつ当該ソース電
極９と前記ゲート電極７間を層間絶縁膜１０によって絶
縁させてあり、さらに、前記n+型ドレイン層１の裏面に
ドレイン電極１１を設けてある。なお、こゝでは図示省
略したが、このＵＭＯＳ構造の場合、通常，前記トレン
チ４がストライプ状に形成されており、これらの各トレ
ンチ４内でのゲート電極７の相互は、ストライプの端部
で短絡されている。
【０００７】続いて、上記従来例装置の動作について述
べる。
【０００８】上記構成において、ドレイン電極１１とソ
ース電極９間に所定のドレイン電圧ＶDSを印加し、かつ
ゲート電極７とソース電極９間にゲート電圧ＶGSを印加
すると、チャネル領域８が n型に反転してチャネルを形
成し、このチャネルを通してドレイン電極１１とソース
電極９との間にドレイン電流ＩD が流れ、このドレイン
電流ＩD はゲート電圧ＶGSによって制御される。
【０００９】また、このＵＭＯＳに印加できるドレイン
電圧ＶDS（逆電圧）は、 p型ベース層３とn-型ドレイン
層２の降伏電圧によって制限される。そして、一般に逆
電圧は、n-型ドレイン層２の不純物濃度，厚さと、 p型
ベース層３の形状とによって決定される。
【００１０】次に、図１１には、このＵＭＯＳにドレイ
ン電圧ＶDSを印加したときの空乏層の延びを示してあ
る。
【００１１】前記したように、ドレイン電極１１とソー
ス電極９間にドレイン電圧ＶDSを印加すると、 p型ベー
ス層３から空乏層が延び始め、やがて、各 p型ベース層
３から延びる空乏層がつながる。このとき，空乏層は、
トレンチ４のコーナー部４ｂにおいて不連続になり易
く、当該コーナー部４ｂに電界集中を生ずる。そして、
一般にpn接合における降伏電圧は、当該pn接合表面の電
界強度によって決まるため、このように電界集中を生ず
ることにより、pn接合の降伏電圧が低下する。
【００１２】一方、前記図１０に示す構成では、n+型ソ
ース層５， p型ベース層３，およびn-型ドレイン層２に
よって形成される寄生トランジスタが存在する。こゝ
で、一般にＵＭＯＳの等価回路は、図１２(a) のように
表わされるが、実質的には、図１２(b) のようになる。
同図において、Ｒa は p型ベース層３の縦方向の抵抗で
ある。そして、ＵＭＯＳが降伏した場合、そのときの降
伏電流Ｊc は、寄生トランジスタのベース電流となり、
この降伏電流Ｊc が、当該寄生トランジスタをオンさせ
るベース電流以上になると、この寄生トランジスタを制
御できなくなるために、素子破壊をきたすことになる。
【００１３】さらに、 p型ベース層３，およびn-型ドレ
イン層２によって形成されるダイオードが順方向に通電
されていて、急激に逆方向電圧を加える（モータ制御な
どにおいてよく発生する）と、当該ダイオードにリカバ
リー電流が流れ、これが寄生トランジスタのベース電流
となって、同様に素子破壊をきたすことになる。
【００１４】
【発明が解決しようとする課題】上記のように、従来の
トレンチ構造によるＵＭＯＳでは、トレンチのコーナー
部に電界集中が発生するために、このようなトレンチ構
造をもたないパワーＭＯＳに比較するとき、低い電圧で
p型ベース層３，およびn-型ドレイン層２が降伏する。
また、寄生トランジスタが存在するために、寄生トラン
ジスタのベース電流を制御できずに、素子破壊を生ずる
という問題点があった。
【００１５】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところ
は、ＵＭＯＳにおいて、トレンチ構造の改良により、降
伏電圧に対する耐圧の低下を防止すると共に、寄生トラ
ンジスタによる素子破壊を生じ難くした，この種の絶縁
ゲート型トランジスタを提供することである。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、次のように構成したものである。
【００１７】この発明の第１の発明に係る絶縁ゲート型
トランジスタは、第１と第２の主面を有する第１導電型
の第１半導体層（２）と、この第１半導体層の第１の主
面に配設された第２導電型の第２半導体層（３）と、こ
の第２半導体層の表面領域に選択的に配設された第１導
電型の第３半導体層（５）と、この第３半導体層表面か
ら上記第２半導体層を越えて上記第１半導体層に達する
ように配設されたトレンチ（４）と、このトレンチの側
面それぞれに上記第１半導体層、第２半導体層および第
３半導体層に接して配設された絶縁層（６、１０）と、
この絶縁層内に上記トレンチの側面それぞれの上記第１
半導体層、第２半導体層および第３半導体層に対向する
ように配設されたゲート電極（１４）と、上記トレンチ
の底面に露出するように上記第１半導体層に配設された
第２導電型の第４半導体層（１２）と、この第４半導体
層、上記第２半導体層および第３半導体層を電気的に接
続する第１の主電極（１３，１３ａ）と、上記第１半導
体層の第２の主面上に配設された第２の主電極（１１）
とを、備えたものである。
【００１８】第２の発明に係る絶縁ゲート型トランジス
タは、第１の発明の第４半導体層に代えてショットキー
ダイオード（１７）を配設したものである。 また、第３
の発明に係る絶縁ゲート型トランジスタは、第１の発明
の第３半導体層を第２半導体層の表面を覆うように配設
したものである。 また、第４の発明に係る絶縁ゲート型
トランジスタは、第３半導体層を第２半導体層の表面を
覆うように配設するとともに、第４半導体層に代えてシ
ョットキーダイオードを配設したしたものである。 ま
た、第５の発明に係る絶縁ゲート型トランジスタは、第
１の発明の第３半導体層を複数配設し、そのいずれかの
トレンチ底面に第４半導体層を配設たものである。 ま
た、第６の発明に係る絶縁ゲート型トランジスタは、第
３半導体層を複数配設し、そのいずれかのトレンチ底面
にショットキーダイオードを配設たものである。
【００１９】
【作用】この発明の各発明における絶縁ゲート型トラン
ジスタでは、コレクタ電流が、ドレイン電極（第２の主
電極１１）からトレンチの底部に形成された第２導電型
の第４半導体領域，またはショットキーダイオードを通
り、当該トレンチ内のソース電極（第１の主電極１３
ａ）を経て表面部のソース電極（第１の主電極１３）に
流れ、また一方で、ドレイン電極から第１導電型の第１
半導体層を通り、かつ第２導電型の第２半導体層を経て
表面部のソース電極に流れる。
【００２０】
【実施例】以下，この発明に係る絶縁ゲート型トランジ
スタの各別の実施例につき、図１ないし図９を参照して
詳細に説明する。なお、これらの図１ないし図９に示す
各別の実施例構成において、上記図１０ないし図１２に
示す従来例構成と同一符号は、同一または相当部分を表
わしている。
【００２１】まず、図１はこの発明の一実施例（第１の
実施例）を適用したＵＭＯＳ構造をもつ絶縁ゲート型ト
ランジスタの概要構成を模式的に示す断面図であり、ま
た、図２は同上第１実施例構成の要部を破断して模式的
に示す平面図である。
【００２２】すなわち、これらの図１，図２に示す第１
実施例装置の構成において、このＵＭＯＳ構造の絶縁ゲ
ート型トランジスタは、上記の従来例構成の場合と同様
に、n+型ドレイン層１と、当該n+型ドレイン層１の主面
上に形成された第１の半導体層としてのn-型ドレイン層
２と、当該n-型ドレイン層２の表面上に p型の不純物を
拡散して形成された第２の半導体層としての p型ベース
層３とを有しており、かつ前記 p型ベース層３の表面上
からは、所定のパターン，こゝでは、各ユニットセルを
形成させるべくストライプ状のパターンに従い、選択的
に該当面のシリコンをエッチングして、n-型ドレイン層
２に達する複数条の各トレンチ４をそれぞれに掘り込む
と共に、前記 p型ベース層３の各トレンチ４に接する表
面部にあって、第１の半導体領域としてのn+型ソース層
５をそれぞれ選択的に拡散形成させてある。
【００２３】また、前記各トレンチ４の底部４ａの中間
部には、第２の半導体領域としてのp型ベース領域１２
を拡散形成させた上で、当該各トレンチ４の左，右内側
壁面に接して底部４ａの位置まで、それぞれにゲート絶
縁膜６を介してゲート電極１４を形成させることによ
り、トレンチ４の各側壁面側での p型ベース層３のトレ
ンチ面がそれぞれにチャネル領域８となる。
【００２４】そして、各ユニットセル間に共通するよう
にして、前記トレンチ４における各ゲート電極１４での
表面の層間絶縁膜１０間の内部を含んで、前記 p型ベー
ス層３の表面とn+型ソース層５の表面とを短絡するよう
にソース電極１３，１３ａを形成させてあり、これによ
って、これらの p型ベース層３，n+型ソース層５，およ
び p型ベース領域１２の相互が短絡される。こゝで、ソ
ース電極１３は、 p型ベース層３とn+型ソース層５との
表面間の電極部分を、ソース電極１３ａは、トレンチ４
内に対応して p型ベース領域１２の表面に接する電極部
分をそれぞれに示している。
【００２５】さらに、前記n+型ドレイン層１の裏面に
は、ドレイン電極１１を設けてあり、かつ各ゲート電極
１４については、図２によって明らかなように、それぞ
れの端面が並列に共通電極１５によって短絡されると共
に、当該共通電極１５に接続されるゲートパッド１６を
介して外部へ配線される。
【００２６】続いて、上記第１実施例装置の動作につい
て述べる。
【００２７】上記構成において、ドレイン電極１１とソ
ース電極１３間に所定のドレイン電圧ＶDSを印加し、か
つゲート電極１４とソース電極１３間にゲート電圧ＶGS
を印加すると、チャネル領域８が n型に反転してチャネ
ルを形成し、このチャネルを通してドレイン電極１１と
ソース電極１３との間にドレイン電流ＩD が流れ、この
ドレイン電流ＩD はゲート電圧ＶGSによって制御され
る。
【００２８】こゝで、この第１実施例による装置構成で
のＵＭＯＳにおける逆電圧について考えてみる。まず、
前記ドレイン電圧ＶDSを印加した場合の空乏層（電界強
度分布）の状態を図３に示す。
【００２９】この第１実施例による構成の場合、ドレイ
ン電極１１とソース電極１３間にドレイン電圧ＶDSが印
加されると、空乏層は、 p型ベース層３と、トレンチ４
の底部での p型ベース領域１２との双方から延び始める
ために、従来例での図１１に示したトレンチ４のコーナ
ー部４ｂにおける電界集中が、当該 p型ベース領域１２
からの空乏層の延びによって緩和されることになる。
【００３０】従って、この第１実施例構成でのＵＭＯＳ
における逆電圧は、本来の p型ベース層３（ p型ベース
領域１２）とn-型ドレイン層２で決定される電圧に近付
くことになり、これによって従来例構造ほどは耐圧低下
を生ずることがない。
【００３１】続いて、この第１実施例構成での等価回路
を図４に示す。
【００３２】この第１実施例構成においては、従来例の
構成に対して、トレンチ４の底部４ａでの p型ベース領
域１２によって形成されるダイオードが並列に加えられ
ており、かつ図１からも明らかなように、 p型ベース層
３よりも、当該 p型ベース領域１２の方が場合、n+型ド
レイン層１に近くなっている。
【００３３】そして、この場合，一般的には、降伏現象
が p型ベース領域１２で発生する筈であるが、このとき
の降伏電流Ｊc は、当該 p型ベース領域１２からソース
電極１３へ直接，流れるために、寄生トランジスタのベ
ース電流とはなり得ず、従って、こゝでは、寄生トラン
ジスタのオンによる素子破壊を防止できる。
【００３４】また、この第１実施例構成でのダイオード
のリカバリーについて考えると、このリカバリー電流
は、前記図４に示す寄生トランジスタ（ＴＲ）と、トレ
ンチ４の底部４ａでの p型ベース領域１２によるダイオ
ード（ＤＩ）とに分割されることになり、これを従来例
構成の場合に比較するとき、当該寄生トランジスタ（Ｔ
Ｒ）に流れるリカバリー電流が少なくなるために、こゝ
でも、寄生トランジスタ（ＴＲ）のオンによる素子破壊
を防止できる。
【００３５】さらに、この第１実施例構成において、図
１でのトレンチ４の底部４ａと p型ベース領域１２との
関係寸法ｌと、トレンチ４の深さｈとの関係について述
べると、次の通りである。
【００３６】まず、前記深さｈについては、こゝでのＵ
ＭＯＳの装置構成上，可能な限り小さい方が、耐圧を高
くでき、かつオン抵抗が小さくなる。但し、少なくとも
ゲート電極１４の縦方向の幅以内でなければならない。
なお、この場合，オン抵抗とは、このＵＭＯＳに電圧が
印加されてオンし、ドレイン電極１１からソース電極１
３にドレイン電流が流れ始めるときの両電極間の抵抗で
ある。
【００３７】また、前記寸法ｌについては、可能な限り
小さい方が、耐圧を高くし得るが、逆にオン抵抗が増加
する。したがって、寸法ｌは耐圧とオン抵抗の関係を考
慮して決定する必要がある。
【００３８】次に、図５はこの発明の第２実施例による
ＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【００３９】この第２実施例装置は、前記第１実施例装
置の構成において、トレンチ４の底部４ａに形成される
p型ベース領域１２に代え、ショットキーダイオード１
７を形成させたものであり、他の各部の構成は全く同一
である。
【００４０】この第２実施例構成でのＵＭＯＳにおける
逆電圧は、この場合にあっても、空乏層が、ショットキ
ーダイオード１７からも延びるために、従来例でのトレ
ンチ４のコーナー部４ｂにおける電界集中が起り難くな
る。但し、当該ショットキーダイオード１７によって逆
電圧が決定されることになるので、前記第１実施例構成
の場合に比較して耐圧が低くなる。また、この場合に
も、降伏現象が当該ショットキーダイオード１７におい
て起るので、降伏電流Ｊc による素子破壊を防止でき
る。さらに、ダイオードのリカバリー電流は、このショ
ットキーダイオード１７の場合、通常のpn接合ダイオー
ドに比較して格段に少なく、このために、当該リカバリ
ー電流による素子破壊は、第１実施例の場合よりも一
層，起り難くなる。
【００４１】次に、図６はこの発明の第３実施例による
ＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【００４２】前記第１実施例装置の場合、 p型ベース層
３の表面部に選択的にn+型ソース層５が形成され、かつ
これらの p型ベース層３，およびn+型ソース層５の各表
面部をソース電極１３に短絡させているが、この第３実
施例装置では、これに代えてp型ベース層１８の表面部
にn+型ソース層１９を形成させると共に、当該 p型ベー
ス層１８については、n+型ソース層１９を介してソース
電極１３に短絡させるようにしたものであり、他の各部
の構成は全く同一である。
【００４３】こゝで、一般的には、このような構造にし
た方が、単一面積でのチャネル領域８の割合が増えるの
で、オン時の抵抗を低減し得るのであるが、一方，この
ような構造の場合は、寄生トランジスタが簡単にオンし
て了うことから、前記図１０の従来例構造では、 p型ベ
ース層３をソース電極１３に短絡させる必要がある。
【００４４】しかし、図６の第３実施例構造のように、
トレンチ４の底部４ａに p型ベース領域１２を形成させ
た構造では、先に述べた如く、寄生トランジスタによる
素子破壊が極めて起り難いために、n+型ソース層１９を
介して p型ベース層１８をソース電極１３に短絡させる
ことができる。なお、この第３実施例装置においては、
第２実施例装置の場合と同様に、トレンチ４の底部４ａ
に形成される p型ベース領域１２に代えて、ショットキ
ーダイオード１７を形成させてもよく、同様な作用，効
果が得られるものである。
【００４５】次に、図７はこの発明の第４実施例による
ＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【００４６】この第４実施例装置は、前記図１０の従来
例装置の構成において、前記図１の第１実施例による構
成，つまり、トレンチ４の底部４ａに p型ベース領域２
３を形成させたものであり、他の各部の構成は全く同一
である。こゝで、図７中，２０は前記ゲート電極７に対
応するゲート電極、２１は前記層間絶縁膜１０に対応す
る層間絶縁膜、２２は前記ソース電極９に対応するソー
ス電極である。
【００４７】そして、この第４実施例の構成でも、第１
実施例構成の場合と同様に、トレンチ４のコーナー部４
ｂでの電界集中を効果的に緩和できて、逆電圧の低下を
少なくし得るのであるが、この場合には、寄生トランジ
スタによる素子破壊を防止する点において難がある。こ
ゝでは、この発明の第６の発明を構成する。
【００４８】次に、図８はこの発明の第５実施例による
ＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【００４９】この第５実施例装置は、前記図１０の従来
例の構成の一部に、前記図１の第１実施例でのトレンチ
４の底部４ａに p型ベース領域１２を形成させた構成を
取り入れたものであり、他の各部の構成は全く同一であ
る。こゝで、図８中，２４は前記ソース電極９に対応す
るソース電極である。
【００５０】そして、この第５実施例の構成では、耐圧
の点に難があるが、第１実施例構成の場合と同様に、寄
生トランジスタによる素子破壊の防止が可能である。ま
た、この場合、底部４ａに p型ベース領域１２を形成し
たトレンチ４については、必ずしもゲート電極１４を形
成しなくともよい。なお、この第５実施例装置において
も、第２実施例装置の場合と同様に、トレンチ４の底部
４ａに形成される p型ベース領域１２に代えて、ショッ
トキーダイオード１７を形成させてもよいことは勿論で
あり、こゝでは、この発明の第７の発明を構成する。
【００５１】次に、図９はこの発明の第６実施例による
ＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【００５２】この第６実施例装置は、前記図１０の従来
例の構成の一部に、前記図１の第１実施例でのトレンチ
４の底部４ａに p型ベース領域１２を形成させた構成，
および前記図６の第３実施例の構成をそれぞれに取り入
れたものであり、他の各部の構成は全く同一である。
【００５３】そして、この第６実施例の構成では、前記
第５実施例構成の場合と同様に、耐圧の点に難がある
が、寄生トランジスタによる素子破壊の防止が可能であ
る。なお、この第６実施例装置においても、第２実施例
装置の場合と同様に、トレンチ４の底部４ａに形成され
る p型ベース領域１２に代えて、ショットキーダイオー
ド１７を形成させてもよいことは勿論である。
【００５４】こゝで、前記各実施例においては、この発
明をトレンチ構造をもつＭＯＳＦＥＴに適用する場合に
ついて述べたが、他のＭＯＳゲートのトランジスタ（Ｉ
ＧＢＴ，ＭＣＴなど）にも同様に適用できるものであ
り、また、各実施例では、 nチャネルのものについて述
べたが、 pチャネルのものにも同様に適用できて、それ
ぞれに同等の作用，効果を奏し得るのである。
【００５５】
【発明の効果】以上、各実施例によって詳述したよう
に、この発明によれば、第１導電型の第１半導体層、こ
の第１半導体層の表面上に形成させた第２導電型の第２
半導体層およびこの第２半導体層の表面に選択的または
覆うように第１導電型の第３半導体層を順次形成したも
のに、第３半導体層の表面から第１半導体層内に達する
までトレンチを選択的に掘り込み、かつこのトレンチの
側面に絶縁層を介してゲート電極を形成し、さらにトレ
ンチ内の底部に第２導電型の第４半導体領域を選択的に
形成させるか、あるいはショットキーダイオードを形成
させ、また、ソース電極によりこれらの第４半導体層あ
るいはショットキーダイオード、第２半導体層および第
３半導体層の相互間を短絡して構成させたので、トレン
チコーナーでの電界集中が起こりにくく、また寄生トラ
ンジスタのベース電流が第４半導体層あるいはショット
キーダイオードを通って流れることになり、この結果，
降伏電圧に対する素子の耐圧の低下，ならびに寄生トラ
ンジスタのオンによる素子の破壊などをそれぞれ良好か
つ効果的に防止し得るという優れた特長がある。
【図面の簡単な説明】
【図１】この発明の第１の発明を適用した第１実施例に
よるＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概
要構成を模式的に示す断面図である。
【図２】同上第１実施例構成の要部を破断して模式的に
示す平面図である。
【図３】同上第１実施例装置にドレイン電圧を印加した
ときの空乏層（電界強度分布）の状態を模式的に示す断
面説明図である。
【図４】同上第１実施例装置の等価回路図である。
【図５】この発明の第２の発明を適用した第２実施例に
よるＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの概
要構成を模式的に示す断面図である。
【図６】この発明の第３（第４）の発明を適用した第３
実施例によるＵＭＯＳ構造をもつ絶縁ゲート型トランジ
スタの概要構成を模式的に示す断面図である。
【図７】この発明のの第５の発明を適用した第４実施例
によるＵＭＯＳ構造をもつ絶縁ゲート型トランジスタの
概要構成を模式的に示す断面図である。
【図８】この発明のの第６（第７）の発明を適用した第
５実施例によるＵＭＯＳ構造をもつ絶縁ゲート型トラン
ジスタの概要構成を模式的に示す断面図である。
【図９】この発明のの第８（第９）の発明を適用した第
６実施例によるＵＭＯＳ構造をもつ絶縁ゲート型トラン
ジスタの概要構成を模式的に示す断面図である。
【図１０】従来例によるＵＭＯＳ構造をもつ絶縁ゲート
型トランジスタの概要構成を模式的に示す断面図であ
る。
【図１１】同上従来例装置にドレイン電圧を印加したと
きの空乏層（電界強度分布）の状態を模式的に示す断面
説明図である。
【図１２】同上従来例装置の等価回路図である。
【符号の説明】
１ n+型ドレイン層 ２ n-型ドレイン層（第１の半導体層） ３，１８ p型ベース層（第２の半導体層） ４ トレンチ（トレンチ凹部） ４ａ 底部 ４ｂ コーナー部 ５ n+型ソース層（第１の半導体領域） ６ ゲート絶縁膜 ７，１４，２０ ゲート電極 ８ チャネル領域 ９，１３，１３ａ，２２，２４ ソース電極 １０，２１ 層間絶縁膜 １１ ドレイン電極 １２，２３ p型ベース領域（第２の半導体領域） １５ 共通電極 １６ ゲートパッド １７ ショットキーダイオード １９ n+型ソース領域（第３の半導体領域）

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１と第２の主面を有する第１導電型の
    第１半導体層と、この第１半 導体層の第１の主面に配設された第２導電型
    の第２半導体層と、この 第２半導体層の表面領域に選択的に配設された第１
    導電型の第３半導体層と、 この第３半導体層表面から上記第２半導体層を越えて上
    記 第１半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第１半導体層、第２
    半導体層および第３半導体層に接して配設された絶縁層
    と、 この絶縁層内に上記トレンチの側面それぞれの上記第１
    半導体層、第２半導体層および第３半導体層に対向する
    ように配設された ゲート電極と、上記トレンチの底面に露出するように上記第１半導体層
    に配設された第２導電型の第４半導体層と、 この第４半導体層、上記第２半導体層および第３半導体
    層を電気的に接続する第１の主 電極と、上記第１ 半導体層の第２の主面上に配設された第２の主
    電極とを備えた絶縁ゲート型トランジスタ。
  2. 【請求項２】 第１と第２の主面を有する第１導電型の
    第１半導体層と、この第１半 導体層の第１の主面に配設された第２導電型
    の第２半導体層と、この 第２半導体層の表面領域に選択的に配設された第１
    導電型の第３半導体層と、 この第３半導体層表面から上記第２半導体層を越えて上
    記 第１半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第１半導体層、第２
    半導体層および第３半導体層に接して配設された絶縁層
    と、 この絶縁層内に上記トレンチの側面それぞれの上記第１
    半導体層、第２半導体層および第３半導体層に対向する
    ように配設された ゲート電極と、上記トレンチの底面に配設された ショットキーダイオー
    ドと、このショットキーダイオード、上記第２半導体層および
    第３半導体層を電気的 に接続する第１の主 電極と、上記第１ 半導体層の第２の主面上に配設された第２の主
    電極とを備えた絶縁ゲート型トランジスタ。
  3. 【請求項３】 第１と第２の主面を有する第１導電型の
    第１半導体層と、この第１半 導体層の第１の主面に配設された第２導電型
    の第２半導体層と、この 第２半導体層の表面を覆うように配設された第１導
    電型の第３半導体層と、 この第３半導体層表面から上記第２半導体層を越えて上
    記 第１半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第１半導体層、第２
    半導体層および第３半導体層に接して配設された絶縁層
    と、 この絶縁層内に上記トレンチの側面それぞれの上記第１
    半導体層、第２半導体層および第３半導体層に対向する
    ように配設された ゲート電極と、上記トレンチの底面に露出するように上記第１半導体層
    に配設された第２導電型の第４半導体層と、 この第４半導体層、上記第２半導体層および第３半導体
    層を電気的に接続する第１の主 電極と、上記第１ 半導体層の第２の主面上に配設された第２の主
    電極とを備えた絶縁ゲート型トランジスタ。
  4. 【請求項４】 第１と第２の主面を有する第１導電型の
    第１半導体層と、この第１半 導体層の第１の主面に配設された第２導電型
    の第２半導体層と、この 第２半導体層の表面を覆うように配設された第１導
    電型の第３半導体層と、 この第３半導体層表面から上記第２半導体層を越えて上
    記 第１半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第１半導体層、第２
    半導体層および第３半導体層に接して配設された絶縁層
    と、 この絶縁層内に上記トレンチの側面それぞれの上記第１
    半導体層、第２半導体層および第３半導体層に対向する
    ように配設された ゲート電極と、上記トレンチの底面に配設された ショットキーダイオー
    ドと、このショットキーダイオード、上記第２半導体層および
    第３半導体層を電気的に接続する第１の主 電極と、上記第１ 半導体層の第２の主面上に配設された第２の主
    電極とを備えた絶縁ゲート型トランジスタ。
  5. 【請求項５】 第１と第２の主面を有する第１導電型の
    第１半導体層と、この第１半 導体層の第１の主面に配設された第２導電型
    の第２半導体層と、この 第２半導体層の表面領域に選択的に配設された第１
    導電型の複数の第３半導体層と、 この第３半導体層表面から上記第２半導体層を越えて上
    記 第１半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第１半導体層、第２
    半導体層および第３半導体層に接して配設された絶縁層
    と、 この絶縁層内に上記トレンチの側面それぞれの上記第１
    半導体層、第２半導体層および第３半導体層に対向する
    ように配設された ゲート電極と、上記トレンチのいずれかの底面に露出するように上記第
    １半導体層に配設された第２導電型の第４半導体層と、 この第４半導体層、上記第２半導体層および第３半導体
    層を電気的に接続する第１の主 電極と、上記第１ 半導体層の第２の主面上に配設された第２の主
    電極とを備えた絶縁ゲート型トランジスタ。
  6. 【請求項６】 第１と第２の主面を有する第１導電型の
    第１半導体層と、この第１半 導体層の第１の主面に配設された第２導電型
    の第２半導体層と、この 第２半導体層の表面領域に選択的に配設された第１
    導電型の複数の第３半導体層と、 この第３半導体層表面から上記第２半導体層を越えて上
    記 第１半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第１半導体層、第２
    半導体層および第３半導体層に接して配設された絶縁層
    と、 この絶縁層内に上記トレンチの側面それぞれの上記第１
    半導体層、第２半導体層および第３半導体層に対向する
    ように配設された ゲート電極と、上記トレンチのいずれかの底面に配設された ショットキ
    ーダイオードと、このショットキーダイオード、上記第２半導体層および
    第３半導体層を電気的に接続する第１の主 電極と、上記第１ 半導体層の第２の主面上に配設された第２の主
    電極とを備えた絶縁ゲート型トランジスタ。
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