JP2682272B2 - 絶縁ゲート型トランジスタ - Google Patents
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Description
【0001】
【産業上の利用分野】この発明は、絶縁ゲート型トラン
ジスタに関し、さらに詳しくは、トレンチ絶縁効果型ト
ランジスタにおける特性向上のための改良構造に係るも
のである。
ジスタに関し、さらに詳しくは、トレンチ絶縁効果型ト
ランジスタにおける特性向上のための改良構造に係るも
のである。
【0002】
【従来の技術】一般に、絶縁ゲート型トランジスタのう
ち,シリコン層の表面に形成された凹部(いわゆる,ト
レンチ凹部)の内側壁面に対して、ゲート電極を設けた
構成のものを、通常,UMOSと称しており、このUM
OSは、多数のユニットセルが並列された構造を有して
いる。
ち,シリコン層の表面に形成された凹部(いわゆる,ト
レンチ凹部)の内側壁面に対して、ゲート電極を設けた
構成のものを、通常,UMOSと称しており、このUM
OSは、多数のユニットセルが並列された構造を有して
いる。
【0003】図10には、従来の一例によるこの種のU
MOS構造をもつ絶縁ゲート型トランジスタの概要構成
を模式的に示してある。この従来例は、3個のユニット
セルを並列配置させた場合である。
MOS構造をもつ絶縁ゲート型トランジスタの概要構成
を模式的に示してある。この従来例は、3個のユニット
セルを並列配置させた場合である。
【0004】すなわち、図10に示す装置構成におい
て、従来例によるUMOS構造の絶縁ゲート型トランジ
スタは、第1の半導体層としてのn+型ドレイン層1と、
当該n+型ドレイン層1の主面上に形成された第2の半導
体層としてのn-型ドレイン層2と、第2の半導体層とし
てのn-型ドレイン層2の表面上に p型の不純物を拡散し
て形成された p型ベース層3とを有しており、かつ当該
p型ベース層3の表面上からは、所定のパターンに従い
選択的にシリコンをエッチングして、n-型ドレイン層2
に達するトレンチ凹部(以下,トレンチと呼ぶ)4を掘
り込んである。
て、従来例によるUMOS構造の絶縁ゲート型トランジ
スタは、第1の半導体層としてのn+型ドレイン層1と、
当該n+型ドレイン層1の主面上に形成された第2の半導
体層としてのn-型ドレイン層2と、第2の半導体層とし
てのn-型ドレイン層2の表面上に p型の不純物を拡散し
て形成された p型ベース層3とを有しており、かつ当該
p型ベース層3の表面上からは、所定のパターンに従い
選択的にシリコンをエッチングして、n-型ドレイン層2
に達するトレンチ凹部(以下,トレンチと呼ぶ)4を掘
り込んである。
【0005】そして、前記 p型ベース層3のトレンチ4
に接する表面部には、n+型ソース層5を選択的に形成さ
せると共に、当該トレンチ4の内側壁面間にあって、底
部4aの位置までゲート絶縁膜6を介してゲート電極7
を設けることにより、トレンチ4の各側壁面側での p型
ベース層3のトレンチ面がチャネル領域8となる。
に接する表面部には、n+型ソース層5を選択的に形成さ
せると共に、当該トレンチ4の内側壁面間にあって、底
部4aの位置までゲート絶縁膜6を介してゲート電極7
を設けることにより、トレンチ4の各側壁面側での p型
ベース層3のトレンチ面がチャネル領域8となる。
【0006】また、各ユニットセル間に共通して、前記
p型ベース層3の表面とn+型ソース層5の表面とを短絡
するようにソース電極9を形成させ、かつ当該ソース電
極9と前記ゲート電極7間を層間絶縁膜10によって絶
縁させてあり、さらに、前記n+型ドレイン層1の裏面に
ドレイン電極11を設けてある。なお、こゝでは図示省
略したが、このUMOS構造の場合、通常,前記トレン
チ4がストライプ状に形成されており、これらの各トレ
ンチ4内でのゲート電極7の相互は、ストライプの端部
で短絡されている。
p型ベース層3の表面とn+型ソース層5の表面とを短絡
するようにソース電極9を形成させ、かつ当該ソース電
極9と前記ゲート電極7間を層間絶縁膜10によって絶
縁させてあり、さらに、前記n+型ドレイン層1の裏面に
ドレイン電極11を設けてある。なお、こゝでは図示省
略したが、このUMOS構造の場合、通常,前記トレン
チ4がストライプ状に形成されており、これらの各トレ
ンチ4内でのゲート電極7の相互は、ストライプの端部
で短絡されている。
【0007】続いて、上記従来例装置の動作について述
べる。
べる。
【0008】上記構成において、ドレイン電極11とソ
ース電極9間に所定のドレイン電圧VDSを印加し、かつ
ゲート電極7とソース電極9間にゲート電圧VGSを印加
すると、チャネル領域8が n型に反転してチャネルを形
成し、このチャネルを通してドレイン電極11とソース
電極9との間にドレイン電流ID が流れ、このドレイン
電流ID はゲート電圧VGSによって制御される。
ース電極9間に所定のドレイン電圧VDSを印加し、かつ
ゲート電極7とソース電極9間にゲート電圧VGSを印加
すると、チャネル領域8が n型に反転してチャネルを形
成し、このチャネルを通してドレイン電極11とソース
電極9との間にドレイン電流ID が流れ、このドレイン
電流ID はゲート電圧VGSによって制御される。
【0009】また、このUMOSに印加できるドレイン
電圧VDS(逆電圧)は、 p型ベース層3とn-型ドレイン
層2の降伏電圧によって制限される。そして、一般に逆
電圧は、n-型ドレイン層2の不純物濃度,厚さと、 p型
ベース層3の形状とによって決定される。
電圧VDS(逆電圧)は、 p型ベース層3とn-型ドレイン
層2の降伏電圧によって制限される。そして、一般に逆
電圧は、n-型ドレイン層2の不純物濃度,厚さと、 p型
ベース層3の形状とによって決定される。
【0010】次に、図11には、このUMOSにドレイ
ン電圧VDSを印加したときの空乏層の延びを示してあ
る。
ン電圧VDSを印加したときの空乏層の延びを示してあ
る。
【0011】前記したように、ドレイン電極11とソー
ス電極9間にドレイン電圧VDSを印加すると、 p型ベー
ス層3から空乏層が延び始め、やがて、各 p型ベース層
3から延びる空乏層がつながる。このとき,空乏層は、
トレンチ4のコーナー部4bにおいて不連続になり易
く、当該コーナー部4bに電界集中を生ずる。そして、
一般にpn接合における降伏電圧は、当該pn接合表面の電
界強度によって決まるため、このように電界集中を生ず
ることにより、pn接合の降伏電圧が低下する。
ス電極9間にドレイン電圧VDSを印加すると、 p型ベー
ス層3から空乏層が延び始め、やがて、各 p型ベース層
3から延びる空乏層がつながる。このとき,空乏層は、
トレンチ4のコーナー部4bにおいて不連続になり易
く、当該コーナー部4bに電界集中を生ずる。そして、
一般にpn接合における降伏電圧は、当該pn接合表面の電
界強度によって決まるため、このように電界集中を生ず
ることにより、pn接合の降伏電圧が低下する。
【0012】一方、前記図10に示す構成では、n+型ソ
ース層5, p型ベース層3,およびn-型ドレイン層2に
よって形成される寄生トランジスタが存在する。こゝ
で、一般にUMOSの等価回路は、図12(a) のように
表わされるが、実質的には、図12(b) のようになる。
同図において、Ra は p型ベース層3の縦方向の抵抗で
ある。そして、UMOSが降伏した場合、そのときの降
伏電流Jc は、寄生トランジスタのベース電流となり、
この降伏電流Jc が、当該寄生トランジスタをオンさせ
るベース電流以上になると、この寄生トランジスタを制
御できなくなるために、素子破壊をきたすことになる。
ース層5, p型ベース層3,およびn-型ドレイン層2に
よって形成される寄生トランジスタが存在する。こゝ
で、一般にUMOSの等価回路は、図12(a) のように
表わされるが、実質的には、図12(b) のようになる。
同図において、Ra は p型ベース層3の縦方向の抵抗で
ある。そして、UMOSが降伏した場合、そのときの降
伏電流Jc は、寄生トランジスタのベース電流となり、
この降伏電流Jc が、当該寄生トランジスタをオンさせ
るベース電流以上になると、この寄生トランジスタを制
御できなくなるために、素子破壊をきたすことになる。
【0013】さらに、 p型ベース層3,およびn-型ドレ
イン層2によって形成されるダイオードが順方向に通電
されていて、急激に逆方向電圧を加える(モータ制御な
どにおいてよく発生する)と、当該ダイオードにリカバ
リー電流が流れ、これが寄生トランジスタのベース電流
となって、同様に素子破壊をきたすことになる。
イン層2によって形成されるダイオードが順方向に通電
されていて、急激に逆方向電圧を加える(モータ制御な
どにおいてよく発生する)と、当該ダイオードにリカバ
リー電流が流れ、これが寄生トランジスタのベース電流
となって、同様に素子破壊をきたすことになる。
【0014】
【発明が解決しようとする課題】上記のように、従来の
トレンチ構造によるUMOSでは、トレンチのコーナー
部に電界集中が発生するために、このようなトレンチ構
造をもたないパワーMOSに比較するとき、低い電圧で
p型ベース層3,およびn-型ドレイン層2が降伏する。
また、寄生トランジスタが存在するために、寄生トラン
ジスタのベース電流を制御できずに、素子破壊を生ずる
という問題点があった。
トレンチ構造によるUMOSでは、トレンチのコーナー
部に電界集中が発生するために、このようなトレンチ構
造をもたないパワーMOSに比較するとき、低い電圧で
p型ベース層3,およびn-型ドレイン層2が降伏する。
また、寄生トランジスタが存在するために、寄生トラン
ジスタのベース電流を制御できずに、素子破壊を生ずる
という問題点があった。
【0015】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところ
は、UMOSにおいて、トレンチ構造の改良により、降
伏電圧に対する耐圧の低下を防止すると共に、寄生トラ
ンジスタによる素子破壊を生じ難くした,この種の絶縁
ゲート型トランジスタを提供することである。
消するためになされたもので、その目的とするところ
は、UMOSにおいて、トレンチ構造の改良により、降
伏電圧に対する耐圧の低下を防止すると共に、寄生トラ
ンジスタによる素子破壊を生じ難くした,この種の絶縁
ゲート型トランジスタを提供することである。
【0016】
【課題を解決するための手段】前記目的を達成するため
に、次のように構成したものである。
に、次のように構成したものである。
【0017】この発明の第1の発明に係る絶縁ゲート型
トランジスタは、第1と第2の主面を有する第1導電型
の第1半導体層(2)と、この第1半導体層の第1の主
面に配設された第2導電型の第2半導体層(3)と、こ
の第2半導体層の表面領域に選択的に配設された第1導
電型の第3半導体層(5)と、この第3半導体層表面か
ら上記第2半導体層を越えて上記第1半導体層に達する
ように配設されたトレンチ(4)と、このトレンチの側
面それぞれに上記第1半導体層、第2半導体層および第
3半導体層に接して配設された絶縁層(6、10)と、
この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設されたゲート電極(14)と、上記トレンチ
の底面に露出するように上記第1半導体層に配設された
第2導電型の第4半導体層(12)と、この第4半導体
層、上記第2半導体層および第3半導体層を電気的に接
続する第1の主電極(13,13a)と、上記第1半導
体層の第2の主面上に配設された第2の主電極(11)
とを、備えたものである。
トランジスタは、第1と第2の主面を有する第1導電型
の第1半導体層(2)と、この第1半導体層の第1の主
面に配設された第2導電型の第2半導体層(3)と、こ
の第2半導体層の表面領域に選択的に配設された第1導
電型の第3半導体層(5)と、この第3半導体層表面か
ら上記第2半導体層を越えて上記第1半導体層に達する
ように配設されたトレンチ(4)と、このトレンチの側
面それぞれに上記第1半導体層、第2半導体層および第
3半導体層に接して配設された絶縁層(6、10)と、
この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設されたゲート電極(14)と、上記トレンチ
の底面に露出するように上記第1半導体層に配設された
第2導電型の第4半導体層(12)と、この第4半導体
層、上記第2半導体層および第3半導体層を電気的に接
続する第1の主電極(13,13a)と、上記第1半導
体層の第2の主面上に配設された第2の主電極(11)
とを、備えたものである。
【0018】第2の発明に係る絶縁ゲート型トランジス
タは、第1の発明の第4半導体層に代えてショットキー
ダイオード(17)を配設したものである。 また、第3
の発明に係る絶縁ゲート型トランジスタは、第1の発明
の第3半導体層を第2半導体層の表面を覆うように配設
したものである。 また、第4の発明に係る絶縁ゲート型
トランジスタは、第3半導体層を第2半導体層の表面を
覆うように配設するとともに、第4半導体層に代えてシ
ョットキーダイオードを配設したしたものである。 ま
た、第5の発明に係る絶縁ゲート型トランジスタは、第
1の発明の第3半導体層を複数配設し、そのいずれかの
トレンチ底面に第4半導体層を配設たものである。 ま
た、第6の発明に係る絶縁ゲート型トランジスタは、第
3半導体層を複数配設し、そのいずれかのトレンチ底面
にショットキーダイオードを配設たものである。
タは、第1の発明の第4半導体層に代えてショットキー
ダイオード(17)を配設したものである。 また、第3
の発明に係る絶縁ゲート型トランジスタは、第1の発明
の第3半導体層を第2半導体層の表面を覆うように配設
したものである。 また、第4の発明に係る絶縁ゲート型
トランジスタは、第3半導体層を第2半導体層の表面を
覆うように配設するとともに、第4半導体層に代えてシ
ョットキーダイオードを配設したしたものである。 ま
た、第5の発明に係る絶縁ゲート型トランジスタは、第
1の発明の第3半導体層を複数配設し、そのいずれかの
トレンチ底面に第4半導体層を配設たものである。 ま
た、第6の発明に係る絶縁ゲート型トランジスタは、第
3半導体層を複数配設し、そのいずれかのトレンチ底面
にショットキーダイオードを配設たものである。
【0019】
【作用】この発明の各発明における絶縁ゲート型トラン
ジスタでは、コレクタ電流が、ドレイン電極(第2の主
電極11)からトレンチの底部に形成された第2導電型
の第4半導体領域,またはショットキーダイオードを通
り、当該トレンチ内のソース電極(第1の主電極13
a)を経て表面部のソース電極(第1の主電極13)に
流れ、また一方で、ドレイン電極から第1導電型の第1
半導体層を通り、かつ第2導電型の第2半導体層を経て
表面部のソース電極に流れる。
ジスタでは、コレクタ電流が、ドレイン電極(第2の主
電極11)からトレンチの底部に形成された第2導電型
の第4半導体領域,またはショットキーダイオードを通
り、当該トレンチ内のソース電極(第1の主電極13
a)を経て表面部のソース電極(第1の主電極13)に
流れ、また一方で、ドレイン電極から第1導電型の第1
半導体層を通り、かつ第2導電型の第2半導体層を経て
表面部のソース電極に流れる。
【0020】
【実施例】以下,この発明に係る絶縁ゲート型トランジ
スタの各別の実施例につき、図1ないし図9を参照して
詳細に説明する。なお、これらの図1ないし図9に示す
各別の実施例構成において、上記図10ないし図12に
示す従来例構成と同一符号は、同一または相当部分を表
わしている。
スタの各別の実施例につき、図1ないし図9を参照して
詳細に説明する。なお、これらの図1ないし図9に示す
各別の実施例構成において、上記図10ないし図12に
示す従来例構成と同一符号は、同一または相当部分を表
わしている。
【0021】まず、図1はこの発明の一実施例(第1の
実施例)を適用したUMOS構造をもつ絶縁ゲート型ト
ランジスタの概要構成を模式的に示す断面図であり、ま
た、図2は同上第1実施例構成の要部を破断して模式的
に示す平面図である。
実施例)を適用したUMOS構造をもつ絶縁ゲート型ト
ランジスタの概要構成を模式的に示す断面図であり、ま
た、図2は同上第1実施例構成の要部を破断して模式的
に示す平面図である。
【0022】すなわち、これらの図1,図2に示す第1
実施例装置の構成において、このUMOS構造の絶縁ゲ
ート型トランジスタは、上記の従来例構成の場合と同様
に、n+型ドレイン層1と、当該n+型ドレイン層1の主面
上に形成された第1の半導体層としてのn-型ドレイン層
2と、当該n-型ドレイン層2の表面上に p型の不純物を
拡散して形成された第2の半導体層としての p型ベース
層3とを有しており、かつ前記 p型ベース層3の表面上
からは、所定のパターン,こゝでは、各ユニットセルを
形成させるべくストライプ状のパターンに従い、選択的
に該当面のシリコンをエッチングして、n-型ドレイン層
2に達する複数条の各トレンチ4をそれぞれに掘り込む
と共に、前記 p型ベース層3の各トレンチ4に接する表
面部にあって、第1の半導体領域としてのn+型ソース層
5をそれぞれ選択的に拡散形成させてある。
実施例装置の構成において、このUMOS構造の絶縁ゲ
ート型トランジスタは、上記の従来例構成の場合と同様
に、n+型ドレイン層1と、当該n+型ドレイン層1の主面
上に形成された第1の半導体層としてのn-型ドレイン層
2と、当該n-型ドレイン層2の表面上に p型の不純物を
拡散して形成された第2の半導体層としての p型ベース
層3とを有しており、かつ前記 p型ベース層3の表面上
からは、所定のパターン,こゝでは、各ユニットセルを
形成させるべくストライプ状のパターンに従い、選択的
に該当面のシリコンをエッチングして、n-型ドレイン層
2に達する複数条の各トレンチ4をそれぞれに掘り込む
と共に、前記 p型ベース層3の各トレンチ4に接する表
面部にあって、第1の半導体領域としてのn+型ソース層
5をそれぞれ選択的に拡散形成させてある。
【0023】また、前記各トレンチ4の底部4aの中間
部には、第2の半導体領域としてのp型ベース領域12
を拡散形成させた上で、当該各トレンチ4の左,右内側
壁面に接して底部4aの位置まで、それぞれにゲート絶
縁膜6を介してゲート電極14を形成させることによ
り、トレンチ4の各側壁面側での p型ベース層3のトレ
ンチ面がそれぞれにチャネル領域8となる。
部には、第2の半導体領域としてのp型ベース領域12
を拡散形成させた上で、当該各トレンチ4の左,右内側
壁面に接して底部4aの位置まで、それぞれにゲート絶
縁膜6を介してゲート電極14を形成させることによ
り、トレンチ4の各側壁面側での p型ベース層3のトレ
ンチ面がそれぞれにチャネル領域8となる。
【0024】そして、各ユニットセル間に共通するよう
にして、前記トレンチ4における各ゲート電極14での
表面の層間絶縁膜10間の内部を含んで、前記 p型ベー
ス層3の表面とn+型ソース層5の表面とを短絡するよう
にソース電極13,13aを形成させてあり、これによ
って、これらの p型ベース層3,n+型ソース層5,およ
び p型ベース領域12の相互が短絡される。こゝで、ソ
ース電極13は、 p型ベース層3とn+型ソース層5との
表面間の電極部分を、ソース電極13aは、トレンチ4
内に対応して p型ベース領域12の表面に接する電極部
分をそれぞれに示している。
にして、前記トレンチ4における各ゲート電極14での
表面の層間絶縁膜10間の内部を含んで、前記 p型ベー
ス層3の表面とn+型ソース層5の表面とを短絡するよう
にソース電極13,13aを形成させてあり、これによ
って、これらの p型ベース層3,n+型ソース層5,およ
び p型ベース領域12の相互が短絡される。こゝで、ソ
ース電極13は、 p型ベース層3とn+型ソース層5との
表面間の電極部分を、ソース電極13aは、トレンチ4
内に対応して p型ベース領域12の表面に接する電極部
分をそれぞれに示している。
【0025】さらに、前記n+型ドレイン層1の裏面に
は、ドレイン電極11を設けてあり、かつ各ゲート電極
14については、図2によって明らかなように、それぞ
れの端面が並列に共通電極15によって短絡されると共
に、当該共通電極15に接続されるゲートパッド16を
介して外部へ配線される。
は、ドレイン電極11を設けてあり、かつ各ゲート電極
14については、図2によって明らかなように、それぞ
れの端面が並列に共通電極15によって短絡されると共
に、当該共通電極15に接続されるゲートパッド16を
介して外部へ配線される。
【0026】続いて、上記第1実施例装置の動作につい
て述べる。
て述べる。
【0027】上記構成において、ドレイン電極11とソ
ース電極13間に所定のドレイン電圧VDSを印加し、か
つゲート電極14とソース電極13間にゲート電圧VGS
を印加すると、チャネル領域8が n型に反転してチャネ
ルを形成し、このチャネルを通してドレイン電極11と
ソース電極13との間にドレイン電流ID が流れ、この
ドレイン電流ID はゲート電圧VGSによって制御され
る。
ース電極13間に所定のドレイン電圧VDSを印加し、か
つゲート電極14とソース電極13間にゲート電圧VGS
を印加すると、チャネル領域8が n型に反転してチャネ
ルを形成し、このチャネルを通してドレイン電極11と
ソース電極13との間にドレイン電流ID が流れ、この
ドレイン電流ID はゲート電圧VGSによって制御され
る。
【0028】こゝで、この第1実施例による装置構成で
のUMOSにおける逆電圧について考えてみる。まず、
前記ドレイン電圧VDSを印加した場合の空乏層(電界強
度分布)の状態を図3に示す。
のUMOSにおける逆電圧について考えてみる。まず、
前記ドレイン電圧VDSを印加した場合の空乏層(電界強
度分布)の状態を図3に示す。
【0029】この第1実施例による構成の場合、ドレイ
ン電極11とソース電極13間にドレイン電圧VDSが印
加されると、空乏層は、 p型ベース層3と、トレンチ4
の底部での p型ベース領域12との双方から延び始める
ために、従来例での図11に示したトレンチ4のコーナ
ー部4bにおける電界集中が、当該 p型ベース領域12
からの空乏層の延びによって緩和されることになる。
ン電極11とソース電極13間にドレイン電圧VDSが印
加されると、空乏層は、 p型ベース層3と、トレンチ4
の底部での p型ベース領域12との双方から延び始める
ために、従来例での図11に示したトレンチ4のコーナ
ー部4bにおける電界集中が、当該 p型ベース領域12
からの空乏層の延びによって緩和されることになる。
【0030】従って、この第1実施例構成でのUMOS
における逆電圧は、本来の p型ベース層3( p型ベース
領域12)とn-型ドレイン層2で決定される電圧に近付
くことになり、これによって従来例構造ほどは耐圧低下
を生ずることがない。
における逆電圧は、本来の p型ベース層3( p型ベース
領域12)とn-型ドレイン層2で決定される電圧に近付
くことになり、これによって従来例構造ほどは耐圧低下
を生ずることがない。
【0031】続いて、この第1実施例構成での等価回路
を図4に示す。
を図4に示す。
【0032】この第1実施例構成においては、従来例の
構成に対して、トレンチ4の底部4aでの p型ベース領
域12によって形成されるダイオードが並列に加えられ
ており、かつ図1からも明らかなように、 p型ベース層
3よりも、当該 p型ベース領域12の方が場合、n+型ド
レイン層1に近くなっている。
構成に対して、トレンチ4の底部4aでの p型ベース領
域12によって形成されるダイオードが並列に加えられ
ており、かつ図1からも明らかなように、 p型ベース層
3よりも、当該 p型ベース領域12の方が場合、n+型ド
レイン層1に近くなっている。
【0033】そして、この場合,一般的には、降伏現象
が p型ベース領域12で発生する筈であるが、このとき
の降伏電流Jc は、当該 p型ベース領域12からソース
電極13へ直接,流れるために、寄生トランジスタのベ
ース電流とはなり得ず、従って、こゝでは、寄生トラン
ジスタのオンによる素子破壊を防止できる。
が p型ベース領域12で発生する筈であるが、このとき
の降伏電流Jc は、当該 p型ベース領域12からソース
電極13へ直接,流れるために、寄生トランジスタのベ
ース電流とはなり得ず、従って、こゝでは、寄生トラン
ジスタのオンによる素子破壊を防止できる。
【0034】また、この第1実施例構成でのダイオード
のリカバリーについて考えると、このリカバリー電流
は、前記図4に示す寄生トランジスタ(TR)と、トレ
ンチ4の底部4aでの p型ベース領域12によるダイオ
ード(DI)とに分割されることになり、これを従来例
構成の場合に比較するとき、当該寄生トランジスタ(T
R)に流れるリカバリー電流が少なくなるために、こゝ
でも、寄生トランジスタ(TR)のオンによる素子破壊
を防止できる。
のリカバリーについて考えると、このリカバリー電流
は、前記図4に示す寄生トランジスタ(TR)と、トレ
ンチ4の底部4aでの p型ベース領域12によるダイオ
ード(DI)とに分割されることになり、これを従来例
構成の場合に比較するとき、当該寄生トランジスタ(T
R)に流れるリカバリー電流が少なくなるために、こゝ
でも、寄生トランジスタ(TR)のオンによる素子破壊
を防止できる。
【0035】さらに、この第1実施例構成において、図
1でのトレンチ4の底部4aと p型ベース領域12との
関係寸法lと、トレンチ4の深さhとの関係について述
べると、次の通りである。
1でのトレンチ4の底部4aと p型ベース領域12との
関係寸法lと、トレンチ4の深さhとの関係について述
べると、次の通りである。
【0036】まず、前記深さhについては、こゝでのU
MOSの装置構成上,可能な限り小さい方が、耐圧を高
くでき、かつオン抵抗が小さくなる。但し、少なくとも
ゲート電極14の縦方向の幅以内でなければならない。
なお、この場合,オン抵抗とは、このUMOSに電圧が
印加されてオンし、ドレイン電極11からソース電極1
3にドレイン電流が流れ始めるときの両電極間の抵抗で
ある。
MOSの装置構成上,可能な限り小さい方が、耐圧を高
くでき、かつオン抵抗が小さくなる。但し、少なくとも
ゲート電極14の縦方向の幅以内でなければならない。
なお、この場合,オン抵抗とは、このUMOSに電圧が
印加されてオンし、ドレイン電極11からソース電極1
3にドレイン電流が流れ始めるときの両電極間の抵抗で
ある。
【0037】また、前記寸法lについては、可能な限り
小さい方が、耐圧を高くし得るが、逆にオン抵抗が増加
する。したがって、寸法lは耐圧とオン抵抗の関係を考
慮して決定する必要がある。
小さい方が、耐圧を高くし得るが、逆にオン抵抗が増加
する。したがって、寸法lは耐圧とオン抵抗の関係を考
慮して決定する必要がある。
【0038】次に、図5はこの発明の第2実施例による
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【0039】この第2実施例装置は、前記第1実施例装
置の構成において、トレンチ4の底部4aに形成される
p型ベース領域12に代え、ショットキーダイオード1
7を形成させたものであり、他の各部の構成は全く同一
である。
置の構成において、トレンチ4の底部4aに形成される
p型ベース領域12に代え、ショットキーダイオード1
7を形成させたものであり、他の各部の構成は全く同一
である。
【0040】この第2実施例構成でのUMOSにおける
逆電圧は、この場合にあっても、空乏層が、ショットキ
ーダイオード17からも延びるために、従来例でのトレ
ンチ4のコーナー部4bにおける電界集中が起り難くな
る。但し、当該ショットキーダイオード17によって逆
電圧が決定されることになるので、前記第1実施例構成
の場合に比較して耐圧が低くなる。また、この場合に
も、降伏現象が当該ショットキーダイオード17におい
て起るので、降伏電流Jc による素子破壊を防止でき
る。さらに、ダイオードのリカバリー電流は、このショ
ットキーダイオード17の場合、通常のpn接合ダイオー
ドに比較して格段に少なく、このために、当該リカバリ
ー電流による素子破壊は、第1実施例の場合よりも一
層,起り難くなる。
逆電圧は、この場合にあっても、空乏層が、ショットキ
ーダイオード17からも延びるために、従来例でのトレ
ンチ4のコーナー部4bにおける電界集中が起り難くな
る。但し、当該ショットキーダイオード17によって逆
電圧が決定されることになるので、前記第1実施例構成
の場合に比較して耐圧が低くなる。また、この場合に
も、降伏現象が当該ショットキーダイオード17におい
て起るので、降伏電流Jc による素子破壊を防止でき
る。さらに、ダイオードのリカバリー電流は、このショ
ットキーダイオード17の場合、通常のpn接合ダイオー
ドに比較して格段に少なく、このために、当該リカバリ
ー電流による素子破壊は、第1実施例の場合よりも一
層,起り難くなる。
【0041】次に、図6はこの発明の第3実施例による
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【0042】前記第1実施例装置の場合、 p型ベース層
3の表面部に選択的にn+型ソース層5が形成され、かつ
これらの p型ベース層3,およびn+型ソース層5の各表
面部をソース電極13に短絡させているが、この第3実
施例装置では、これに代えてp型ベース層18の表面部
にn+型ソース層19を形成させると共に、当該 p型ベー
ス層18については、n+型ソース層19を介してソース
電極13に短絡させるようにしたものであり、他の各部
の構成は全く同一である。
3の表面部に選択的にn+型ソース層5が形成され、かつ
これらの p型ベース層3,およびn+型ソース層5の各表
面部をソース電極13に短絡させているが、この第3実
施例装置では、これに代えてp型ベース層18の表面部
にn+型ソース層19を形成させると共に、当該 p型ベー
ス層18については、n+型ソース層19を介してソース
電極13に短絡させるようにしたものであり、他の各部
の構成は全く同一である。
【0043】こゝで、一般的には、このような構造にし
た方が、単一面積でのチャネル領域8の割合が増えるの
で、オン時の抵抗を低減し得るのであるが、一方,この
ような構造の場合は、寄生トランジスタが簡単にオンし
て了うことから、前記図10の従来例構造では、 p型ベ
ース層3をソース電極13に短絡させる必要がある。
た方が、単一面積でのチャネル領域8の割合が増えるの
で、オン時の抵抗を低減し得るのであるが、一方,この
ような構造の場合は、寄生トランジスタが簡単にオンし
て了うことから、前記図10の従来例構造では、 p型ベ
ース層3をソース電極13に短絡させる必要がある。
【0044】しかし、図6の第3実施例構造のように、
トレンチ4の底部4aに p型ベース領域12を形成させ
た構造では、先に述べた如く、寄生トランジスタによる
素子破壊が極めて起り難いために、n+型ソース層19を
介して p型ベース層18をソース電極13に短絡させる
ことができる。なお、この第3実施例装置においては、
第2実施例装置の場合と同様に、トレンチ4の底部4a
に形成される p型ベース領域12に代えて、ショットキ
ーダイオード17を形成させてもよく、同様な作用,効
果が得られるものである。
トレンチ4の底部4aに p型ベース領域12を形成させ
た構造では、先に述べた如く、寄生トランジスタによる
素子破壊が極めて起り難いために、n+型ソース層19を
介して p型ベース層18をソース電極13に短絡させる
ことができる。なお、この第3実施例装置においては、
第2実施例装置の場合と同様に、トレンチ4の底部4a
に形成される p型ベース領域12に代えて、ショットキ
ーダイオード17を形成させてもよく、同様な作用,効
果が得られるものである。
【0045】次に、図7はこの発明の第4実施例による
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【0046】この第4実施例装置は、前記図10の従来
例装置の構成において、前記図1の第1実施例による構
成,つまり、トレンチ4の底部4aに p型ベース領域2
3を形成させたものであり、他の各部の構成は全く同一
である。こゝで、図7中,20は前記ゲート電極7に対
応するゲート電極、21は前記層間絶縁膜10に対応す
る層間絶縁膜、22は前記ソース電極9に対応するソー
ス電極である。
例装置の構成において、前記図1の第1実施例による構
成,つまり、トレンチ4の底部4aに p型ベース領域2
3を形成させたものであり、他の各部の構成は全く同一
である。こゝで、図7中,20は前記ゲート電極7に対
応するゲート電極、21は前記層間絶縁膜10に対応す
る層間絶縁膜、22は前記ソース電極9に対応するソー
ス電極である。
【0047】そして、この第4実施例の構成でも、第1
実施例構成の場合と同様に、トレンチ4のコーナー部4
bでの電界集中を効果的に緩和できて、逆電圧の低下を
少なくし得るのであるが、この場合には、寄生トランジ
スタによる素子破壊を防止する点において難がある。こ
ゝでは、この発明の第6の発明を構成する。
実施例構成の場合と同様に、トレンチ4のコーナー部4
bでの電界集中を効果的に緩和できて、逆電圧の低下を
少なくし得るのであるが、この場合には、寄生トランジ
スタによる素子破壊を防止する点において難がある。こ
ゝでは、この発明の第6の発明を構成する。
【0048】次に、図8はこの発明の第5実施例による
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【0049】この第5実施例装置は、前記図10の従来
例の構成の一部に、前記図1の第1実施例でのトレンチ
4の底部4aに p型ベース領域12を形成させた構成を
取り入れたものであり、他の各部の構成は全く同一であ
る。こゝで、図8中,24は前記ソース電極9に対応す
るソース電極である。
例の構成の一部に、前記図1の第1実施例でのトレンチ
4の底部4aに p型ベース領域12を形成させた構成を
取り入れたものであり、他の各部の構成は全く同一であ
る。こゝで、図8中,24は前記ソース電極9に対応す
るソース電極である。
【0050】そして、この第5実施例の構成では、耐圧
の点に難があるが、第1実施例構成の場合と同様に、寄
生トランジスタによる素子破壊の防止が可能である。ま
た、この場合、底部4aに p型ベース領域12を形成し
たトレンチ4については、必ずしもゲート電極14を形
成しなくともよい。なお、この第5実施例装置において
も、第2実施例装置の場合と同様に、トレンチ4の底部
4aに形成される p型ベース領域12に代えて、ショッ
トキーダイオード17を形成させてもよいことは勿論で
あり、こゝでは、この発明の第7の発明を構成する。
の点に難があるが、第1実施例構成の場合と同様に、寄
生トランジスタによる素子破壊の防止が可能である。ま
た、この場合、底部4aに p型ベース領域12を形成し
たトレンチ4については、必ずしもゲート電極14を形
成しなくともよい。なお、この第5実施例装置において
も、第2実施例装置の場合と同様に、トレンチ4の底部
4aに形成される p型ベース領域12に代えて、ショッ
トキーダイオード17を形成させてもよいことは勿論で
あり、こゝでは、この発明の第7の発明を構成する。
【0051】次に、図9はこの発明の第6実施例による
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
UMOS構造をもつ絶縁ゲート型トランジスタの概要構
成を模式的に示す断面図である。
【0052】この第6実施例装置は、前記図10の従来
例の構成の一部に、前記図1の第1実施例でのトレンチ
4の底部4aに p型ベース領域12を形成させた構成,
および前記図6の第3実施例の構成をそれぞれに取り入
れたものであり、他の各部の構成は全く同一である。
例の構成の一部に、前記図1の第1実施例でのトレンチ
4の底部4aに p型ベース領域12を形成させた構成,
および前記図6の第3実施例の構成をそれぞれに取り入
れたものであり、他の各部の構成は全く同一である。
【0053】そして、この第6実施例の構成では、前記
第5実施例構成の場合と同様に、耐圧の点に難がある
が、寄生トランジスタによる素子破壊の防止が可能であ
る。なお、この第6実施例装置においても、第2実施例
装置の場合と同様に、トレンチ4の底部4aに形成され
る p型ベース領域12に代えて、ショットキーダイオー
ド17を形成させてもよいことは勿論である。
第5実施例構成の場合と同様に、耐圧の点に難がある
が、寄生トランジスタによる素子破壊の防止が可能であ
る。なお、この第6実施例装置においても、第2実施例
装置の場合と同様に、トレンチ4の底部4aに形成され
る p型ベース領域12に代えて、ショットキーダイオー
ド17を形成させてもよいことは勿論である。
【0054】こゝで、前記各実施例においては、この発
明をトレンチ構造をもつMOSFETに適用する場合に
ついて述べたが、他のMOSゲートのトランジスタ(I
GBT,MCTなど)にも同様に適用できるものであ
り、また、各実施例では、 nチャネルのものについて述
べたが、 pチャネルのものにも同様に適用できて、それ
ぞれに同等の作用,効果を奏し得るのである。
明をトレンチ構造をもつMOSFETに適用する場合に
ついて述べたが、他のMOSゲートのトランジスタ(I
GBT,MCTなど)にも同様に適用できるものであ
り、また、各実施例では、 nチャネルのものについて述
べたが、 pチャネルのものにも同様に適用できて、それ
ぞれに同等の作用,効果を奏し得るのである。
【0055】
【発明の効果】以上、各実施例によって詳述したよう
に、この発明によれば、第1導電型の第1半導体層、こ
の第1半導体層の表面上に形成させた第2導電型の第2
半導体層およびこの第2半導体層の表面に選択的または
覆うように第1導電型の第3半導体層を順次形成したも
のに、第3半導体層の表面から第1半導体層内に達する
までトレンチを選択的に掘り込み、かつこのトレンチの
側面に絶縁層を介してゲート電極を形成し、さらにトレ
ンチ内の底部に第2導電型の第4半導体領域を選択的に
形成させるか、あるいはショットキーダイオードを形成
させ、また、ソース電極によりこれらの第4半導体層あ
るいはショットキーダイオード、第2半導体層および第
3半導体層の相互間を短絡して構成させたので、トレン
チコーナーでの電界集中が起こりにくく、また寄生トラ
ンジスタのベース電流が第4半導体層あるいはショット
キーダイオードを通って流れることになり、この結果,
降伏電圧に対する素子の耐圧の低下,ならびに寄生トラ
ンジスタのオンによる素子の破壊などをそれぞれ良好か
つ効果的に防止し得るという優れた特長がある。
に、この発明によれば、第1導電型の第1半導体層、こ
の第1半導体層の表面上に形成させた第2導電型の第2
半導体層およびこの第2半導体層の表面に選択的または
覆うように第1導電型の第3半導体層を順次形成したも
のに、第3半導体層の表面から第1半導体層内に達する
までトレンチを選択的に掘り込み、かつこのトレンチの
側面に絶縁層を介してゲート電極を形成し、さらにトレ
ンチ内の底部に第2導電型の第4半導体領域を選択的に
形成させるか、あるいはショットキーダイオードを形成
させ、また、ソース電極によりこれらの第4半導体層あ
るいはショットキーダイオード、第2半導体層および第
3半導体層の相互間を短絡して構成させたので、トレン
チコーナーでの電界集中が起こりにくく、また寄生トラ
ンジスタのベース電流が第4半導体層あるいはショット
キーダイオードを通って流れることになり、この結果,
降伏電圧に対する素子の耐圧の低下,ならびに寄生トラ
ンジスタのオンによる素子の破壊などをそれぞれ良好か
つ効果的に防止し得るという優れた特長がある。
【図1】この発明の第1の発明を適用した第1実施例に
よるUMOS構造をもつ絶縁ゲート型トランジスタの概
要構成を模式的に示す断面図である。
よるUMOS構造をもつ絶縁ゲート型トランジスタの概
要構成を模式的に示す断面図である。
【図2】同上第1実施例構成の要部を破断して模式的に
示す平面図である。
示す平面図である。
【図3】同上第1実施例装置にドレイン電圧を印加した
ときの空乏層(電界強度分布)の状態を模式的に示す断
面説明図である。
ときの空乏層(電界強度分布)の状態を模式的に示す断
面説明図である。
【図4】同上第1実施例装置の等価回路図である。
【図5】この発明の第2の発明を適用した第2実施例に
よるUMOS構造をもつ絶縁ゲート型トランジスタの概
要構成を模式的に示す断面図である。
よるUMOS構造をもつ絶縁ゲート型トランジスタの概
要構成を模式的に示す断面図である。
【図6】この発明の第3(第4)の発明を適用した第3
実施例によるUMOS構造をもつ絶縁ゲート型トランジ
スタの概要構成を模式的に示す断面図である。
実施例によるUMOS構造をもつ絶縁ゲート型トランジ
スタの概要構成を模式的に示す断面図である。
【図7】この発明のの第5の発明を適用した第4実施例
によるUMOS構造をもつ絶縁ゲート型トランジスタの
概要構成を模式的に示す断面図である。
によるUMOS構造をもつ絶縁ゲート型トランジスタの
概要構成を模式的に示す断面図である。
【図8】この発明のの第6(第7)の発明を適用した第
5実施例によるUMOS構造をもつ絶縁ゲート型トラン
ジスタの概要構成を模式的に示す断面図である。
5実施例によるUMOS構造をもつ絶縁ゲート型トラン
ジスタの概要構成を模式的に示す断面図である。
【図9】この発明のの第8(第9)の発明を適用した第
6実施例によるUMOS構造をもつ絶縁ゲート型トラン
ジスタの概要構成を模式的に示す断面図である。
6実施例によるUMOS構造をもつ絶縁ゲート型トラン
ジスタの概要構成を模式的に示す断面図である。
【図10】従来例によるUMOS構造をもつ絶縁ゲート
型トランジスタの概要構成を模式的に示す断面図であ
る。
型トランジスタの概要構成を模式的に示す断面図であ
る。
【図11】同上従来例装置にドレイン電圧を印加したと
きの空乏層(電界強度分布)の状態を模式的に示す断面
説明図である。
きの空乏層(電界強度分布)の状態を模式的に示す断面
説明図である。
【図12】同上従来例装置の等価回路図である。
1 n+型ドレイン層 2 n-型ドレイン層(第1の半導体層) 3,18 p型ベース層(第2の半導体層) 4 トレンチ(トレンチ凹部) 4a 底部 4b コーナー部 5 n+型ソース層(第1の半導体領域) 6 ゲート絶縁膜 7,14,20 ゲート電極 8 チャネル領域 9,13,13a,22,24 ソース電極 10,21 層間絶縁膜 11 ドレイン電極 12,23 p型ベース領域(第2の半導体領域) 15 共通電極 16 ゲートパッド 17 ショットキーダイオード 19 n+型ソース領域(第3の半導体領域)
Claims (6)
- 【請求項1】 第1と第2の主面を有する第1導電型の
第1半導体層と、この第1半 導体層の第1の主面に配設された第2導電型
の第2半導体層と、この 第2半導体層の表面領域に選択的に配設された第1
導電型の第3半導体層と、 この第3半導体層表面から上記第2半導体層を越えて上
記 第1半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第1半導体層、第2
半導体層および第3半導体層に接して配設された絶縁層
と、 この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設された ゲート電極と、上記トレンチの底面に露出するように上記第1半導体層
に配設された第2導電型の第4半導体層と、 この第4半導体層、上記第2半導体層および第3半導体
層を電気的に接続する第1の主 電極と、上記第1 半導体層の第2の主面上に配設された第2の主
電極とを備えた絶縁ゲート型トランジスタ。 - 【請求項2】 第1と第2の主面を有する第1導電型の
第1半導体層と、この第1半 導体層の第1の主面に配設された第2導電型
の第2半導体層と、この 第2半導体層の表面領域に選択的に配設された第1
導電型の第3半導体層と、 この第3半導体層表面から上記第2半導体層を越えて上
記 第1半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第1半導体層、第2
半導体層および第3半導体層に接して配設された絶縁層
と、 この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設された ゲート電極と、上記トレンチの底面に配設された ショットキーダイオー
ドと、このショットキーダイオード、上記第2半導体層および
第3半導体層を電気的 に接続する第1の主 電極と、上記第1 半導体層の第2の主面上に配設された第2の主
電極とを備えた絶縁ゲート型トランジスタ。 - 【請求項3】 第1と第2の主面を有する第1導電型の
第1半導体層と、この第1半 導体層の第1の主面に配設された第2導電型
の第2半導体層と、この 第2半導体層の表面を覆うように配設された第1導
電型の第3半導体層と、 この第3半導体層表面から上記第2半導体層を越えて上
記 第1半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第1半導体層、第2
半導体層および第3半導体層に接して配設された絶縁層
と、 この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設された ゲート電極と、上記トレンチの底面に露出するように上記第1半導体層
に配設された第2導電型の第4半導体層と、 この第4半導体層、上記第2半導体層および第3半導体
層を電気的に接続する第1の主 電極と、上記第1 半導体層の第2の主面上に配設された第2の主
電極とを備えた絶縁ゲート型トランジスタ。 - 【請求項4】 第1と第2の主面を有する第1導電型の
第1半導体層と、この第1半 導体層の第1の主面に配設された第2導電型
の第2半導体層と、この 第2半導体層の表面を覆うように配設された第1導
電型の第3半導体層と、 この第3半導体層表面から上記第2半導体層を越えて上
記 第1半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第1半導体層、第2
半導体層および第3半導体層に接して配設された絶縁層
と、 この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設された ゲート電極と、上記トレンチの底面に配設された ショットキーダイオー
ドと、このショットキーダイオード、上記第2半導体層および
第3半導体層を電気的に接続する第1の主 電極と、上記第1 半導体層の第2の主面上に配設された第2の主
電極とを備えた絶縁ゲート型トランジスタ。 - 【請求項5】 第1と第2の主面を有する第1導電型の
第1半導体層と、この第1半 導体層の第1の主面に配設された第2導電型
の第2半導体層と、この 第2半導体層の表面領域に選択的に配設された第1
導電型の複数の第3半導体層と、 この第3半導体層表面から上記第2半導体層を越えて上
記 第1半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第1半導体層、第2
半導体層および第3半導体層に接して配設された絶縁層
と、 この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設された ゲート電極と、上記トレンチのいずれかの底面に露出するように上記第
1半導体層に配設された第2導電型の第4半導体層と、 この第4半導体層、上記第2半導体層および第3半導体
層を電気的に接続する第1の主 電極と、上記第1 半導体層の第2の主面上に配設された第2の主
電極とを備えた絶縁ゲート型トランジスタ。 - 【請求項6】 第1と第2の主面を有する第1導電型の
第1半導体層と、この第1半 導体層の第1の主面に配設された第2導電型
の第2半導体層と、この 第2半導体層の表面領域に選択的に配設された第1
導電型の複数の第3半導体層と、 この第3半導体層表面から上記第2半導体層を越えて上
記 第1半導体層に達するように配設されたトレンチと、このトレンチの側面それぞれに上記第1半導体層、第2
半導体層および第3半導体層に接して配設された絶縁層
と、 この絶縁層内に上記トレンチの側面それぞれの上記第1
半導体層、第2半導体層および第3半導体層に対向する
ように配設された ゲート電極と、上記トレンチのいずれかの底面に配設された ショットキ
ーダイオードと、このショットキーダイオード、上記第2半導体層および
第3半導体層を電気的に接続する第1の主 電極と、上記第1 半導体層の第2の主面上に配設された第2の主
電極とを備えた絶縁ゲート型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3156370A JP2682272B2 (ja) | 1991-06-27 | 1991-06-27 | 絶縁ゲート型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3156370A JP2682272B2 (ja) | 1991-06-27 | 1991-06-27 | 絶縁ゲート型トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH057002A JPH057002A (ja) | 1993-01-14 |
JP2682272B2 true JP2682272B2 (ja) | 1997-11-26 |
Family
ID=15626271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3156370A Expired - Fee Related JP2682272B2 (ja) | 1991-06-27 | 1991-06-27 | 絶縁ゲート型トランジスタ |
Country Status (1)
Country | Link |
---|---|
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GB2314206A (en) * | 1996-06-13 | 1997-12-17 | Plessey Semiconductors Ltd | Preventing voltage breakdown in semiconductor devices |
EP0862222A4 (en) * | 1996-09-19 | 1999-12-01 | Ngk Insulators Ltd | SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD |
DE69828588T2 (de) * | 1997-02-07 | 2006-02-09 | Cooper jun., James Albert, West Lafayette | Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren |
US6537921B2 (en) * | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
US6621107B2 (en) * | 2001-08-23 | 2003-09-16 | General Semiconductor, Inc. | Trench DMOS transistor with embedded trench schottky rectifier |
DE10203164B4 (de) | 2002-01-28 | 2005-06-16 | Infineon Technologies Ag | Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
AU2003268710A1 (en) | 2002-10-04 | 2004-04-23 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and process for fabricating the same |
JP3742400B2 (ja) | 2003-04-23 | 2006-02-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2010109221A (ja) * | 2008-10-31 | 2010-05-13 | Rohm Co Ltd | 半導体装置 |
JP5110153B2 (ja) | 2010-11-08 | 2012-12-26 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
US9224860B2 (en) * | 2010-12-10 | 2015-12-29 | Mitsubishi Electric Corporation | Trench-gate type semiconductor device and manufacturing method therefor |
JP2011055017A (ja) * | 2010-12-17 | 2011-03-17 | Toshiba Corp | 半導体装置 |
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JP5838176B2 (ja) | 2013-02-12 | 2016-01-06 | サンケン電気株式会社 | 半導体装置 |
JP5939448B2 (ja) * | 2013-04-30 | 2016-06-22 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
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JP6104743B2 (ja) * | 2013-07-18 | 2017-03-29 | 株式会社豊田中央研究所 | ショットキーダイオードを内蔵するfet |
JP2014132678A (ja) * | 2014-03-10 | 2014-07-17 | Rohm Co Ltd | 半導体装置 |
DE102015103072B4 (de) * | 2015-03-03 | 2021-08-12 | Infineon Technologies Ag | Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet |
US9425788B1 (en) | 2015-03-18 | 2016-08-23 | Infineon Technologies Austria Ag | Current sensors and methods of improving accuracy thereof |
JP6400202B2 (ja) * | 2015-07-15 | 2018-10-03 | 三菱電機株式会社 | 電力用半導体装置 |
JP6109444B1 (ja) | 2015-10-16 | 2017-04-05 | 三菱電機株式会社 | 半導体装置 |
DE102022207273A1 (de) | 2022-07-18 | 2024-01-18 | Robert Bosch Gesellschaft mit beschränkter Haftung | Power-FinFET mit zweigeteilter Steuerelektrode und Verfahren zum Herstellen eines Power-FinFETs mit zweigeteilter Steuerelektrode |
CN115207130B (zh) * | 2022-09-09 | 2023-01-13 | 深圳芯能半导体技术有限公司 | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 |
-
1991
- 1991-06-27 JP JP3156370A patent/JP2682272B2/ja not_active Expired - Fee Related
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---|---|
JPH057002A (ja) | 1993-01-14 |
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LAPS | Cancellation because of no payment of annual fees |