JP6020488B2

JP6020488B2 - 半導体装置

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Publication number: JP6020488B2
Application number: JP2014036157A
Authority: JP
Inventors: 智司川尻
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2014-02-27
Filing date: 2014-02-27
Publication date: 2016-11-02
Anticipated expiration: 2034-02-27
Also published as: JP2015162533A

Description

本発明は、トレンチゲート型の半導体装置に関する。

大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが使用されている。これらのスイッチング素子において、半導体基体に形成された溝（トレンチ）内にゲート絶縁膜及びゲート電極を形成したトレンチ型のゲート電極構造（トレンチゲート型）が採用されている。しかし、トレンチゲート型の半導体装置では、ゲート電極とドレイン領域間の容量（ゲート−ドレイン間容量）やゲート電極とコレクタ領域間の容量（ゲート−コレクタ間容量）などのトレンチ底部に生じる帰還容量が大きいためにスイッチング速度が低下し、高周波動作で問題が生じる。

このため、例えば、溝の側面上のゲート絶縁膜の膜厚よりも溝の底面上の絶縁膜の膜厚を厚くする方法が提案されている（例えば、特許文献１参照。）。これにより、帰還容量を減少させることができる。

特開２００３−１５８２６８号公報

しかしながら、溝の側面上の膜厚を薄く保ったままで溝の底面上においてのみ局所的に絶縁膜を厚く形成することは困難である。このため、溝の内壁に形成された酸化膜を底面において局所的に残存させるエッチングを行い、その後に再度熱酸化によって溝の側面及び底面に酸化膜を形成する工程などが必要である。つまり、溝の内壁が複数回に渡って酸化され、ゲート絶縁膜の製造工程が煩雑になるという問題があった。

上記問題点に鑑み、本発明は、帰還容量が低減され且つゲート絶縁膜の製造工程の煩雑さが抑制されたトレンチゲート型の半導体装置を提供することを目的とする。

本発明の一態様によれば、第１導電型の第１半導体領域と、第１半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、第３半導体領域の上面から延伸して第３半導体領域及び第２半導体領域を貫通して第１半導体領域まで達する溝の底面上及び側面上に一定の膜厚で配置された絶縁膜と、溝の側面上の絶縁膜上において、第１半導体領域と対向する領域の残余の領域において少なくとも第２半導体領域と対向する領域に沿って帯状に配置された制御電極と、制御電極と離間して溝の底面で絶縁膜上に配置された、第３半導体領域と同一電位であり、上面が制御電極の底面より低い位置にある底面電極とを備え、制御電極の溝の底面に対向する下面の面積が、制御電極の溝の開口部に近い上面の面積よりも狭い半導体装置が提供される。

本発明によれば、帰還容量が低減され且つゲート絶縁膜の製造工程の煩雑さが抑制されたトレンチゲート型の半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。本発明の実施形態の変形例に係る半導体装置のゲート電極の構造を示す模式的な平面図である。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。本発明の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０上に配置された第１導電型の第３半導体領域３０と、第３半導体領域３０の上面から延伸して第３半導体領域３０及び第２半導体領域２０を貫通して第１半導体領域１０まで達する溝の底面上及び側面上に配置された絶縁膜４０と、溝の側面上の絶縁膜４０上に配置された制御電極５０とを備える。

第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。

図１に示した半導体装置１は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。以下では、説明を分かりやすくするため、第１半導体領域１０をｎ型のドリフト領域１０、第２半導体領域２０をｐ型のベース領域２０、第３半導体領域３０をｎ型のソース領域３０、制御電極５０をゲート電極５０として説明する。

ゲート電極５０は、溝の側面上の絶縁膜４０上において、ドリフト領域１０と対向する領域の残余の領域において、少なくともベース領域２０と対向する領域に沿って帯状に配置されている。図１に示したゲート電極５０は、絶縁膜４０のベース領域２０及びソース領域３０と対向する領域上に配置されている。内部にゲート電極５０が配置された溝は、層間絶縁膜７０によって埋め込まれている。

半導体装置１において、絶縁膜４０を介してゲート電極５０と対向するベース領域２０の表面が、チャネルが形成されるチャネル領域１００である。つまり、絶縁膜４０のゲート電極５０とベース領域２０間の領域がゲート絶縁膜である。ソース領域３０からドリフト領域１０まで溝に沿ってベース領域２０にチャネルが形成されるように、ゲート電極５０がベース領域２０に対向して配置されている。絶縁膜４０上においてゲート電極５０が帯状に配置されているため、半導体装置１の溝に延伸方向に沿った断面図においては、溝の互いに対向する側面のそれぞれにゲート電極５０が離間して配置されている。

ドリフト領域１０は、ｐ型のコレクタ領域６０の一方の主面上に配置されている。なお、ドリフト領域１０とコレクタ領域６０間に、ドリフト領域１０よりも不純物濃度の高いｎ型のフィールドストップ領域６５が配置されている。フィールドストップ領域６５によって、オフ時にドリフト領域１０の上面から延伸する空乏層がコレクタ領域６０に達することが抑制される。コレクタ領域６０の他方の主面上には、コレクタ領域６０と電気的に接続するコレクタ電極８０が配置されている。

半導体装置１は、ゲート電極５０の上方に配置されてベース領域２０及びソース領域３０と電気的に接続するソース電極９０を更に備える。ソース電極９０は層間絶縁膜７０上に配置され、層間絶縁膜７０に設けた開口部を介してベース領域２０とソース領域３０とに電気的に接続する。層間絶縁膜７０によって、ゲート電極５０とソース電極９０とは電気的に絶縁されている。

また、溝の内部では、溝の底面で絶縁膜４０上に底面電極１５０が配置されている。図１に示すように、底面電極１５０とゲート電極５０とは離間して配置されている。ゲート電極５０が配置された溝の底部に底面電極１５０が配置されることによって、ゲート−コレクタ間の帰還容量が低減される。なお、底面電極１５０はソース領域３０と同電位にすることが好ましい。これにより、ゲート−コレクタ間の帰還容量を更に低減できる。例えば、溝に埋め込まれた層間絶縁膜７０に貫通孔を設け、この貫通孔を導電体膜で埋め込んで底面電極１５０とソース電極９０とを電気的に接続する。

ここで、半導体装置１の動作について説明する。ソース電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、ソース電極９０とゲート電極５０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域１００がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、ソース電極９０から電子がドリフト領域１０に注入される。コレクタ領域６０とドリフト領域１０との間が順バイアスされ、コレクタ電極８０からコレクタ領域６０を経由して正孔（ホール）がドリフト領域１０、ベース領域２０の順に移動する。更に電流を増やしていくと、コレクタ領域６０からの正孔が増加し、ベース領域２０の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。

半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く制御する。例えば、ゲート電圧を、ソース電圧と同じ電位又は負電位となるようにする。これにより、ベース領域２０のチャネルが消滅して、ソース電極９０からドリフト領域１０への電子の注入が停止する。コレクタ電極８０の電位がソース電極９０よりも高いので、ベース領域２０とドリフト領域１０との界面から空乏層が広がっていくと共に、ドリフト領域１０に蓄積された正孔はソース電極９０に抜けていく。以上が半導体装置１の動作である。

従来、トレンチゲート型の半導体装置では、ゲート電極５０が埋め込まれた溝の底部に生じる帰還容量が大きいために、スイッチング速度が低下する問題があった。しかし、図１に示した半導体装置１では、ゲート電極５０はドリフト領域１０と対向する領域には配置されずに、チャネル領域１００にのみ近接してゲート電極５０が配置されている。その結果、ゲート電極５０とコレクタ領域６０間の帰還容量（ゲート−コレクタ間容量）を低減することができる。

更に、半導体装置１では、溝の底部に底面電極１５０が形成されているために、ゲート−コレクタ間容量が低減される。その結果、半導体装置１のスイッチング時間を更に短縮することができる。

ところで、内部にゲート電極５０が配置される溝の幅Ｗが一定程度以下では広いほど、半導体装置１のオン電圧が低下し、且つ耐圧が向上する。これは、以下の理由による。

半導体装置１がオンすると、チャネル領域１００に形成されたチャネルを通過して、ソース電極９０から溝の側面に沿って主に移動してきた電子がドリフト領域１０に注入される。溝の幅Ｗは例えば３μｍ〜２０μｍ程度である。一方、溝底面の下方でのドリフト領域１０の厚みは例えば３０μｍ〜１８０μｍであり、溝の幅Ｗよりも十分に広い。このため、溝の幅Ｗが広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域１０で拡散する。これにより、溝間領域直下のコレクタ領域６０とドリフト領域１０の界面だけでなく、それよりも広い範囲でコレクタ領域６０とドリフト領域１０の界面が順バイアスとなり、正孔がコレクタ領域６０からドリフト領域１０に移動する。

コレクタ領域６０から移動してきた正孔は溝の底面によってその移動が妨げられ、溝の底面近傍のドリフト領域１０内に正孔が蓄積され、伝導度変調が生じる。溝の幅Ｗが広いほど溝の底面近傍のドリフト領域１０内で正孔が蓄積されやすい。このため、ソース電極９０へ移動する正孔が少なくなり、オン電圧が低下する。

また、半導体装置１をオン状態からオフ状態にすると、ベース領域２０とのＰＮ接合界面側からだけでなく、溝の底面周辺からもドリフト領域１０内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭い場合には、耐圧が低下する。溝の幅Ｗが狭い場合には、電界集中点である溝の底面の両端部が近いために、溝の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅Ｗが広い場合には、溝の底面の両端部が離れているために、端部間の溝の底面の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅Ｗが広い半導体装置１では、耐圧が向上する。なお、溝の深さＤは一般的に５μｍ程度であるため、溝の幅Ｗを広くした結果、溝の幅Ｗが溝の深さＤよりも大きい場合が生じる。

一方、溝の幅Ｗが広い場合には、ゲート−コレクタ間の帰還容量は増加する傾向にある。しかし、半導体装置１ではゲート電極５０の下方に底面電極１５０を用いた容量部が配置されることにより、ゲート−コレクタ間の帰還容量を低減することができる。

以上に説明したように、本発明の実施形態に係る半導体装置１では、溝の側面のドリフト領域１０と対向する領域の残余の領域においてゲート電極５０がベース領域２０と対向している。ドリフト領域１０と対向する領域にゲート電極５０が配置されていないため、ゲート−コレクタ間の帰還容量を低減することができる。その結果、半導体装置１のスイッチング速度が向上する。

また、半導体装置１では、ソース領域３０と同電位の底面電極１５０が、溝の底部でゲート電極５０の下方に配置されている。このため、ゲート−コレクタ間容量を更に低減することができる。

なお、ゲート電極５０の底面の位置とベース領域２０の底面の位置とが同一平面で完全に一致していなくても、半導体装置１は動作可能であり、且つ、ゲート−コレクタ間容量は低減される。例えば、製造誤差などによりゲート電極５０の端部がドリフト領域１０と多少対向する場合でも、ゲート−コレクタ間容量を十分に減少させることができる。また、半導体装置１が動作する範囲でゲート電極５０の端部でベース領域２０と重ならない領域が若干生じても問題ない。このように、本発明の実施形態に係る半導体装置１においては、ゲート電極５０の底面の位置がベース領域２０の底面の位置と一致しているとは、ゲート電極５０とベース領域２０の底面の位置が完全に一致している場合はもちろん、略一致している場合をも含む概念である。

図２〜図９を参照して、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることはもちろんである。

図２に示すように、ｐ^-型のコレクタ領域６０とｎ⁺型のフィールドストップ領域６５の積層体上に形成されたｎ^-型のドリフト領域１０上に、不純物拡散法又はエピタキシャル成長法によってｐ^-型のベース領域２０を形成する。例えば不純物拡散法によれば、ドリフト領域１０の上面からイオン注入法によってｐ型不純物をドリフト領域１０に注入した後、アニール処理による拡散を行って、ベース領域２０が実質的に一様の厚みで形成される。ベース領域２０中のｐ型不純物は例えばボロン（Ｂ）である。次いで、図３に示すように、ベース領域２０の上面の一部に、例えばイオン注入法と拡散を用いてｎ⁺型のソース領域３０を形成する。

その後、図４に示すように、フォトリソグラフィ技術とエッチング技術により、ソース領域３０の上面から延伸してソース領域３０とベース領域２０を貫通し、ドリフト領域１０に先端が到達する溝２００を形成する。溝２００の底面は、ほぼ平坦である。

その後、図５に示すように、溝２００の内壁面上に絶縁膜４０を形成する。これにより、溝２００の側面上及び底面上に絶縁膜４０が配置される。例えば、絶縁膜４０として、酸化シリコン（ＳｉＯ₂）膜を熱酸化法で形成する。絶縁膜４０の膜厚は、例えば１００ｎｍ〜３００ｎｍ程度である。絶縁膜４０の膜厚は、溝２００の側面上と底面上とで実質的に一様である。

絶縁膜４０を形成後、不純物を添加したポリシリコン膜５００を全面に形成する。これにより、図６に示すように、溝２００の内部で絶縁膜４０上にポリシリコン膜５００が配置される。このとき、図６に示すように、溝２００の内部はポリシリコン膜５００によって埋め込まれず、ポリシリコン膜５００は溝２００の壁面に沿って形成される。

次いで、図７に示すように、ゲート電極５０が形成される溝側面と底面電極１５０が形成される溝底面のポリシリコン膜５００の表面に、フォトリソグラフィ技術やエッチング技術などを用いてマスク５１０を形成する。図７に示すように、溝側面に配置されたマスク５１０ａと溝底面に形成されたマスク５１０ｂの間には隙間が設けられている。例えば、マスク５１０ａには酸化膜などが使用され、マスク５１０ｂにはフォトレジスト膜などが使用される。

図７に示したマスク５１０をエッチング用マスクに用いて、等方性エッチングによってポリシリコン膜５００をエッチングする。このとき、マスク５１０ａとマスク５１０ｂとの隙間から進入するエッチング種によって、溝２００の側面に配置されたポリシリコン膜５００が下方からエッチングされる。エッチング種の種類や流量比、圧力、エッチング時間などのエッチング工程のパラメータを適切に設定することにより、溝２００の側面に形成されたポリシリコン膜５００の下方からのエッチング量を制御できる。これにより、図８に示すように、ポリシリコン膜５００の底面の位置がベース領域２０の底面の位置と一致するまでポリシリコン膜５００のエッチングを行う。以上により、ポリシリコンからなるゲート電極５０が形成される。このとき、ポリシリコン膜５００のマスク５１０ｂによってマスクされた領域が、底面電極１５０として溝２００の底面に残存する。このようにゲート電極５０と底面電極１５０とは同一工程で形成され、ゲート電極５０の材料と底面電極１５０の材料が同じである。

マスク５１０を除去した後、図９に示すように、溝２００を埋め込むようにして全面に層間絶縁膜７０を形成する。その後、ソース領域３０とベース領域２０に接続するソース電極９０を層間絶縁膜７０上に形成する。例えば、層間絶縁膜７０の一部に開口部を設けてソース領域３０とベース領域２０の表面を露出させ、この開口部を埋め込むようにソース電極９０を形成する。更に、コレクタ領域６０の裏面上にコレクタ電極８０を形成して、図１に示した半導体装置１が完成する。

以上に説明したように、本発明の実施形態に係る半導体装置１の製造方法によれば、溝の側面上の絶縁膜４０上に、ドリフト領域１０と対向する領域を除いて、チャネルが形成される領域に沿って帯状にゲート電極５０が形成される。その結果、ゲート−コレクタ間容量が低減されて半導体装置１のスイッチング速度が向上する。

また、上記に説明した製造方法では、溝の内壁面上での絶縁膜の形成は、ゲート絶縁膜を構成する絶縁膜４０の形成の１回である。これに対し、溝の底面上の絶縁膜の膜厚を側面上の絶縁膜の膜厚よりも厚く形成することでゲート−コレクタ間容量を低減する比較例の半導体装置では、以下のようにゲート絶縁膜の製造工程が煩雑である。例えば、この比較例の半導体装置の製造方法では、溝の内壁面上の全体に酸化膜を形成した後に側面上の酸化膜をエッチング除去し、その後に再度溝の側面上及び底面上に酸化膜を形成する。したがって、上記に説明した半導体装置１の製造方法によれば、比較例の半導体装置と比べてゲート絶縁膜の製造が容易である。

以上に説明したように、本発明の実施形態に係る半導体装置の製造方法によれば、ゲート−コレクタ間の帰還容量が低減され且つゲート絶縁膜の製造工程の煩雑さが抑制されたトレンチゲート型の半導体装置１を製造できる。

なお、上記ではゲート電極５０と底面電極１５０とが同一工程で形成され、ゲート電極５０の材料と底面電極１５０の材料が同じである場合を例示的に説明した。しかし、ゲート電極５０と底面電極１５０を異なる工程で形成してもよい。この場合には、ゲート電極５０の材料と底面電極１５０の材料が異なっていてもよい。

＜変形例＞
図１０に、本発明の実施形態に係る半導体装置１の変形例を示す。図１０に示した半導体装置１では、ゲート電極５０の溝の底面に近い下部の幅ｔ２が、溝の開口部に近い上部の幅ｔ１よりも狭い。ここで、幅ｔ１及び幅ｔ２は、溝側面の面法線方向のゲート電極５０の厚みである。したがって、図１０に示した半導体装置１では、図１１に平面図を示すように、ゲート電極５０の溝の底面に対向する下面の面積Ｓ２が、ゲート電極５０の溝の開口部に近い上面の面積Ｓ１よりも狭い。

図１０に示した半導体装置１においては、ｔ１＞ｔ２とすることにより、ゲート電極５０のコレクタ領域６０と対向する領域（ゲート電極５０の下面）の面積が小さくなり、ゲート−コレクタ間容量を更に削減できる。例えば、幅ｔ１を１０００ｎｍ程度とし、幅ｔ２を５００ｎｍ程度とする。

なお、ゲート電極５０の全体の幅を狭くして例えば一律に幅を５００ｎｍ程度にすると、ゲート抵抗が増大する問題が生じる。これに対し、図１０に示したようにゲート電極５０の下部のみの幅を狭くすることにより、ゲート抵抗の増大を抑制できる。

図１０に示した半導体装置１では、溝の底面と平行なゲート電極５０の断面積が、上面と下面との間で階段状に変化している。図１０に示した形状のゲート電極５０は、例えば以下のように形成される。

図４に示したようにソース領域３０とベース領域２０を貫通してドリフト領域１０に先端が到達する溝２００を形成した後、図１２に示すように全面に絶縁膜４０ａを形成する。絶縁膜４０ａは、酸化シリコン膜などである。更に、ポリシリコン膜からなる底面電極１５０を溝２００の底面に形成する。例えば、溝２００を埋め込んでポリシリコン膜を成膜した後、フォトリソグラフィ技術とエッチング技術によって溝２００の底部に所定の形状の底面電極１５０を形成する。

次いで、図１３に示すように、下部層間絶縁膜７０ａによって溝２００を埋め込む。その後、化学的機械的研磨（ＣＭＰ工程）などによって、ソース領域３０の表面が露出するまで、下部層間絶縁膜７０ａの表面を研磨する。

絶縁膜４０ａ及び下部層間絶縁膜７０ａの上部をエッチング除去した後、図１４に示すように、フォトレジスト膜６００を下部層間絶縁膜７０ａの中央領域上に形成する。絶縁膜４０ａ及び下部層間絶縁膜７０ａのエッチング量は、ゲート電極５０の幅ｔ１の領域の厚みに相当させる。また、フォトレジスト膜６００の外縁部と溝２００の内壁との距離は、ゲート絶縁膜の厚みと幅ｔ２の合計に相当させる。そして、図１５に示すようにフォトレジスト膜６００をマスクにして、溝２００の内壁面に沿って絶縁膜４０ａの上部と下部層間絶縁膜７０ａの上部の一部をエッチングする。エッチングする量は、ゲート電極５０の幅ｔ２の領域の厚さ相当させる。その後、フォトレジスト膜６００を除去する。

次いで、図１６に示すように、ベース領域２０とソース領域３０の表面を酸化して、ゲート絶縁膜として絶縁膜４０ｂを形成する。更に、図１７に示すように、全面にポリシリコン膜５０１を形成する。

その後、ポリシリコン膜５０１をエッチングして、図１８に示すようにゲート電極５０を形成する。更に、全面に上部層間絶縁膜７０ｂを形成する。上部層間絶縁膜７０ｂをパターニングすることにより、図１９に示すようにソース領域３０とベース領域２０の表面の一部を露出させる。その後、ソース電極９０及びコレクタ電極８０を形成して、図１０に示した半導体装置１が完成する。

また、図２０に示す半導体装置１のように、ゲート電極５０の溝の底面と平行な断面積が、上面から下面に向けて連続的に徐々に狭くなるよう変化させてもよい。図２０に示した半導体装置１によっても、図１０に示した半導体装置１と同様にゲート電極５０のコレクタ領域６０と対向する領域の面積が小さくなり、ゲート−コレクタ間容量を削減できる。図２０に示した形状のゲート電極５０は、例えば以下のように形成される。

図５に示したように溝２００の内壁面上に絶縁膜４０を形成した後、図２１に示すように、ポリシリコン膜からなる底面電極１５０を溝２００の底面に形成する。次いで、図２２に示すように溝２００を埋め込むようにして、全面に下部層間絶縁膜７０ａを成膜する。

その後、下部層間絶縁膜７０ａの溝２００を埋め込んだ領域上にフォトレジスト膜６０２を形成する。そして、フォトレジスト膜６０２をマスクにして下部層間絶縁膜７０ａをウェットエッチングすることにより、図２３に示すように、上面から下面に向けて連続的に徐々に狭くなるテーパ形状に下部層間絶縁膜７０ａを側面からエッチングする。

フォトレジスト膜６０２を除去した後、図２４に示すように、下部層間絶縁膜７０ａの上面が溝２００の開口部と同一平面になるまで、下部層間絶縁膜７０ａの上部をエッチングする。次いで、ポリシリコン膜を全面に形成した後、このポリシリコン膜をエッチングすることによって図２５に示すようにゲート電極５０を形成する。

更に、全面に形成した上部層間絶縁膜７０ｂをパターニングすることにより、図２６に示すようにソース領域３０とベース領域２０の表面の一部を露出させる。その後、ソース電極９０及びコレクタ電極８０を形成して、図２０に示した半導体装置１が完成する。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

上記では、半導体装置１がＩＧＢＴである例を示した。しかし、半導体装置１がトレンチゲート型を採用した他の構造のスイッチング素子であってもよい。図２７に、半導体装置１がトレンチゲート型のＭＯＳＦＥＴである一例を示した。図２７に示した半導体装置１は、ドリフト領域１０の下面にｎ型のドレイン領域１６０が配置された構造のＭＯＳＦＥＴである。ドレイン領域１６０の下面に、ドレイン領域１６０と電気的に接続するドレイン電極１８０が配置されている。

図２７に示したＭＯＳＦＥＴの半導体装置１の場合にも、ドリフト領域１０と対向する領域にゲート電極５０が配置されていないため、ゲート−ドレイン間の帰還容量を低減することができる。その結果、半導体装置１のスイッチング速度が向上する。また、ゲート電極５０が形成された溝の底部にソース領域３０と同電位の底面電極１５０が配置されているため、ゲート−ドレイン間容量を更に低減することができる。なお、図１０や図２０に示した半導体装置１と同様に、ＭＯＳＦＥＴの場合にも、ゲート電極５０の下面の面積を上面の面積よりも狭くしてもよい。

また、半導体装置１がｎチャネル型である場合を例示的に説明したが、半導体装置１がｐチャネル型であっても本発明の効果を得られることは明らかである。

このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…第１半導体領域、ドリフト領域
２０…第２半導体領域、ベース領域
３０…第３半導体領域、ソース領域
４０…絶縁膜
５０…制御電極、ゲート電極
６０…コレクタ領域
６５…フィールドストップ領域
７０…層間絶縁膜
８０…コレクタ電極
９０…ソース電極
１００…チャネル領域
１５０…底面電極
１６０…ドレイン領域
１８０…ドレイン電極
２００…溝

Claims

第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域の上面から延伸して前記第３半導体領域及び前記第２半導体領域を貫通して前記第１半導体領域まで達する溝の底面上及び側面上に一定の膜厚で配置された絶縁膜と、
前記溝の側面上の前記絶縁膜上において、前記第１半導体領域と対向する領域の残余の領域において少なくとも前記第２半導体領域と対向する領域に沿って帯状に配置された制御電極と、
前記制御電極と離間して前記溝の底面で前記絶縁膜上に配置された、前記第３半導体領域と同一電位であり、上面が前記制御電極の底面より低い位置にある底面電極と
を備え、前記制御電極の前記溝の底面に対向する下面の面積が、前記制御電極の前記溝の開口部に近い上面の面積よりも狭いことを特徴とする半導体装置。
前記制御電極の前記溝の底面と平行な断面積が、前記上面と前記下面との間で階段状に変化することを特徴とする請求項１に記載の半導体装置。
前記制御電極の前記溝の底面と平行な断面積が、前記上面から前記下面に向けて連続的に徐々に狭くなることを特徴とする請求項１に記載の半導体装置。