CN107644909A - 半导体装置 - Google Patents

Abstract

本发明提供降低了在槽的底面产生的反馈电容的沟槽栅型的半导体装置。半导体装置具有：漂移区(10)；基区(20)，其配置在漂移区(10)上；发射区(30)，其配置在基区(20)上；内壁绝缘膜(40)，其配置在槽的内壁，该槽从发射区(30)的上表面延伸并贯通发射区(30)和基区(20)；栅电极(50)，其与基区(20)的侧面对置地配置在槽的侧面的内壁绝缘膜(40)上；底面电极(150)，其与栅电极(50)绝缘分离地配置在槽的底面的内壁绝缘膜(40)上；以及层间绝缘膜(70)，其设于栅电极(50)和底面电极(150)之间，从栅电极(50)的下表面的至少一部分到槽的底面的距离，比从底面电极(150)的下表面的至少一部分到槽的底面的距离长。

Description

半导体装置

技术领域

本发明涉及沟槽栅型的半导体装置。

背景技术

作为进行大电流的开关动作的开关元件(功率半导体元件)，采用功率MOSFET和绝缘栅型双极晶体管(IGBT)等。在这些开关元件中采用沟槽型的栅电极构造(沟槽栅型)，即在形成于半导体基体的槽(沟槽)内形成栅绝缘膜和栅电极。但是，在沟槽栅型的半导体装置中，栅电极和漏区之间的电容(栅极-漏极间电容)、栅电极和集电区之间的电容(栅极-集电极间电容)等的反馈电容较大。因此，开关速度下降，在高频动作中产生问题。

在研究用于减小反馈电容的各种方法。例如，已公开了如下的构造：在槽的侧面配置栅电极，在槽的底面配置与发射电极连接的电极(例如，参照专利文献1)。

【现有技术文献】

【专利文献】

【专利文献1】日本特开2015－201615号公报

发明内容

发明要解决的问题

但是，在上述构造中，反馈电容的减小不充分。因此，本发明的目的在于，提供降低了在槽的底面产生的反馈电容的沟槽栅型的半导体装置。

用于解决问题的手段

本发明的一个方式提供半导体装置，该半导体装置具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，其配置在第1半导体区域上；第1导电型的第3半导体区域，其配置在第2半导体区域上；内壁绝缘膜，其配置在槽的内壁，该槽从第3半导体区域的上表面延伸并贯通第3半导体区域和第2半导体区域；控制电极，其与第2半导体区域的侧面对置地配置在槽的侧面的内壁绝缘膜上；底面电极，其与控制电极绝缘分离地配置在槽的底面的内壁绝缘膜上；以及层间绝缘膜，其设于控制电极和底面电极之间，从控制电极的下表面的至少与所述底面电极对置的一侧到槽的底面的距离，比从底面电极的下表面到槽的底面的距离长。

发明效果

根据本发明，能够提供降低了在槽的底面产生的反馈电容的沟槽栅型的半导体装置。

附图说明

图1是示出本发明的实施方式的半导体装置的构造的剖面示意图。

图2是示出本发明的实施方式的半导体装置的槽的内部构造的示意图。

图3是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之一)。

图4是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之二)。

图5是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之三)。

图6是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之四)。

图7是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之五)。

图8是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之六)。

图9是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之七)。

图10是用于说明本发明的实施方式的半导体装置的制造方法的工序剖面示意图(之八)。

图11是示出本发明的实施方式的半导体装置的槽的内部的另一种构造的示意图。

图12是示出本发明的实施方式的半导体装置的层间绝缘膜的另一种构造的示意图。

图13是示出本发明的实施方式的变形例的半导体装置的构造的剖面示意图。

图14是示出本发明的其它实施方式的半导体装置的构造的剖面示意图。

图15是示出本发明的其它实施方式的半导体装置的构造的剖面示意图。

图16是示出本发明的其它实施方式的半导体装置的构造的剖面示意图。

图17是示出本发明的实施方式的半导体装置的槽的内部的另一种构造的示意图。

图18是示出本发明的实施方式的半导体装置的槽的内部的另一种构造的示意图。

标号说明

10漂移区；20基区；30发射区；40内壁绝缘膜；50栅电极；60集电区；65场终止区域；70层间绝缘膜；71第1层间绝缘膜；72第2层间绝缘膜；73热氧化膜；80集电电极；90发射电极；100槽；150底面电极。

具体实施方式

下面，参照附图说明本发明的实施方式。在下面的附图中，对相同或者相似的部分标注相同或者相似的标号。但是，应该注意，附图是示意性的图，厚度和平面尺寸的关系、各部分的长度的比率等与实际产品不同。因此，具体尺寸应该是参照以下的说明进行判定的尺寸。并且，当然也包括附图彼此间相互的尺寸的关系和比率不同的部分。

并且，以下示出的实施方式是示例用于具体实施本发明的技术思想的装置和方法的方式，本发明的技术思想不将构成部件的形状、构造、配置等确定为下述的方式。本发明的实施方式能够在权利要求书的范围内进行各种变更。

本发明的实施方式的半导体装置如图1所示具有：第1导电型的第1半导体区域(漂移区10)；第2导电型的第2半导体区域(基区20)，其配置在第1半导体区域上；第1导电型的第3半导体区域(发射区30)，其配置在第2半导体区域上。在槽的内壁上配置有内壁绝缘膜40，该槽形成为从第3半导体区域的上表面延伸并贯通第3半导体区域和第2半导体区域而到达第1半导体区域。

槽沿着上述的半导体区域的层叠体的主面延伸，延伸的方向的槽的长度比槽的宽度W长。图1示出与槽延伸的方向垂直的截面。

图1所示的半导体装置是沟槽栅型的IGBT，具有与基区20的侧面对置地配置在槽的侧面的内壁绝缘膜40上的控制电极(栅电极50)。如图1所示，栅电极50的下表面的底面电极150侧不与槽的底面的内壁绝缘膜40接触。另外，半导体装置具有与栅电极50绝缘分离地配置在槽的底面的内壁绝缘膜40上的底面电极150。底面电极150与发射区30电连接。

第1导电型和第2导电型是彼此相反的导电型。即，如果第1导电型是n型、则第2导电型是p型，如果第1导电型是p型、则第2导电型是n型。下面，示例地说明第1导电型是n型、第2导电型是p型的情况。

如图1所示，在栅电极50和底面电极150之间、以及栅电极50的下表面和内壁绝缘膜40之间，在设于底面电极150上的槽的内部的间隙中埋设有层间绝缘膜70。通过层间绝缘膜70将栅电极50和底面电极150绝缘分离。在半导体装置中，从栅电极50的下表面到槽的底面的距离(以下称为“第1距离d1”)，比从底面电极150的下表面到槽的底面的距离(以下称为“第2距离d2”)长，或者第1距离d1和第2距离d2相等。即，位于栅电极50的下方的栅电极50和漂移区10之间的绝缘膜的厚度(在图1中指内壁绝缘膜40与层间绝缘膜70的厚度之和)，比位于底面电极150的下方的底面电极150和漂移区10之间的绝缘膜的厚度(在图1中指内壁绝缘膜40的厚度)厚或者相等。

漂移区10配置在p型的集电区60的一个主面上。另外，在漂移区10和集电区60之间配置有杂质浓度比漂移区10高的n型的场终止区域65。利用场终止区域65限制在半导体装置的导通状态下从集电区60到达漂移区10的空穴的量。并且，抑制在半导体装置的截止状态下从漂移区10的上表面延伸的耗尽层到达集电区60。在集电区60的另一个主面上配置有与集电区60电连接的集电电极80。

栅电极50隔着内壁绝缘膜40与基区20对置配置。在基区20的上部选择性地配置发射区30。发射电极90配置在层间绝缘膜70上，发射电极90与基区20和发射区30连接。通过层间绝缘膜70将栅电极50和发射电极90电绝缘。

在图1所示的半导体装置中，隔着内壁绝缘膜40与栅电极50对置的基区20的表面是形成沟道的沟道区。即，内壁绝缘膜40的栅电极50和基区20之间的区域作为栅绝缘膜发挥作用。栅电极50至少与基区20对置配置，使得在基区20中沿着槽形成从发射区30到漂移区10的沟道。并且，优选栅电极50的槽的角部侧的端部(槽的侧面侧的端部)延伸到比基区20和漂移区10的界面与槽的侧面相交的位置低的位置、即漂移区10上。由此，能够在基区20中沿着槽可靠地形成从发射区30到漂移区10的沟道，使半导体装置可靠地导通。

如图1所示，在槽的内壁对置的侧面分别配置有栅电极50。并且，在与槽的延伸方向垂直的截面中，栅电极50不是沿着槽的内壁连续地配置，在槽的底面没有配置栅电极50。

在此，对图1所示的半导体装置的动作进行说明。在发射电极90和集电电极80之间施加规定的集电极电压，在发射电极90和栅电极50之间施加规定的栅极电压。例如，集电极电压约是300V～1600V，栅极电压约是10V～20V。在这样将半导体装置设为导通状态时，沟道区从p型反转成n型而形成沟道。电子在所形成的沟道中通过，从发射电极90注入到漂移区10中。集电区60和漂移区10之间成为顺偏置，空穴(孔)从集电电极80经由集电区60依次移动到漂移区10、基区20。在进一步继续增加电流时，来自集电区60的空穴增加，空穴蓄积在基区20的下方。其结果是，导通电压通过传导度调制而降低。

在使半导体装置从导通状态成为截止状态的情况下，控制栅极电压使其比阈值电压低。例如，使栅极电压达到与发射极电压相同的电位或者负电位。由此，基区20的沟道消失，从发射电极90向漂移区10的电子的注入停止。集电电极80的电位比发射电极90高，因而耗尽层从基区20与漂移区10的界面处扩展，并且在漂移区10中蓄积的空穴泄露到发射电极90。此时，空穴在槽和槽之间的半导体区域中通过并移动。即，槽之间的区域是空穴的吸出口。

以往，在沟槽栅型的半导体装置中，存在在栅电极的端部和底面电极的端部之间产生放电而错误动作的问题。但是，在图1所示的半导体装置中，槽的宽度大于槽的深度，槽的底面整体上比较平坦。并且，栅电极50的下表面的至少与底面电极150对置的一侧的位置，比底面电极150在栅电极50侧的上表面的位置靠上侧。并且，从栅电极50的下表面的至少与底面电极150对置的一侧到槽的底面的距离，比从与栅电极50对置的侧面侧的底面电极150的下表面到槽的底面的距离长。其结果是，能够减少在栅电极的端部和底面电极的端部之间产生放电而错误动作的情况。

另外，在图1所示的半导体装置中，优选在槽的底面没有配置栅电极50，栅电极50的下表面与槽之间的距离比栅电极50的侧面与槽之间的距离长。因此，能够降低栅电极50和集电区60之间的反馈电容(栅极-集电极间电容)。

另外，通过在槽的底面上配置与发射区30相同电位的底面电极150，半导体装置在截止状态下作为场板发挥作用，能够使耗尽层从槽的底部向漂移区10良好地扩展。另外，通过在槽的底面上配置底面电极150，与在槽内整体中设置栅电极50的情况相比，进一步降低栅极-集电极间的反馈电容。另外，为了将底面电极150与发射区30电连接，例如在被埋设于槽中的层间绝缘膜70设置贯通孔，用导电体膜填埋该贯通孔，将底面电极150和发射电极90电连接。贯通孔既可以设于活性区域的至少一部分，也可以设于底面电极150的端部(半导体装置的外周侧)。

另外，在图1所示的半导体装置中，优选栅电极50的下方的第1距离d1比底面电极150的下方的第1距离d2长。即，栅电极50和集电区60的间隔扩大，由此能够进一步降低栅极-集电极间的反馈电容。

如上所述，在图1所示的半导体装置中，在槽的底面产生的反馈电容降低。其结果是，能够缩短半导体装置的开关时间。

并且，通过使第1距离d1比第1距离d2长，如图2所示，栅电极50的端部51与底面电极150的端部151的距离、以及栅电极50的端部51与槽的角部101(槽的底面与侧面的边界部)的距离扩大。其结果是，能够抑制在栅电极50的端部51和底面电极150的端部151之间的放电的产生、以及在栅电极50的端部51与槽的角部101之间的放电的产生。因此，在图1所示的半导体装置中，能够使电气特性稳定。

另外，由于将栅电极50和底面电极150分开配置，在远离这些电极的位置，槽的角部101的耐压降低。为了抑制该耐压的降低，优选将栅电极50配置在槽的角部101的附近。因此，如图2所示，优选栅电极50的下表面的位置比底面电极150的上表面的位置靠下。

并且，如图2所示，优选形成如下的内壁绝缘膜40，使得配置在槽的底面的区域的膜厚、比配置在槽的侧面且与基区20对置的区域的膜厚厚。具有如下的倾向：在扩宽栅电极50的宽度时，在槽的底面中的栅电极50和半导体区域之间产生的寄生电容增加。但是，通过在槽的底面中将内壁绝缘膜40的膜厚加厚，能够降低该寄生电容。

但是，由于内壁绝缘膜40的配置在槽的侧面的区域作为栅绝缘膜发挥作用，因而在槽的侧面将内壁绝缘膜40的膜厚加厚是有界限的。因此，与内壁绝缘膜40的配置在槽的侧面的区域的膜厚相比，将内壁绝缘膜40的配置在槽的底面的区域的膜厚加厚。例如，将内壁绝缘膜40在槽的底面的膜厚设为约300nm，将在槽的侧面的膜厚设为约150nm。

内部配置有栅电极50的槽的宽度W在宽至固定程度时，如以下说明的那样，半导体装置的导通电压降低，而且耐压提高。这种情况时的槽的宽度W例如约为3μm～20μm。

首先，说明导通电压降低的理由。在半导体装置处于导通状态时，在形成于沟道区的沟道中通过并从发射电极90主要沿着槽的侧面移动的电子被注入到漂移区10中。在槽的底面的下方的漂移区10的厚度例如为30μm～180μm，相比槽的宽度W足够宽。因此，即使是槽的宽度W变宽时，沿着槽移动的电子在比槽深的区域中扩散在漂移区10中。由此，不仅槽之间的区域的正下方的集电区60和漂移区10的界面，而且在比其宽广的范围中集电区60和漂移区10的界面也成为顺偏置，空穴从集电区60移动到漂移区10中。

从集电区60移动过来的空穴的移动受到槽的底面的阻碍，空穴被蓄积在槽的底面附近的漂移区10中，而产生传导度调制。在槽的宽度W越宽时，空穴越容易蓄积在槽的底面附近的漂移区10中。因此，向发射电极90移动的空穴减少，导通电压降低。

另外，在槽和槽的间隔S较宽时，导致不能蓄积在基区20的下方而向基区20移动的空穴的量增加、或者芯片面积增大。因此，为了降低导通电压，优选槽的宽度W比间隔S宽。

下面，说明通过扩大槽的宽度W，半导体装置的耐压提高的理由。在使半导体装置从导通状态成为截止状态时，耗尽层不仅从与基区20的PN结，而且也从槽的底面周边扩展到漂移区10中。此时，优选耗尽层的扩展方式一样且扩展到更宽的范围。在耗尽层的扩展不均匀或狭窄的情况下，耐压降低。在槽的宽度W较窄的情况下，作为电场集中点的槽的角部101彼此较近，因而在槽的底面的正下方，耗尽层的均匀性良好且扩展到宽的范围。但是，在槽的宽度W较宽的情况下，槽的角部101彼此较远，因而在角部101之间的槽的底面的正下方的耗尽层更加均匀或者扩展到更宽的范围。因此，在槽的宽度W较宽的半导体装置中，耐压提高。

并且，通过使槽和槽的间隔S相对变窄，半导体装置的耐压提高。这是基于以下的理由。即，槽之间的区域中的耗尽层的深度比槽的正下方的耗尽层的深度浅。在间隔S较宽时，从槽之间的区域中的与基区20的PN结扩展的耗尽层进一步平坦化。因此，槽的底面的耗尽层成为与从槽的侧面扩展的耗尽层连接的部分进一步变形而得到的形状。因此，电场集中在耗尽层变形的部分即槽的角部101的附近，耐压降低。因此，优选间隔S狭窄到某种程度，例如使间隔S比槽的宽度W狭窄。

如上所述，在图1所示的半导体装置中，优选槽的宽度W较宽、间隔S较窄。例如，形成如下的槽，在俯视观察时，槽延伸的长边方向的长度比槽的宽度W长，而且槽的宽度W比相邻的槽和槽的间隔S宽。

在槽的宽度W较宽的情况下，具有栅极-集电极之间的反馈电容增加的倾向。但是，在图1所示的半导体装置中，通过在槽的底面配置使用底面电极150的电容部，能够降低栅极-集电极之间的反馈电容。

在此，优选底面电极150的宽度大于底面电极150的厚度。由此，能够抑制栅电极50与底面电极150对置的部分，使栅电极50接近槽的角部101。其结果是，能够抑制栅极-发射极之间的电容，确保耐压。

然而，由于芯片面积是有界限的，因而在设芯片尺寸固定的情况下，在扩大槽的宽度W时，沟道条数减少。此时，当沟道区在半导体装置的芯片尺寸中所占的比率减小至一定程度时，集电极-发射极之间的饱和电压增大。因此，在因沟道条数的减少而引起的导通电压的上升的效果大于通过扩大槽的宽度W使空穴蓄积而导通电压降低的效果时，半导体装置的导通电压上升。

本发明人们根据上述观点进行研究的结果是，优选槽的宽度W约为3μm～20μm。另外，更优选槽的宽度W约为5μm～13μm。根据本发明人们的研究，在槽的宽度W约为7μm的情况下，能够最有效地使导通电压降低。由于槽的深度通常约为5μm，因而将槽的宽度W扩大的结果是，产生槽的宽度W比槽的深度大的情况。

如以上说明的那样，在本发明的实施方式的半导体装置中，从栅电极50的下表面到槽的底面的第1距离d1、比从底面电极150的下表面到槽的底面的第2距离d2长。因此，能够进一步降低栅极-集电极之间的反馈电容。其结果是，半导体装置的开关速度提高。并且，能够抑制在半导体装置的内部的放电的产生。因此，电气特性稳定。另外，通过扩大槽的宽度W，能够实现高耐压、低导通电压的半导体装置。

参照图3～图10说明本发明的实施方式的半导体装置的制造方法。图3～图10图示出包含一个槽的区域。另外，以下叙述的制造方法是一个例子，当然能够利用包括其变形例在内的除此以外的各种制造方法来实现。

如图3所示，利用杂质扩散法或者外延生长法在n^-型的漂移区10上形成p^-型的基区20，n^-型的漂移区10形成于p⁺型的集电区60和n⁺型的场终止区域65的层叠体上。例如，利用杂质扩散法从漂移区10的上表面将p型杂质注入漂移区10中，然后通过退火处理进行扩散，使基区20形成为实质上一样的厚度。基区20中的p型杂质例如是硼(B)。然后，如图4所示，例如采用离子注入和扩散在基区20的上表面的一部分选择性地形成n⁺型的发射区30。

然后，如图5所示，形成从发射区30的上表面延伸并贯通发射区30和基区20、末端到达漂移区10的槽100。槽100能够利用例如光刻技术和蚀刻技术形成。

然后，如图6所示，在槽100的内壁面上形成内壁绝缘膜40。例如，利用热氧化法形成氧化硅(SiO₂)作为内壁绝缘膜40。内壁绝缘膜40的膜厚例如约为100nm～300nm。

在形成内壁绝缘膜40后，在整个面上形成添加了杂质的多晶硅膜500。由此，如图7所示，在槽100的内部，在内壁绝缘膜40上配置多晶硅膜500。此时，如图7所示，槽100的内部未被多晶硅膜500填埋，多晶硅膜500是沿着槽100的壁面形成的。

然后，如图8所示，在形成有栅电极50的槽侧面和形成有底面电极150的槽底面的多晶硅膜500的表面，利用光刻技术和蚀刻技术等形成掩膜510。如图8所示，在配置于槽侧面的掩膜510a和形成于槽底面的掩膜510b之间设有间隙。例如，掩膜510a和掩膜510b使用氧化膜等。

蚀刻用掩膜采用图8所示的掩膜510，通过各向同性蚀刻对多晶硅膜500进行蚀刻。此时，利用从掩膜510a和掩膜510b的间隙进入的蚀刻方式，对在槽100的角部配置的多晶硅膜500进行蚀刻。由此，如图9所示，在多晶硅膜500的下表面和内壁绝缘膜40之间形成间隙。通过以上处理，形成由多晶硅膜500构成的栅电极50。此时，在栅电极50的下表面和内壁绝缘膜40之间没有形成完全的间隙，在栅电极50的下表面和内壁绝缘膜40部分接触的情况下，第1距离d1和第2距离d2相等。并且，当在栅电极50的下表面和内壁绝缘膜40之间形成完全的间隙的情况下，通过后面的图10的工序，间隙被层间绝缘膜70填埋，因而第1距离d1比第2距离d2长。

并且，多晶硅膜500的被掩膜510b遮盖的区域作为底面电极150残留于槽100的底面。在该制造方法中，栅电极50和底面电极150是在同一工序中形成的，栅电极50的材料和底面电极150的材料相同。

在将掩膜510去除后，如图10所示，在整个面上形成填埋槽100的层间绝缘膜70。然后，在层间绝缘膜70上形成与发射区30和基区20连接的发射电极90。例如，在层间绝缘膜70的一部分设置开口部，使发射区30和基区20的表面露出，形成填埋该开口部的发射电极90。另外，在集电区60的背面上形成集电电极80，完成图1所示的半导体装置。

根据以上说明的本发明的实施方式的半导体装置的制造方法，能够使从栅电极50的下表面到槽100的底面的第1距离d1、比从底面电极150的下表面到槽100的底面的第2距离d2长或者与其相同。其结果是，能够降低栅极-集电极之间的电容。另外，能够抑制在栅电极50的端部51和底面电极150的端部151之间的放电、以及在栅电极50的端部51和槽的角部101之间的放电。

另外，为了形成使在槽的底面的膜厚比在槽的侧面的膜厚厚的内壁绝缘膜40，能够采用以下的方法等。即，在槽100的内壁整体形成氧化膜，然后蚀刻去除侧面上的氧化膜。然后，在槽的侧面上及底面上再次形成氧化膜。

另外，以上示例性地说明了在同一工序中形成栅电极50和底面电极150、使栅电极50的材料和底面电极150的材料相同的情况。但是，也可以在不同的工序中形成栅电极50和底面电极150。在这种情况下，栅电极50的材料和底面电极150的材料也可以不同。

在参照图10说明的层间绝缘膜70的形成过程中，需要在栅电极50的下方无间隙地配置层间绝缘膜70。为了在由栅电极50和底面电极150包围的角部无间隙地埋设层间绝缘膜70，优选层间绝缘膜70使用回流性较高的在形成时较柔软的材料。

例如，层间绝缘膜70适合使用含有高浓度的磷(P)的BPSG膜等。但是，在栅电极50采用多晶硅膜的情况下，在BPSG膜和栅电极50接触时，磷扩散至栅电极50。其结果是，栅电极50的导电性变化，半导体装置的特性劣化。

因此，为了使栅电极50的导电性不变，优选如图11所示，在栅电极50和由BPSG膜构成的第1层间绝缘膜71之间配置第2层间绝缘膜72，作为防止磷的扩散的保护膜。第2层间绝缘膜72使用不影响栅电极50的导电性的材料。例如，采用TEOS的NSG膜等适合于第2层间绝缘膜72。另外，第2层间绝缘膜72也可以形成为比第1层间绝缘膜71薄。通过形成较厚的层间绝缘膜71，能够将层间绝缘膜70无间隙地填埋在槽内。

如上所述，优选使用将回流性较高但使栅电极50的导电性变化的材质的第1层间绝缘膜71、和不影响栅电极50的导电性的第2层间绝缘膜72层叠而成的层间绝缘膜70。由此，能够利用层间绝缘膜70无间隙地填埋槽的内部直到角部，而且防止半导体装置的特性的劣化。

另外，也可以通过使栅电极50的表面热氧化，如图12所示，在栅电极50和第2层间绝缘膜72之间配置热氧化膜73。利用致密且膜厚均匀的热氧化膜73，能够更加可靠地防止磷从由BPSG膜构成的第1层间绝缘膜71向栅电极50的扩散。

另外，为了使层间绝缘膜70容易进入到角部，如图11所示，使栅电极50的下表面形成为连接栅电极50在槽的角部侧的端部和栅电极50在底面电极150侧的端部，也可以是栅电极50的下表面的至少一部分缺失。并且，也可以在栅电极50的下表面形成楔面，使得连接栅电极50在槽的角部侧的端部和栅电极50在底面电极150侧的端部。即，通过使栅电极50的下表面与槽100的底面的距离随着接近槽100的侧面而变短，层间绝缘膜70容易进入到角部。

在此，在图11的半导体装置中，从栅电极50在槽的角部侧的下表面的端部(栅电极50在槽的角部侧的端部)到槽的底面的距离d3，比从底面电极150在栅电极50侧的下表面到槽的下表面的距离d5长。并且，栅电极50在底面电极150侧的下表面的端部(栅电极50在底面电极150侧的端部)位于比底面电极150在栅电极50侧的上表面高的位置，栅电极50在底面电极150侧的下表面的端部位于比底面电极150在栅电极50侧的上表面靠上的位置。并且，从栅电极50在底面电极150侧的端部到槽的底面的距离d4，比从底面电极150在栅电极50侧的上表面到槽的底面的距离d6长。而且，栅电极50的下表面形成为连接栅电极50在槽的角部侧的下表面的端部和栅电极50在底面电极150侧的端部。在栅电极50的下表面中至少一部分缺失，例如在栅电极50的下表面中设有楔面。在图11的半导体装置中，能够抑制栅电极50在底面电极150侧的端部和底面电极150之间的放电，减少半导体装置错误动作的情况。

在此，也可以如图17的半导体装置所示，从栅电极50在槽的角部侧的下表面的端部到槽的底面的距离d3，和从与栅电极50对置的一侧的底面电极150的下表面到槽的上表面的距离d5相同。而且，在图17的半导体装置中，也是栅电极50在底面电极150侧的下表面的端部位于比底面电极150在栅电极50侧的上表面靠上的位置，在栅电极50的下表面设有楔面，使得从栅电极50在底面电极150侧的下表面到槽的底面的距离d4，比到底面电极150的上表面的距离d6长。因此，在图17的半导体装置中，也能够减少在栅电极的端部和底面电极的端部之间产生放电而错误动作的情况。并且，虽然反馈电容比图11的半导体装置增加，但图17的半导体装置通过将栅电极50配置在槽的角部101的附近，改善了槽的角部101的附近的耐压，因而是优选的方式。

另外，也可以如图18所示，从栅电极50在槽的角部侧的端部到槽的底面的距离d3，比从与栅电极50对置的一侧的底面电极150的下表面到槽的底面的距离d5短。而且，在图18的半导体装置中，也是栅电极50在底面电极150侧的端部位于比底面电极150的上表面靠上的位置，在栅电极50的下表面设有楔面，使得从栅电极50在底面电极150侧的端部到槽的底面的距离d4，比从底面电极150的上表面到槽的底面的距离d6长。在图18的半导体装置中，也能够抑制在栅电极的端部和底面电极的端部之间的放电的发生，减少错误动作的情况。并且，虽然反馈电容比图11的半导体装置增加，但图18的半导体装置通过将栅电极50配置在槽的角部101的附近，进一步改善了槽的角部101的附近的耐压，因而是更优选的方式。

另外，也可以如图11所示，使底面电极150形成为梯形状，使得底面电极150的下表面大于底面电极150的上表面，底面电极150的膜厚随着接近槽100的侧面而变薄。由此，层间绝缘膜70也容易进入到角部。

并且，如图11所示，底面电极150的下表面与栅电极50在槽的角部侧的端部之间的距离，比底面电极150的上表面与栅电极50在底面电极150侧的端部之间的距离长。由此，能够使在栅电极50和底面电极150的间隙处产生的电场的畸变平缓。

在将槽100的宽度W扩大的情况下，在槽100的上方，层间绝缘膜70的上表面产生凹坑，发射电极90和栅电极50的上部的间隔变窄，有可能耐压降低。因此，也可以如图11所示使栅电极50的上表面形成楔面。通过使栅电极50的上表面随着接近槽100的中央部而降低，能够抑制由于栅电极50和发射电极90接近而引起的半导体装置的耐压的减小。

<变形例>

图13示出本发明的实施方式的半导体装置的变形例。在图13所示的半导体装置中，内壁绝缘膜40的膜厚在远离槽的侧面的中央区域比在接近槽的侧面的周边区域厚。即，从底面电极150的下表面到槽的底面的距离，在中央区域比在底面电极150的周边区域长。因此，能够降低半导体装置的发射极-集电极之间的电容。

(其它实施方式)

如上所述利用实施方式记述了本发明，但不应该理解为构成本公开内容的一部分的叙述及附图是用于限定本发明的。显而易见，本领域技术人员能够从本公开内容想到各式各样的替代实施方式、实施例及应用技术。

以上示出了半导体装置是IGBT的示例。但是，半导体装置也可以是采用沟槽栅型的其它构造的开关元件。图14示出半导体装置是沟槽栅型的MOSFET的一例。图14所示的半导体装置是在漂移区10的下表面配置有n型的漏区160的构造的MOSFET。在漏区160的下表面配置有与漏区160电连接的漏电极180。

即使是图14所示的MOSFET的半导体装置，通过使从栅电极50的下表面到槽的底面的第1距离d1、比从底面电极150的下表面到槽的底面的第2距离d2长，也能够降低栅极-漏极之间的反馈电容。其结果是，半导体装置的开关速度提高。另外，即使是沟槽栅型的MOSFET，也可以使层间绝缘膜70形成为将图11所示的第1层间绝缘膜71和第2层间绝缘膜72层叠而成的构造。因此，能够利用层间绝缘膜70无间隙地填埋槽的内部直到角部，而且防止半导体装置的特性的劣化。

另外，在图1的半导体装置中示出在栅电极50的下表面的整个面上、使从栅电极50的下表面到槽的底面的距离比从底面电极150的下表面到槽的底面的距离长的情况。但是，在栅电极50的下表面的一部分中，使从栅电极50在底面电极150侧的下表面到槽的底面的距离、比从与栅电极50对置的侧面侧的底面电极150的下表面到槽的底面的距离长。另外，将栅电极50的在槽的侧面侧的位置设为，一直延伸到比底面电极150的侧面侧的上表面的位置靠下侧、且与底面电极150的侧面侧的下表面的位置大致相同。在这种情况下，也能够降低栅极-漏极之间的反馈电容。也可以如图16～图18的半导体装置那样，不在栅电极50和由BPSG膜构成的第1层间绝缘膜71之间设置第2层间绝缘膜72/及热氧化膜73作为防止磷的扩散的保护膜。

例如，在图15所示的半导体装置中，不设置第2层间绝缘膜72/及热氧化膜73，由第1层间绝缘膜71形成层间绝缘膜70。其中，栅电极50的底面电极侧的端部比底面电极150在栅电极50侧的上表面靠上，从栅电极50的下表面的一部分(栅电极50在底面电极150侧的端部)到槽的底面的距离d4，比从底面电极150的上表面到槽的底面的距离d6长。并且，从栅电极50的下表面的另一部分(栅电极50在槽的角部侧的端部)到槽的底面的距离d3，与从底面电极150的下表面到槽的底面的距离d5相同。在图15所示的半导体装置中，能够降低栅极-漏极之间的反馈电容。并且，能够改善在槽的角部的耐压。而且，能够减少在栅电极50的端部和底面电极150的端部之间产生放电而错误动作的情况。

另外，在图15所示的半导体装置中也可以是，从栅电极50的下表面的另一部分(栅电极50在槽的角部侧的端部)到槽的底面的距离d3，比从底面电极150的下表面到槽的底面的距离d5长。在该半导体装置中也能够降低栅极-漏极之间的反馈电容。并且，能够减少在栅电极50的端部和底面电极150的端部之间产生放电而错误动作的情况。

另外，在图15所示的半导体装置中也可以是，从栅电极50的下表面的另一部分(栅电极50在槽的角部侧的端部)到槽的底面的距离d3，比从底面电极150的下表面到槽的底面的距离d5短。在该半导体装置中，也能够减少在栅电极50的端部和底面电极150的端部之间产生放电而错误动作的情况。并且，能够进一步改善在槽的角部的耐压。而且，通过使栅电极50位于直到槽的角部附近的位置，能够进一步缓和槽的角部附近的电场。

并且，在图16～图18的半导体装置中，在栅电极50的下表面设置楔面，但也可以不在栅电极50的下表面设置楔面，而使栅电极50在底面电极150侧的下表面的高度与栅电极50在槽的角部侧的底面的高度相同。并且，在图16～图18的半导体装置中，也可以使栅电极50在底面电极150侧的端部的高度比底面电极150的上表面的高度低。在上述的半导体装置中，能够更可靠地防止磷从由BPSG膜构成的第1层间绝缘膜71向栅电极50的扩散。

并且，在图16～图18的半导体装置中，也可以适应不设置底面电极150而采用公知的沟槽栅型的其它构造的开关元件。在上述的半导体装置中，能够更可靠地防止磷从由BPSG膜构成的第1层间绝缘膜71向栅电极50的扩散。

并且，在图11中将底面电极150设为梯形状，使得底面电极150的膜厚随着接近槽100的侧面而变薄，即底面电极150的上表面的宽度小于底面电极150的下表面的宽度。但是，也可以将底面电极150设为如图16所示的梯形状，使得底面电极150的膜厚随着接近槽100的侧面而变厚。由此，被夹在底面电极150和栅电极50和内壁绝缘膜40之间的层间绝缘膜70的部分与底面电极150及栅电极50的贴合性良好，在被焊接于层间绝缘膜70上的发射电极90时，能够抑制在层间绝缘膜70产生偏移。

另外，图16的半导体装置与图11的半导体装置相比变更了底面电极150，反之在图17或者图18的半导体装置中，也可以置换为如图11的半导体装置的底面电极150那样的梯形状的底面电极150，即底面电极150的上表面的宽度小于底面电极150的下表面的宽度。在这种情况下，能够在厚度方向上充分确保栅电极50的下表面与底面电极150的距离，因而能够良好地抑制栅电极50和底面电极150之间的放电。

另外，示例地说明了半导体装置是n沟道型的情况，但在半导体装置是p沟道型时，显而易见也能够得到本发明的效果。

这样，本发明当然包含未在此处记述的各种实施方式等。因此，本发明的技术范围只能利用根据上述的说明是妥当的权利要求书的相关发明特定事项确定。

Claims (11)

1.一种半导体装置，其特征在于，该半导体装置具有：

第1导电型的第1半导体区域；

第2导电型的第2半导体区域，其配置在所述第1半导体区域上；

第1导电型的第3半导体区域，其配置在所述第2半导体区域上；

内壁绝缘膜，其配置在槽的内壁，该槽从所述第3半导体区域的上表面延伸并贯通所述第3半导体区域和所述第2半导体区域；

控制电极，其与所述第2半导体区域的侧面对置地配置在所述槽的侧面的所述内壁绝缘膜上；

底面电极，其与所述控制电极绝缘分离地配置在所述槽的底面的所述内壁绝缘膜上；以及

层间绝缘膜，其将所述控制电极和将所述底面电极之间绝缘，

从所述控制电极的下表面的至少一部分到所述槽的底面的距离，比从所述底面电极的下表面的至少一部分到所述槽的底面的距离长。

2.根据权利要求1所述的半导体装置，其特征在于，

所述控制电极的所述下表面的位置比所述底面电极的上表面的位置靠下。

3.根据权利要求1或2所述的半导体装置，其特征在于，

所述控制电极的所述下表面以如下方式形成为楔面：所述控制电极的所述下表面与所述槽的所述底面之间的距离随着接近所述槽的所述侧面而变短。

4.根据权利要求1～3中任意一项所述的半导体装置，其特征在于，

所述底面电极为如下的梯形状：所述底面电极的膜厚随着接近所述槽的所述侧面而变薄。

5.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，

从所述底面电极的所述下表面到所述槽的所述底面的距离在所述底面电极的所述下表面中，在中央区域比在周边区域长。

6.根据权利要求1～5中任意一项所述的半导体装置，其特征在于，

在俯视观察时，所述槽的延伸方向上的长度比所述槽的宽度长，而且所述槽的宽度比相邻的所述槽的间隔宽。

7.根据权利要求1～6中任意一项所述的半导体装置，其特征在于，

所述内壁绝缘膜的膜厚在被配置于所述槽的所述底面的区域中、比被配置于所述槽的所述侧面的区域厚。

8.根据权利要求1～7中任意一项所述的半导体装置，其特征在于，

在所述控制电极的所述下表面的整个面中，从所述控制电极的所述下表面到所述槽的所述底面的距离、比从所述底面电极的所述下表面到所述槽的所述底面的距离长。

9.根据权利要求1～8中任意一项所述的半导体装置，其特征在于，

从所述控制电极的所述下表面的所述底面电极侧的一部分到所述槽的所述底面的距离、比从所述底面电极的所述下表面到所述槽的所述底面的距离长，从所述控制电极的所述下表面的另一部分到所述槽的所述底面的距离、与从所述底面电极的所述下表面到所述槽的所述底面的距离相同。

10.根据权利要求1～9中任意一项所述的半导体装置，其特征在于，

所述控制电极的所述下表面的至少与所述底面电极对置的一侧的位置，比所述底面电极的所述控制电极侧的上表面的位置靠上侧。

11.一种半导体装置，其特征在于，该半导体装置具有：

第1导电型的第1半导体区域；

第2导电型的第2半导体区域，其配置在所述第1半导体区域上；

第1导电型的第3半导体区域，其配置在所述第2半导体区域上；

内壁绝缘膜，其配置在槽的内壁，该槽从所述第3半导体区域的上表面延伸并贯通所述第3半导体区域和所述第2半导体区域；

控制电极，其与所述第2半导体区域的侧面对置地配置在所述槽的侧面的所述内壁绝缘膜上；

底面电极，其与所述控制电极绝缘分离地配置在所述槽的底面的所述内壁绝缘膜上；以及

层间绝缘膜，其将所述控制电极和所述底面电极之间绝缘，

从所述控制电极的下表面的至少一部分到所述槽的底面的距离，为从所述底面电极的下表面的至少一部分到所述槽的底面的距离以上。