CN104465769A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其为沟槽栅型的半导体装置，能够低价制造且反馈电容被减小。半导体装置具备：层叠有第一半导体区域、第二半导体区域、第三半导体区域以及第四半导体区域的半导体基板；绝缘膜，其配置在从第四半导体区域上表面延伸并贯通第四半导体区域和第三半导体区域而到达第二半导体区域的槽的内壁上；控制电极，其在槽的侧面与第三半导体区域的侧面对置配置在绝缘膜上；第一主电极，其与第一半导体区域电连接；第二主电极，其与第三半导体区域和第四半导体区域电连接；底面电极，其与第二主电极电连接，在俯视观察时，槽的延伸方向的长度在槽的宽度以上，而且，槽的宽度比相邻的槽之间的间隔宽。

Description

半导体装置
技术领域
本发明涉及进行开关动作的沟槽栅型的半导体装置的结构。
背景技术
作为进行大电流的开关动作的开关元件(功率半导体元件)，使用了功率MOSFET、绝缘栅双极晶体管(Insulated Gate Bipolar Transistor：IGBT)等。这样的开关元件中，使用了在形成于半导体基板的槽(沟槽)中形成有绝缘膜和栅极的沟槽栅型的开关元件。IGBT中的槽的宽度通常被设定在大约1μm以下(例如参照专利文献1。)。
图6是表示这样的沟槽栅型的半导体装置110的结构的一例的剖视图。图6中，半导体基板180中，在成为漏层的n+层181之上，依次形成有n-层182，p-层183。在半导体基板180的正面侧，形成有贯通p-层183的槽185。槽185在与图6中的纸面垂直的方向延伸并平行地形成有多个(在图示的范围中为四个)。在各个槽185的内表面均一地形成有氧化膜186，而且栅极187形成为填埋了槽185。
并且，在半导体基板180的正面侧，在槽185的两侧形成有成为源区的n+层188。在半导体基板180的正面，形成有源极189。另一方面，在半导体基板180背面整个面与n+层181接触地形成有漏极190。另一方面，在半导体基板180的正面侧以覆盖槽185的方式形成有层间绝缘膜191，因此，源极189与n+层188和p-层183两者接触，而与栅极187绝缘。在图6所示的范围外的正面侧，例如在槽185的延伸方向(纸面垂直方向)的端部侧，所有的栅极187都被连接，并与公共的栅配线连接。并且，在图6所示范围内，源极189形成在整个正面，但是在正面侧，该栅配线与源极189分离地形成。因此，对于每个槽185，通过施加于栅配线(栅极187)的电压，通过槽185的侧面的p-层183形成沟道，半导体装置110导通。即，通过施加于栅极187的电压，能够进行源极189与漏极190之间的电流的开关控制。按每个槽185而形成的沟道全部并联连接，因此，能够在源极189与漏极190之间流过大电流。
另外，图6表示了功率MOSFET的结构，而在IGBT的情况下也能够应用同样的结构。此时，例如能够为这样的结构：在半导体基板180的下层配置p层(集电层)，背面电极与集电层接触。即，背面电极作为集电极发挥能够。
为了使该半导体装置高速进行动作，需要减小反馈电容Crss和输入电容Ciss。在图6的结构中，反馈电容Crss为栅极187与漏极190之间的电容，输入电容Ciss为栅极187与源极189之间的电容同反馈电容Crss之和。这里，图6的结构中，存在隔着槽185的底部的氧化膜186的电容，因此难以减小反馈电容Crss。通过增厚氧化膜186显然能够减小反馈电容Crss。但是，半导体装置的动作速度以外的特性也很大程度地取决于氧化膜186的厚度，因此，氧化膜186的厚度通常被设定为在动作速度以外能够获得所希望的特性。因此，与层间绝缘膜191不同，氧化膜186通过使与半导体层(p-层183等)之间的界面特性特别良好的热氧化而形成得薄。该情况下，难以减小反馈电容Crss。
为了解决这样的问题，例如，研究出了仅在槽185底部使氧化膜186特别厚的结构。并且，研究出了这样的结构：在槽185的底部设置具有与栅极187、氧化膜186分别相同的结构的第一半导体层、第一氧化膜，并在其上形成有上述的栅极187、氧化膜186。
根据这些结构，能够减小反馈电容Crss。另一方面，在这些结构中，将作为形成沟道的部分的槽185的侧面中的p-层183上(侧面)的氧化膜186形成得薄，因此，能够获得即使在动作速度以外特性也良好的半导体装置。
现有技術文献
专利文献1：日本特表2013－524481号
但是，在采用仅在槽底部使氧化膜186特别厚的结构的情况下，由于在热氧化工序中氧化均一地进行，因此，实际上在保持槽的侧面的绝缘膜较薄的情况下仅在槽的底面形成局部较厚的绝缘膜是很困难的。因此，为了形成局部较厚的绝缘膜，例如，需要有进行使所形成的绝缘膜局部保留的蚀刻，然后再次进行热氧化的工序，或者，需要进一步反复多次进行这样的工序，其制造工序变得复杂。另外，在槽的底部设置有第一半导体层、第一绝缘膜、而且具有公知的沟槽栅结构的结构还另外需要用于形成槽内的结构的工序，其制造工序依然复杂。这样，由于制造工序变得复杂，因此在采用上述的结构的情况下，难以以低成本来制造半导体装置。即，难以低价制造反馈电容Crss被减小的沟槽栅型的半导体装置。
另外，本申请人发现了在IGBT中通过加宽槽的宽度来降低通态电阻。但是，在加宽了槽的宽度的结构的IGBT中，存在反馈电容Crss增大的问题。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种能够低价地进行制造、且反馈电容减小的沟槽栅型的半导体装置。
根据本发明的一方式，提供一种半导体装置，其具备：(1)第一导电型的第一半导体区域；(2)第二导电型的第二半导体区域，其配置在第一半导体区域之上；(3)第一导电型的第三半导体区域，其配置在第二半导体区域之上；(4)多个第二导电型的第四半导体区域，其配置在第三半导体区域之上；(5)绝缘膜，其分别配置在从第四半导体区域的上表面延伸并贯通第四半导体区域和第三半导体区域而到达第二半导体区域的槽的内壁上；(6)控制电极，其在槽的侧面配置在绝缘膜的与第三半导体区域的侧面对置的区域上；(7)第一主电极，其与第一半导体区域电连接；(8)第二主电极，其与第四半导体区域电连接；以及(9)底面电极，其在槽的底面与控制电极间隔开地配置在绝缘膜之上，且与第二主电极电连接，在俯视观察时，槽的延伸方向的长度在槽的宽度以上，而且，槽的宽度比相邻的槽之间的间隔宽。
根据本发明的另一方式，提供一种半导体装置，其具备：(1)第一导电型的第一半导体区域；(2)第二导电型的第二半导体区域，其配置在第一半导体区域之上；(3)第一导电型的第三半导体区域，其配置在第二半导体区域之上；(4)多个第二导电型的第四半导体区域，其配置在第三半导体区域之上；(5)绝缘膜，其分别配置在从第四半导体区域的上表面延伸并贯通第四半导体区域和第三半导体区域而到达第二半导体区域的槽的内壁上；(6)控制电极，其在槽的侧面配置在绝缘膜的与第三半导体区域的侧面对置的区域上；(7)底面电极，其在槽的底面与控制电极间隔开地配置在绝缘膜之上；(8)第一主电极，其与第一半导体区域电连接；(9)层间绝缘膜，其配置在控制电极和底面电极之上；以及(10)第二主电极，其隔着层间绝缘膜在控制电极和底面电极上方配置在第三半导体区域上和第四半导体区域上，且与第四半导体区域和底面电极电连接，在俯视观察时，槽的面积比相邻的槽之间的半导体区域的面积大。
根据本发明，能够提供一种沟槽栅型的半导体装置，其能够低价地进行制造，且反馈电容得以减小。
附图说明
图1是本发明的第一实施方式涉及的半导体装置的剖视图。
图2是表示本发明的第一实施方式涉及的半导体装置的制造方法的工序剖视图。
图3是表示本发明的第一实施方式涉及的半导体装置的制造方法的工序剖视图(续)。
图4是本发明的第一实施方式涉及的半导体装置的图，(a)为俯视图，(b)和(c)为剖视图。
图5是表示本发明的第一实施方式涉及的半导体装置中的槽内的结构的图。
图6是表示比较例的半导体装置的结构的剖视图。
图7是表示本发明的第二实施方式涉及的半导体装置的结构的示意剖视图。
图8是表示本发明的第二实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压和集电极－发射极间饱和电压的关系的线图。
图9是表示半导体装置中蓄积空穴的样子的模拟结果，图9的(a)是槽的宽度为2μm的情况，图9的(b)是槽的宽度为1μm的情况。
图10是槽周边的电位分布的模拟结果，图10的(a)是槽的宽度为2μm的情况，图10的(b)是槽的宽度为1μm的情况。
图11是表示本发明的第二实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压和集电极－发射极间饱和电压的关系的另一线图。
图12是表示本发明的第二实施方式涉及的半导体装置的槽的宽度与基区的同发射极接触的宽度之比、和集电极－发射极间电压VCES以及集电极－发射极间饱和电压Vcesat的关系的线图。
图13是表示本发明的第二实施方式涉及的半导体装置的栅极与底面电极的配置的示意图，图13的(a)是俯视图，图13的(b)是沿图13的(a)的XIII－XIII方向的剖视图。
图14是表示本发明的第二实施方式涉及的半导体装置的发射区的配置例的示意立体图。
图15是表示本发明的第二实施方式涉及的半导体装置的发射区的另一配置例的示意立体图。
图16是表示本发明的第二实施方式涉及的半导体装置的槽和连接槽的配置例的示意俯视图。
图17是表示本发明的第二实施方式涉及的半导体装置的槽与连接槽的连结部位的结构的示意俯视图。
图18是图17所示的连结部位的、沿槽的延伸方向的示意剖视图。
图19是表示本发明的第二实施方式涉及的半导体装置的活性区域的配置例的示意俯视图。
图20是表示本发明的第二实施方式涉及的半导体装置的槽周边的结构例的示意俯视图。
图21是表示本发明的第三实施方式涉及的半导体装置的一例的平面结构的图。
图22是本发明的第三实施方式涉及的半导体装置的一例的剖视图(其1)。
图23是本发明的第三实施方式涉及的半导体装置的一例的剖视图(其2)。
图24是本发明的第三实施方式涉及的半导体装置的一例的剖视图(其3)。
图25是表示本发明的第三实施方式涉及的半导体装置的另一例的平面结构的图。
图26是针对典型的两个例子来表示本发明的第三实施方式涉及的半导体装置的柱与槽的俯视形状的图。
标号说明
1、110、120、130：半导体装置
10：集电区、第一半导体区域
15：缓冲层
20：漂移区域、第二半导体区域
21：n+层
22：n-层
25：槽
30：p-层、基区、第三半导体区域
40：n+层、发射区、第四半导体区域
50：绝缘膜
60：栅极、控制电极
65：底面电极
70：层间绝缘膜
71：第一绝缘膜
72：第二绝缘膜
80：漏极、集电极、第一主电极
90，710：源极、发射极、第二主电极
100：半导体基板
101：沟道区域
125：连接槽
281：底面栅配线
710：发射极
720：发射极接触区域
730：底面电极接触区域
770：柱。
具体实施方式
接下来，参照附图对本发明的实施方式进行说明。在以下附图的记载中，对同一或类似的部分标注同一或类似的标号。但是，附图是示意图，应该注意厚度与平面尺寸的关系、各部长度的比率等与现实不同。因此，具体的尺寸应该参酌以下的说明来进行判断。另外，在附图相互之间当然也包括彼此的尺寸的关系和比率不同的部分。
另外，以下所示的实施方式对用于使该发明的技术思想具体化的装置和方法进行例示，该发明的技术思想并非将构成部件的形状、构造、配置等特定于下述内容。该发明的实施方式在权利要求的范围内能够加以各种变更。
(第一实施方式)
以下，对成为本发明的第一实施方式的半导体装置进行说明。该半导体装置是通过栅极电压来控制沟道的导通和截止从而进行电流的开关控制的沟槽栅型的功率MOSFET。栅极形成在与半导体基板的正面平行地形成的槽25中，各栅极并联连接。各栅极是在槽25中的表面形成绝缘膜之后，在槽25的内部形成的。
图1是表示该半导体装置1的结构的剖视图。半导体装置1是沟槽栅型的元件，其具有在形成于半导体基板100中的槽25中形成有栅极的结构。图1中，该半导体基板100中，在成为漏层的n+层21之上依次形成有n-层22和p-层30。在半导体基板100的正面侧，形成有贯通p-层30的槽25。槽25沿着与图1中的纸面垂直的方向延伸且并行形成有多个(在图1中是两个)。在槽25的内表面(侧面和底面)均一地形成有绝缘膜50。其中，也可以使绝缘膜50在槽25的侧面薄，而在槽25的底面厚。
在半导体基板100的正面侧，在槽25的两侧形成有n+层40。在半导体基板100的整个背面，形成有与n+层(漏层)21电连接的漏极(第一主电极)80。
绝缘膜50在从槽25离开的半导体基板100的正面被除去。图1中，示出了两个槽25并列的结构，以下，对于与单个槽25对应的结构进行说明。该半导体装置1中，特别是槽25内的结构与图6所示的半导体装置110不同。
首先，栅极60分别沿着槽25的左右的侧壁部的p-层30设置，并在槽25的底面左右分离地形成。其中，左右的栅极60分别在图示的范围外(例如槽25的长度方向的端部)进行连接。栅极60例如由掺杂成高浓度的导电性的多晶硅膜构成。
另一方面，在槽25的底面，从上表面观察时，如后述的图4的(a)所示，在左右的栅极60之间，形成有与左右的栅极60分离(绝缘)的底面电极65。在槽25的底面也形成有绝缘膜50，因此，底面电极65与其下的n-层22也绝缘。该状态下，以覆盖左右的栅极60、且分离底面电极65与其两侧的栅极60的方式，在槽25内形成有层间绝缘膜70。
该状态下，以覆盖半导体基板100的正面的方式，形成有源极(第二主电极)90。通过的结构，源极90与图6的结构半导体装置110同样地在半导体基板100的正面与p-层30、n+层40连接，并且，通过设置于层间绝缘膜70中的貫通孔，还与槽25的底面上的底面电极65连接。通过层间绝缘膜70，源极90与栅极60绝缘。
与图6的半导体装置110同样地，所有的栅极60在正面侧在槽25的延伸方向端部侧与公共的栅配线连接。该栅配线与源极90是分离的。因此，能够分别控制源极90、漏极80和栅极60的电位，通过施加于栅配线的电压来进行源极90、漏极80间的电流的开关控制。
该结构中，栅极60未形成在槽25的底面侧，而是分开于两侧，由此，减小了栅极60与漏极80间的反馈电容Crss。而且，底面电极65与源极90为相同电位(例如，接地电位)，因此反馈电容Crss(反馈电容)被减小。
另外，在不配置底面电极65而在槽25内配置了左右分离的栅极60的沟槽栅型的元件中，槽25的宽度大的情况(例如槽宽度为3～20μm的情况)下，槽25的底部侧的耗尽层不易扩展，因此该部分耐圧低，在该部分元件整体的耐圧下降的情况很多。与此相对，通过如上所述在左右的栅极60之间设置底面电极65，即使在槽25的宽度大的情况下，槽25的底部侧的耗尽层也会良好扩宽，因此能够提高耐圧。
另外，图1的结构中，绝缘膜50均一地形成在槽25的内部，因此能够通过1次热氧化工序来形成绝缘膜50。另外，能够通过在同一多晶硅膜进行图案形成，来同时形成栅极60与底面电极65。
以下，对该制造方法进行具体的说明。图2的(a)～(h)、图3的(i)～(n)是表示该半导体装置1的制造工序的工序剖视图。这里，仅表示与一个槽25相关的结构。
首先，如图2的(a)所示，在n+层21之上依次形成有n-层22和p-层30的半导体基板100中的、应该形成槽25的部位的表面(p-层30中)，通过离子注入来形成比槽25宽的宽度的n+层40。另外，可以是至少p-层30与n+层40中的一方在形成后述的栅极60和底面电极65之后形成。
接着，如图2的(b)所示，在形成有n+层40的区域中形成槽25(槽形成工序)。槽25可以是例如以光致抗蚀膜为掩模对半导体基板100进行干蚀刻而形成。槽25为贯通p-层30并到达n-层22的深度。
接着，对图2的(b)的结构进行热氧化，由此，来在包含槽25内的半导体基板100的整个正面形成绝缘膜50(氧化工序)。然后，将从槽25离开的区域中的绝缘膜50通过蚀刻除去。由此，如图2的(c)所示，绝缘膜50仅残留于槽25的内部(底面、侧面)及其周围。这里，当绝缘膜50的厚度在槽25内均一的情况下，能够通过1次热氧化来形成绝缘膜50。
接着，利用CVD法在整个正面形成掺杂成高浓度的多晶硅膜(栅极材料)600以便带有导电性(栅极成膜工序)。此时，如图2的(d)所示，以槽25的内部不被多晶硅膜600填埋、多晶硅膜600的厚度在槽25的侧和底面大致均一地覆盖的成膜条件来进行多晶硅膜600的成膜。
接下来，在该形成的多晶硅膜600上形成图案(栅极图案形成工序)。图2的(e)～(h)是详细说明该工序的图。首先，如图2的(e)所示，在整个面涂布形成光致抗蚀膜200后，进行使用了掩模的曝光和显影，如图2的(f)所示，在光致抗蚀膜200上形成图案。这里，对形成为包括阶梯部的光致抗蚀膜200进行曝光和显影，通过阶梯的上下高精度地形成图案，这具有曝光时的焦点深度的限制，因此，一般并不容易进行。但是，如图所示，这里形成图案的仅仅是槽25的内部，因此通过将曝光时的焦点对准到槽25的底面，能够容易地进行图2的(f)所示的图案形成。
然后，如图2的(g)所示，通过对多晶硅膜600进行干蚀刻(各向异性蚀刻)，特别是有选择地除去槽25内的多晶硅膜600，分离地形成栅极60和底面电极65。然后，如图2的(h)所示，除去光致抗蚀膜200。由此，形成图1中的栅极60与底面电极65。另外，多晶硅膜600在图示的范围外(例如槽25的延伸方向的端部侧等)也以作为配线材料而局部残留的方式形成图案。
然后，如图3的(i)所示，在整个正面形成绝缘膜700(层间绝缘膜成膜工序)。此时，与多晶硅膜600同样地，在槽25的内部形成绝缘膜700。
接下来，在该形成的绝缘膜700上形成图案(层间绝缘膜图案形成工序)。图3的(j)～(m)是详细说明该工序的图。首先，如图3的(j)所示，与图2的(d)同样地涂布形成光致抗蚀膜200。然后，如图3的(k)所示，以在槽25的外侧和在槽25内的底面电极65上露出绝缘膜700的方式，同样地在光致抗蚀膜200形成图案。该情况下的图案形成中，也是加工线宽度小的部位成为槽25的内部，因此通过将曝光时的焦点对准槽25的底面，能够容易地进行该图案形成。
然后，通过进行绝缘膜700的干蚀刻，如图3的(l)所示，绝缘膜700作为层间绝缘膜70而残留。然后，如图3的(m)所示除去光致抗蚀膜200。
然后，如图3的(n)所示，通过在正面形成源极90、在背面形成漏极80(电极形成工序)，制造出图1的半导体装置1。另外，图3的(n)所示的区域中，在整个正面形成有源极90，但实际上，与漏极80不同，源极90并非形成在半导体装置1的整个正面。实际上，槽25在与图2、3中的纸面垂直的方向上延伸，并在其端部，以被引出到正面侧而不与源极90接触的方式形成有栅极60的图案。由此，栅极60、源极90、漏极80分别作为电极端子发挥功能。
图1的结构中，源极90与底面电极65直接接触，因此，底面电极65与源极90为相同电位。这里，实际上，底面电极65在槽25的延伸方向上与槽25同样地延伸，但是底面电极65本身并不是半导体装置1的主电流的路径。因此，源极90与细长的底面电极65不需要在槽25的延伸方向上均一地接触，这些接触部分可以适当设定。
图4的(a)表示从上表面观察此时的结构的俯视图。这里，省略源极90和层间绝缘膜70的记载，记载有底面电极65上的层间绝缘膜70的开口部301。图4的(a)中的A－A方向的剖视图是图4的(b)，B－B方向的剖视图是图4的(c)。该例中开口部301(即，源极90与底面电极65的连接部位)成锯齿状(交替)排列，例如，可以不在芯片的中央部分设置开口部301，仅在芯片的端部设置开口部301。这样的设定能够通过层间绝缘膜图案形成工序(图3的(k))中的掩模图案来进行。
另外，设置焊盘的区域中，为了抑制焊接时的破裂，优选图4的(c)中的层间绝缘膜70的表面是平坦的。该情况下，优选的是，在使层间绝缘膜70的表面平坦(与半导体基板100正面平行)的成膜条件下形成层间绝缘膜70。这样，只要栅极60与底面电极65能够绝缘，层间绝缘膜70的形状可以适当设定。
接下来，对栅极60与底面电极65的位置关系进行说明。在图1的结构中，槽25的底面上的栅极60与底面电极65之间的位置关系会影响半导体装置1的特性。图5是将槽25的内部结构放大的图，栅极60与底面电极65的间隔为D，槽25内的栅极60向底面电极65侧的突出量为X。
例如，当加宽间隔D时，在栅极60正下方形成的耗尽层的宽度在底面电极65侧变窄，源极90和漏极80间的耐圧降低。因此，该耐圧可通过栅极60与底面电极65之间的间隔D控制。
另外，栅极60的突出量X若大，则反馈电容Crss变大。因此，能够通过突出量X来调整反馈电容Crss。
根据上述的结构和制造方法，间隔D、突出量X都通过栅极图案形成工序(图2的(f))中的光致抗蚀膜200的图案(光刻法的掩模图案)确定。例如，一般在功率MOSFET中，为了元件的保护，设定成，在产生源极90和漏极80间的击穿(breakdown)的情况下，该部位产生在芯片上的特定的区域。该情况时，通过使用在该特定的部位间隔D被加宽了的掩模图案，能够容易地使芯片上的活性区域(单元区域)的耐圧降低。另一方面，通过缩小间隔D，还能够减小反馈电容Crss。即，能够仅通过栅极图案形成工序中的光刻法的掩模图案来进行芯片的面内的耐圧和反馈电容Crss的分布控制。在图2的(f)中的光刻法中，通过使曝光时的焦点对准槽25的底面，能够高精度地控制间隔D和突出量X。
另外，底面电极65的截面形状(图2的(g)中的多晶硅膜600的蚀刻形状)可通过干蚀刻条件来控制。由此，例如在底面电极65为正锥形状(下侧宽的形状)时，容易将层间绝缘膜70埋入栅极60与底面电极65之间，能够使它们之间的绝缘性良好。反之，在底面电极65为倒锥形状(上侧宽的形状)时，能够增大源极90与底面电极65之间的接触面积，能够减小它们之间的接触电阻。
另外，如前所述，多晶硅膜600在槽25的外侧(半导体基板100的正面)还存在作为配线而残留的部位，但该配线图案比间隔D和突出量X粗。因此，即使在将曝光时的焦点对准槽25的底面的情况下，该配线图案的图案形成也是很容易的。即，即使在如上所述高精度地控制间隔D和突出量X的情况下，也能够容易地进行该半导体装置1中的多晶硅膜600的图案形成。另外，在层间绝缘膜图案形成工序中，实际上，在槽25以外的部位也存在残留绝缘膜700的部位，但该部位的图案与槽25内的图案(开口部301)相比较粗，因此，同样地，其图案形成是很容易的。
以上这样，能够以简易的制造工序制造上述的半导体装置1，其特性控制也能够通过光刻时的掩模图案来进行。
由于将上述的结构形成在槽25内，因此，上述的半导体装置1中，优选槽25的宽度大。因此，优选槽25的宽度比其深度大。
另外，上述示例中，在分开形成于槽25内的两侧面的栅极60之间形成有底面电极65，但是，即使在没有形成底面电极65的情况下，反馈电容Crss明显也是减小的。即使在这样的情况下，除了变更栅极图案形成工序中的光刻法的掩模图案以外，能够应用与上述同样的制造方法。
另外，栅极在槽内并非左右完全分离，在底面也形成有栅极，但是，在底面上的栅极设置有开口部的情况下，也明显能够起到同样的效果。即，只要具备栅极形成于左右的侧壁、至少栅极在槽的底面被部分除去的结构，就能够起到上述的效果。这样的结构能够利用上述的制造方法同样地制造。在被部分除去的部位中，即使是设有与栅极绝缘的底面电极时，也能够起到与上述的底面电极同样的效果。
上述的结构中，即使将导电型(p型，n型)颠倒，也明显能够实现同样的效果。显然的是，无关乎构成半导体基板、栅极等的材料，都能够实现上述的结构和制造方法，也能够起到同样的效果。
另外，上文中，半导体装置为沟槽栅型的功率MOSFET，但是在IGBT等沟槽栅型的元件中也能够应用同样的结构。即，只要是这样的半导体装置：在半导体基板的正面形成槽，设置与形成于槽的内表面的绝缘膜接触的栅极，通过施加于栅极的电压来对流过形成于半导体基板的背面侧的第一主电极与形成于正面侧的第二主电极之间的动作电流进行开关控制，则显然都能够采用同样的结构，能够实现同样的效果。
(第二实施方式)
在上述的结构中，在具有3～20μm的宽度大的槽25的IGBT的情况下，空穴蓄积在槽25的底部，因此能够使通态电压降低，是特别优选的。另外，由于能够减少栅极的个数，因此能够进一步减小反馈电容Crss。
本发明的第二实施方式的半导体装置1中，如图7所示，半导体基板100具有：第一导电型的第一半导体区域10；配置在第一半导体区域10上的第二导电型的第二半导体区域20；配置在第二半导体区域20上的第一导电型的第三半导体区域30；以及在第三半导体区域30上彼此分离地配置的第二导电型的第四半导体区域40。
如图7所示，形成有从第四半导体区域40的上表面延伸并贯通第四半导体区域40和第三半导体区域30而到达第二半导体区域20的槽25。在槽25的内壁上，配置有绝缘膜50。并且，在槽25的壁面上，在绝缘膜50上与第三半导体区域30的侧面对置地配置有控制电极60。另外，在槽25的底面，在绝缘膜50上与控制电极60间隔开地配置有底面电极65。并且，半导体装置1具备：与第一半导体区域10电连接的第一主电极80；与第三半导体区域30和第四半导体区域40电连接的第二主电极90。此外，第二主电极90也可以不与第三半导体区域30电连接。底面电极65与第二主电极90电连接。
第一导电型和第二导电型是彼此相反的导电型。即，如果第一导电型是n型，则第二导电型是p型，如果第一导电型是p型，则第二导电型是n型。以下，对第一导电型是p型，第二导电型是n型的情况进行例示说明。
如上所述，图7所示的半导体装置1是沟槽栅型的IGBT。为了使说明容易理解，以下，以第一半导体区域10为p型的集电区10，第二半导体区域20为n型的漂移区域20，第三半导体区域30为p型的基区30，第四半导体区域40为n型的发射区40来进行说明。多个发射区40有选择地埋设在基区30上表面的一部分中。另外，以控制电极60为栅极60，第一主电极80为集电极80，第二主电极90为发射极90来进行说明。基区30的与栅极60对置的正面是沟道区域101。即，形成于槽25的侧面的绝缘膜50的区域作为栅绝缘膜发挥功能。
在图7所示的半导体装置1中，槽25的宽度W1比彼此相邻的槽25之间的间隔W2宽。槽25的宽度W1表示与基区30的下表面接触的部分、即基区30与漂移区域20之间的界面、的位置处的槽25的宽度。槽25之间的间隔W2指的是槽25间的半导体区域的宽度。另外，将图7中宽度W3所示的、槽25间的基区30的与发射极90接触的部分的宽度(沿面距離)称为“连接区域宽度”。
在栅极60的上表面配置有层间绝缘膜70。隔着层间绝缘膜70，在栅极60上方，配置有与基区30和发射区40连接的发射极90。栅极60和发射极90通过层间绝缘膜70而电绝缘。在槽25的内部，栅极60与底面电极65通过层间绝缘膜70而电绝缘。
此外，图7所示的示例中，漂移区域20与集电区10之间配置有n型的缓冲层15。
这里，对图7所示的半导体装置1的动作进行说明。对发射极90与集电极80间施加规定的集电极电压，在发射极90与栅极60间施加规定的栅极电压。例如，集电极电压为大约300V～1600V，栅极电压为大约10V～20V。当这样使半导体装置1为导通状态时，在沟道区域101从p型反转成n型而形成沟道。通过形成的沟道，电子从发射极90注入到漂移区域20中。通过该注入的电子，集电区10与漂移区域20之间正向偏压，空穴从集电区10(孔)依次移动到漂移区域20和基区30。当进一步增大电流时，来自集电区10的空穴增加，空穴蓄积在基区30的下方。其结果是，通过电导调制，通态电压降低。
在使半导体装置1从导通状态成为截止状态的情况下，控制成使栅极电压比阈值电压低，例如，使栅极电压成为与发射极电压相同的电位或者负电位，使沟道区域101消失。由此，电子从发射极90向漂移区域20的注入停止。由于集电极80的电位比发射极90高，因此耗尽层从基区30与漂移区域20的界面扩展，并且，蓄积在漂移区域20中的空穴去到发射极90。
此时，空穴通过形成有栅极60的彼此相邻的槽25间的半导体区域而移动。即，槽25与槽25之间是空穴的吸出口。
图8表示半导体装置1的槽25的宽度W1、与栅极－发射极短路时的集电极－发射极间电压VCES和集电极－发射极间饱和电压Vcesat的关系。集电极－发射极间饱和电压Vcesat相当于通态电压。此外，槽25间的间隔W2和连接区域宽度是恒定的。集电极－发射极间饱和电压Vcesat越低越优选，集电极－发射极间电压VCES越大越优选。从图8可知，通过加宽槽25的宽度W1，通态电压降低。这是因为以下原因。
当对发射极90与集电极80间施加规定的集电极电压、对发射极90与栅极60间施加规定的栅极电压、半导体装置1导通时，沟道区域101从p型反转成n型而形成沟道。通过所形成的沟道，主要从发射极90沿着槽25的侧面移动而来的电子被注入到漂移区域20中。通过该注入的电子，集电区10与漂移区域20之间正向偏压，空穴从集电区10移动到漂移区域20。此外，在槽25底部的下方的漂移区域20的厚度与槽25的宽度W1相比足够宽，例如为30μm～180μm。因此，槽25的宽度W1即使变宽，沿着槽25移动的电子在比槽25深的区域中在漂移区域20中扩散。由此，不仅是槽25间区域正下方的集电区10与漂移区域20的界面，在比其大的范围中集电区10与漂移区域20的界面成为正向偏压，空穴从集电区10移动到漂移区域20。
从集电区10移动来的空穴被槽25的底部阻碍移动，空穴蓄积在槽25的底部附近的漂移区域20内，产生了电导调制。槽25的宽度W1越宽，槽25的底部附近的漂移区域20内空穴越容易蓄积。因此，根据槽25的宽度W1形成得宽的半导体装置1，即使不配置载流子蓄积层，也能够降低通态电压。从图8可知，槽25的宽度W1为大约7μm时，能够最有效地减小通态电压。另一方面，在一般的半导体装置中，槽25的宽度W1即使在宽的情况下也就是大约1μm～2μm。
另外，基区30的与发射极90接触的连接区域宽度即宽度W3是成为用于使空穴移动到基区30、然后移动到发射极90的窗口的部分的长度。由于宽度W3与宽度W1相比足够窄，因此，向发射极90移动的空穴的量减少，空穴蓄积在槽25的底部附近的漂移区域20内。
图9的(a)表示槽25的底面的长度L为2μm时空穴蓄积的样子的模拟结果。作为参考，图9的(b)表示槽25的底面比图9的(a)窄时的模拟结果。图9的(b)是槽25的底面的长度L为1μm的情况的模拟结果。图9的(a)和图9的(b)的横軸是槽25的底面的延伸方向的长度，纵轴是自槽25的正面(开口)起的深度。此外，区域R20表示漂移区域20的位置，区域R30表示基区30的位置，区域R40表示发射区40的位置。蓄积的空穴的密度越高的区域，表示得越浓。即，空穴蓄积在槽25的底部附近的漂移区域内，空穴特别是蓄积在槽25的底部的下侧的区域。由于空穴蓄积而形成的电导调制，通态电阻降低，而如图9的(a)和图9的(b)所示，与槽25的底面的长度为1μm相比，为2μm时，蓄积在槽25的底部外侧的下方的空穴的密度高。因此，槽25的宽度W1宽时通态电压低。
此外，间隔W2宽时，不蓄积在基区30的下方而向基区30移动的空穴的量增加，或者芯片面积增大。因此，为了使通态电压降低，槽25的宽度W1优选比间隔W2大。
另外，通过如图8所示加宽槽25的宽度W1，能够提高半导体装置1的耐圧。这是因为以下原因。
当使半导体装置1从导通状态成为截止状态时，不仅是从与基区30的PN接合界面侧，耗尽层还从槽25的底部周边向漂移区域20内扩展。此时，优选耗尽层的扩展是均一的，并扩展到更宽的范围。在耗尽层的扩展不均一或狭窄的情况下，耐圧降低。在槽25的宽度W1窄的情况下，作为电场集中点的槽25的底面的两端部之间接近，因此，在槽25的底面的正下方耗尽层不会良好、均一且大范围地扩展。但是，在槽25的底部的宽度W1宽的情况下，槽25的底面的两端部的间隔宽，因此在端部间的槽25的底部的正下方的耗尽层更加均一地扩展或者扩展到更大范围。因此，槽25的底部的宽度宽的半导体装置1中，耐圧提高。
图10的(a)和图10的(b)表示模拟电位分布的结果。图10的(a)是槽25的底面的长度L为2μm的情况，图10的(b)是槽25的底面的长度L为1μm的情况。图10的(a)和图10的(b)的纵轴是自槽25的正面起的深度。此外，区域R20表示漂移区域20的位置，区域R30表示基区30的区域，区域R40表示发射区40的位置。电位越高的区域，表示得越浓。从图10的(a)和图10的(b)可知，耗尽层在槽25的正下方向下方扩展。特别是通过模拟可以确认，槽25的底面的长度越长，槽25下方的电位分布越宽越平坦，电场越不易集中。
此外，由于间隔W2比较窄，因此半导体装置1的耐圧提高。槽25间的耗尽层的深度比槽25正下方的耗尽层的深度浅。当槽25与槽25之间的间隔W2宽时，从槽25间的区域中的与基区30的PN接合扩展的耗尽层更加平坦化。因此，槽25的底面的耗尽层与从槽25的侧方扩展的耗尽层连续的部分成为更加畸变的形状。因此，电场集中在耗尽层的畸变部分即槽25的底面的端部附近，耐圧降低。因此，间隔W2优选一定程度上较窄，间隔W2为槽25的宽度W1以下。此时，槽25的宽度W1比槽25的深度大。
此外，由于芯片面积有限，因此当在芯片尺寸恒定的情况下加宽槽25的宽度，则沟道个数减少。例如当宽度W1超过宽度W3的6倍时，与空穴蓄积而通过电导调制使通态电压降低的效果相比，沟道个数减少形成的通态电压上升的效果更大，因而半导体装置的通态电压上升。即，如图11所示，当加宽槽25的宽度W1时，沟道区域101占半导体装置的芯片尺寸的比例减少，由此，产生集电极－发射极间饱和电压Vcesat增大的问题。因此，形成于半导体装置1的槽25的宽度W1优选为大约3μm～20μm。
图12表示槽25的宽度W1与连接区域宽度即宽度W3之比W1/W3、同栅极－发射极短路时的集电极－发射极间电压VCES和集电极－发射极间饱和电压Vcesat的关系。如前所述，集电极－发射极间饱和电压Vcesat相当于通态电压。图12中用电压値Va表示的以往的集电极－发射极间饱和电压Vcesat是使比W1/W3＝6左右的值。为了降低半导体装置1的通态电压，连接区域宽度即宽度W3与槽25的宽度W1优选满足以下的式子(1)的关系：
1≤W1/W3≤6···(1)
如式子(1)所示，通过使宽度W1与宽度W3之比W1/W3为1以上且6以下，能够减小通态电压。
如上述所示，从通态电压和耐圧的观点出发，连接区域宽度即宽度W3需要有一定程度的宽度，在比W1/W3超过了式子1)所示的关系的上限的情况下，沟道的总量减少，从而通态电压升高。但是，与以往相比，由于槽25的宽度W1宽，能够降低通态电压，在宽度W3与宽度W1满足式子(1)所示的关系的范围减小槽25的个数。由此，沟道总量减少，能够减小栅极60与槽25侧面的半导体层的寄生电容。由此，半导体装置1能够高速进行动作。
另外，通过增大槽25的宽度W1、减少槽25的个数，沟道总量减少，沟道电阻增大。因此，在负载短路时流过半导体装置1的电流被限制。即，根据半导体装置1，能够确保短路耐量。
此外，为了减小半导体装置1的通态电压，优选连接区域宽度即宽度W3与槽25的宽度W1满足以下的式子(2)的关系：
1.5≤W1/W3≤5···(2)
宽度W3与宽度W1更优选满足以下的式子(3)的关系：
1.7≤W1/W3≤2···(3)
如图12所示，连接区域宽度即宽度W3与槽25的宽度W1满足式子(3)的关系时通态电压最小。
如上所述，在本发明的第二实施方式涉及的半导体装置1中，将槽25的宽度W1形成为大约3μm～20μm，更加优选形成为大约5μm～13μm，将槽25的宽度W1相对于基区30的与发射极90接触的接触宽度之比设定为大约1～6，更加优选设定为大约1.5～5。通过这样增大槽25的底面的面积，来抑制槽25的底部的空穴的移动。此外，通过缩窄基区30的与发射极90接触的接触宽度，来使空穴蓄积于槽25的底部附近的漂移区域20。另外，通过缩窄槽25之间的间隔，在该区域中空穴的移动被抑制。其结果为，能够使空穴蓄积于槽25的底部附近的漂移区域，使IGBT特有的电导调制的效果增加，降低通态电阻。
特别是，在图7所示的半导体装置1中，通过与发射极90电连接的底面电极65，空穴被拉拢，空穴容易蓄积在槽25的底部。因此，空穴更多地蓄积在漂移区域20中。因此，促进了电导调制的效果，能够进一步降低通态电阻。
另外，在半导体装置1中，在槽25内部栅极60是断开的。通过断开栅极60，槽25底部的漂移区域20与栅极60间的寄生电容Cdg得以减小，能够进行高速开关。相对于槽25的槽宽度W1，栅极60的宽度d1为大约1/20～1/3，更优选为1/15～1/5。栅极60例如由多晶硅膜构成。由于槽25的宽度W1比以往宽，因此栅极电阻减小。由此，能够实现同一芯片内的元件动作的均一化。
此外，如图7所示，优选以在槽25的底面配置的区域的膜厚t1比配置在槽25的侧面且与基区30对置的区域的膜厚t2厚的方式，形成绝缘膜50。在半导体装置1中，由于形成栅极60的槽25的宽度W1宽，因此槽25的底面侧的栅极60与半导体区域之间产生的寄生电容Cdg为增加趋势。但是，通过增加槽25的底面侧的绝缘膜50的膜厚，能够减少寄生电容Cdg。
绝缘膜50的侧面侧作为栅极栅绝缘膜发挥功能，因此在加厚绝缘膜50的侧面侧的膜厚时是存在极限的。因此，与绝缘膜50的侧面侧的膜厚相比，优选加厚绝缘膜50的底面侧的膜厚。绝缘膜50在槽25的底面处的膜厚t1为例如大约300nm，槽25的侧面处的膜厚t2为例如大约150nm。
另外，如图13的(a)和图13的(b)所示，在与槽25的底面对置的区域中，优选底面电极65的宽度d2比栅极60的宽度d1宽。其理由如下。
在图7所示的槽25的宽度W1比槽25间的间隔W2宽的半导体装置1中，能够在宽槽25的底部有效地蓄积空穴。因此，能够产生IGBT特有的电导调制，降低通态电阻。但是，在用栅极60填埋了宽度宽的槽25的情况下，反馈电容Crss大幅度增大。与此相对，通过使不影响反馈电容Crss的底面电极65的宽度d2比栅极60的宽度d1大，能够抑制反馈电容Crss的大幅度增加。并且，由于底面电极65与集电区10之间的电位差，耗尽层从槽25底部侧向半导体区域侧扩展，能够确保与用栅极60填埋槽25内的情况相同程度的耐圧。
此外，通过使底面电极65与发射极90电连接，空穴比较容易集中在底面电极65的正下方及其附近的漂移区域20中。因此，能够使空穴蓄积在宽度宽的槽25的底部。由此，能够进一步产生IGBT特有的电导调制，降低通态电压。
另外，通过形成宽度宽的槽25，占芯片的大小的槽25的个数减少，栅极60与漂移区域20的对置的面积减少，能够使反馈电容Crss减小。此外，当占芯片的大小的槽25的个数减少，占芯片的大小的与栅极60对置的发射区40的面积也减小，还能够使输入电容Ciss(＝Cgd+Cgs)减小。
此外，优选底面电极65的宽度d2比底面电极65的膜厚方向的厚度m大。例如，使底面电极65的宽度d2为2μm，厚度m为大约1.1μm。由此，与栅极60对置的底面电极65的面积减小，因此，能够使寄生电容Cgs减少。其结果是，能够进一步减小输入电容Ciss。栅极60比基区30与漂移区域20的界面(PN接合)向下方延伸。例如，底面电极65的上表面的位置被设定为同基区30与漂移区域20的界面的位置大致相同的高度，或者被设定得比界面低。作为具体示例，使槽25的深度为大约5μm，使基区30的膜厚为大约4μm，使底面电极65的厚度为大约1.1μm。相对于宽度宽的槽25，不太厚地填埋底面电极65，因此能够缩短底面电极65的形成工序的时间。由此，能够降低制造成本。
另外，优选底面电极65的宽度d2比底面电极65与栅极60间的间隔D大。由此，能够使从槽25与漂移区域20的界面扩展的耗尽层通过栅极60与底面电极65而良好地平滑地扩展。其结果是，半导体装置1的耐圧提高。
底面电极65的宽度d2与槽25之间的间隔W2之比率优选为大约1/4～11/4。该比率比1/4小时，空穴不易蓄积于漂移区域20中。另一方面，当比11/4大时，沟道电阻增大，通态电阻增加。
例如，在耐圧为600V的半导体装置1的情况下，掩模尺寸中的槽25的宽度W1为大约8μm，槽25之间的间隔W2为大约4μm。绝缘膜50在槽25的侧面处的膜厚t2为0.15μm，栅极60的宽度d1为1.1μm，底面电极65的宽度d2为2μm，底面电极65与栅极60间的间隔D为大约2μm。在耐圧为1200V的半导体装置1的情况下，掩模尺寸中的槽25的宽度W1为大约11μm，能够使底面电极65的宽度d2比耐圧为600V的情况更宽。
如图7、图13等所示，栅极60的底面的位置优选比底面电极65的上表面的位置靠下方。与此相对，为了在比栅极60靠下方的位置配置底面电极65，需要相应地将槽25形成得深。由此，制造时间增加。另外，由于将槽25形成得深，有时无法将底面电极65形成为在槽25的壁面良好地与漂移区域20对置，无法充分确保耐圧，有时为了确保平坦性需要膜的厚膜化等。
因此，优选栅极60的底面的位置形成为比底面电极65的上表面的位置靠下方。由此，能够消除上述问题。此外，更优选栅极60到达槽25的底面，由此，空穴更容易蓄积在槽25的底部。槽25的深度例如为大约5μm。
此外，如图13的(a)所示，俯视观察时，槽25的延伸方向的长度在槽25的宽度以上。
另外，针对图14所示的发射区40沿着槽25连续地形成的结构能够获得图9的(a)和图10的(a)所示的模拟结果和上述的比W1/W3的关系式。但是，如图15所示，发射区40也可以沿着槽25分散地配置在基区30上部。图15所示的结构的情况下，与发射极90接触的基区30和发射区40的总面积代替了间隔W2，漂移区域20与基区30的界面的位置处的槽25的与发射极90对置的总面积代替了槽25的宽度W1。即，俯视观察时，槽25的面积比槽25间的半导体区域的面积大即可。另外，底面电极65的与槽25的底面对置的面积比栅极60的与槽25的底面对置的面积大。
另外，槽25的宽度W1与宽度W3之比W1/W3的关系被置换为：同漂移区域20与基区30的界面同一平面水平的槽25的与发射极90对置的总面积、和基区30的与发射极90接触的区域的总面积之比(以下，称为“面积比S”。)。
在图14和图15中，用阴影线表示槽25的与发射极90对置的区域S1和基区30的与发射极90对置的区域S2。即，区域S1是俯视观察时槽25中的绝缘膜50、层间绝缘膜70和发射极90的区域。区域S2是俯视观察时在半导体基板100的正面露出的基区30的区域。
区域S1的总面积与区域S2的总面积之面积比S为1以上，优选为1以上且6以下。另外，面积比S更优选为1.5以上且5以下，进一步优选为1.7以上且2以下。
在半导体装置1，如图16的俯视图所示，可以采用多个槽25并列配置的结构。图16所示的槽25以包括在槽25的内部配置的绝缘膜50、栅极60、底面电极65和层间绝缘膜70的方式示意性地进行表示。在槽25的两侧配置有发射区40。此外，发射极90等省略了图示。
如图16所示，半导体装置1具有连接槽125，连接槽125至少具有在与槽25的延伸方向交叉的方向上延伸的相交部分，在相交部分与槽25连结。连接槽125与槽25同样形成为贯通基区30且末端到达漂移区域20。但是，与槽25不同，发射区40形成在连接槽125的开口部周边。
此外，图16所示的连接槽125还具有与活性区域的槽25平行配置的并行部分。该并行部分配置在最外周的槽25的外侧。例如，沿着芯片的外缘配置有连接槽125。图16中，示出了并行部分在槽25的外侧各配置一个的示例，但也可以在槽25的外侧与槽25平行地配置多个连接槽125。
如上所述，通过配置延伸方向与槽25交叉的连接槽125，能够改善芯片的平面上的内应力平衡。另外，通过配置连接槽125，能够使从集电区10向漂移区域20移动的空穴在连接槽125的内侧比在连接槽125的外侧蓄积更多。
如图16所示，槽25在其两端与连接槽125连结。图17表示将连接槽125与槽25的连结部位放大了的俯视图。在图17中，省略了层间绝缘膜70和发射极90的图示。此外，图7是沿着图17的VII－VII方向的剖视图。
通过在连接槽125的内部配置的导电性膜，在并列配置的多个槽25中配置的栅极60彼此连接。具体地说，从在槽25内部形成的栅极60延伸的延伸部60a还连续地形成在连接槽125的内部。在隔着半导体区域(基区30和发射区40)对置的一对槽25中分别形成的栅极60彼此通过在连接槽125中形成的延伸部60a而首先连接。由于在连接槽125的内部连续地配置有延伸部60a，因此，形成在半导体装置1的各槽25中的栅极60彼此电连接。
另外，如图17所示，在连接槽125的内部，底面电极65的端部形成得比其他区域宽度大。在该宽度大的端部，底面电极65与发射极90连接。
与槽25同样地，在连接槽125的内壁面配置绝缘膜50，在绝缘膜50上配置有从栅极60延伸出的延伸部60a和底面电极65。因此，在形成槽25的工序中，能够同时形成连接槽125。
此外，连接槽125的槽宽度可以比槽25的槽宽度窄。由于在连接槽125的开口部周边没有配置发射区40，因此不形成沟道。通过使连接槽125的槽宽度窄，连接槽125的底面和其附近的空穴的蓄积比槽25的底面少。由此，能够抑制由于半导体装置1的外周区域残留的空穴引起的封闭锁定现象的发生。
另一方面，连接槽125的槽宽度可以比槽25的槽宽度宽。由此，能够进一步改善芯片的平面的内应力平衡。
此外，槽25与连接槽125连结的连结区域处的槽侧面是曲面。通过使连结区域为曲面，能够使耗尽层平滑地扩展。此外，也可以使该连结区域的绝缘膜50的膜厚t3比作为栅绝缘膜发挥功能的区域的膜厚t2厚。由此，包围形成有半导体元件的活性区域的外周区域的耐圧比活性区域的耐圧高。其结果是，在活性区域中容易产生击穿，能够抑制电流集中而防止半导体装置1的破坏。
另外，也可使形成于连接槽125的侧壁面的绝缘膜50的膜厚t4比活性区域中的膜厚t2厚。由此，能够使外周区域的耐圧比活性区域高。
此外，对于绝缘膜50的膜厚，在使配置在槽25的底面的区域的膜厚t1比槽25的侧面处的膜厚t2厚的情况下，为了使连结区域处的膜厚t3或连接槽125处的膜厚t4比活性区域处的膜厚t2厚，也可以使这些膜厚与膜厚t1为相同程度。即，只要与在槽25的底面配置的区域同时形成连结区域和连接槽125的绝缘膜50即可。
图18表示槽25与连接槽125的连结部位的剖视图。如图18所示，也可以将基区30形成到连接槽125的外侧。由此，能够在连接槽125的外侧确保基区30与发射极90能够可靠接触的区域。通过使发射极90与连接槽125的外侧的基区30连接，能够抑制外周区域处的空穴的蓄积。
另一方面，由于不作为栅区使用，因此发射区40可以不延伸到槽25与连接槽125的连结部位。
此外，从栅极60延伸出的延伸部60a经由配置在半导体基板100的正面上的连接部61而从连接槽125的内部与配置在芯片外缘的总线线路62连接。在半导体基板100的正面配置的连接部61和总线线路62在图17中用虚线表示。能够从总线线路62对栅极60施加规定的栅极电压。
虽然省略了图示，但在总线线路62的外侧在外周区域能够采用各种耐圧提高结构。例如，将表面电场降低器(RESURF)，场限环(Field Limiting Ring：LFR)等配置在外周区域。
此外，如图19所示，优选在芯片的角部不配置活性区域41。空穴在芯片的角部容易集中，但是通过在该区域不形成发射区40，空穴容易穿过，能够抑制在外周区域的封闭锁定现象的发生。
如图20所示，栅极60的与槽25的底面对置的下表面也可以带有锥部。通过使栅极60的下表面带有锥部，栅极60的底面与漂移区域20(集电区10)的对置面积减小，能够减小寄生电容Cdg。
另外，由于层间绝缘膜70的一部分填埋到槽25的内部，因此，如图20所示，层间绝缘膜70的膜厚可以是在槽25的开口部的缘上方形成得厚，在槽25的开口部的中央上方形成得薄。在发射极90的上表面，在槽25的开口部的中央上方大幅度产生凹陷。因此，在发射极90的上表面配置的连接引线(crip lead)或焊接线与发射极90的连接面积增大，连接强度提高。
在栅极60或底面电极65为具有掺杂剂的多晶硅电极的情况下，关于层间绝缘膜70，例如如图20所示，优选采用由BPSG膜构成的第一绝缘膜71与由NSG膜构成的第二绝缘膜72的层叠结构。BPSG膜是通过退化处理而使表面平滑的层间膜，但由于包含磷(P)，因此，会对电极的导电性带来影响。因此，通过在电极与BPSG膜之间配置NSG膜作为不含磷的膜，不会对电极的导电性带来影响，而且能够使层间绝缘膜70的上表面平滑。
另外，如图20所示，也可以是基区30的下表面的位置在与槽25相邻的区域比在远离槽25的区域形成得浅。由于这样基区30的底面为在槽25的侧面侧升高的碗型形状，因此从槽25底部到基区30的距離变长。因此，能够漂移。由此，促进了电导调制的效果，能够进一步减小通态电阻。
此外，在漂移区域20与基区30之间，也可以配置杂质浓度比漂移区域20高的n型的半导体区域。通过配置杂质浓度高的半导体区域，在该半导体区域的下方的与漂移区域20的界面附近空穴更多地蓄积于漂移区域20。其结果是，能够减小通态电阻。
如以上所说明的那样，在本发明的第二实施方式涉及的半导体装置1中，将形成有栅极60的槽25的宽度W1设定得宽，且将槽25间的间隔W2设定在槽25的宽度W1以下。因此，在槽25底部附近空穴容易蓄积。其结果是，能够提供高耐圧且低通态电压的半导体装置。
图21是成为本发明的第三实施方式的半导体装置120的俯视图。这里，由于在上下方向与左右方向延伸的宽度宽的槽25相交，因此槽25的面积变大，槽25以外的部分的面积变小。图22、23、24分别是图21中的C－C方向、D－D方向、E－E方向的剖视图。
如图21所示，在该半导体装置120中，为柱770二维排列的方式。这与粗槽25在图21中的上下左右方向并列、交叉的结构对应。栅极60形成为包围各柱770的周围。另外，在图21中的上下方向相邻的两个柱770上的栅极60通过在槽25的底面形成且在上下方向延伸的底面栅配线281而连结。由于在槽25的底面不感应出沟道，因此底面栅配线281只作为用于连接相邻的两个柱770上的栅极60之间的配线发挥作用。底面栅配线281在该半导体装置120中沿着图21中的上下方向平行地形成有多个。
另一方面，在槽25的底面(柱770以外的区域)中，底面电极65形成于在槽25的底面相邻的2根底面栅配线281之间，因此，在槽25的底面，底面电极65在形成有底面栅配线281的区域以外的大部分以较大面积形成。由此，能够在芯片的大部分获得通过上述的底面电极65减小反馈电容的效果。图5的结构中，底面电极65沿着上下方向(与底面栅配线281的延伸方向相同的方向)延伸，并在芯片内连接。
这里，在IGBT或者功率MOSFET的动作中，栅极60为电压施加端子，流过栅极60的电流能够忽视，相对地，在发射极710在动作时流过大电流。因此，为了使动作均一地进行，需要在整个芯片在发射极710中均一地流过电流。另外，通过使该电流均一，还能够使芯片内的底面电极65的电位恒定。因此，发射极接触区域720和形成有发射极接触区域720的柱770如图21所示呈二维排列，以使得在芯片内流过均一的电流。底面电极接触区域730在图21中只记载了一个，但是在由四个柱770包围的区域中，设有一个底面电极接触区域730，因此，底面电极接触区域730也同样为二维排列，底面电极65的电位在芯片面内也都是一样的。
另一方面，栅极60或者底面栅配线281在图21中的图示的范围外连接，在图示的范围外，用于供给电压的端子(焊盘等)与栅极60连接。
因此，该半导体装置120中，反馈电容得以减小，在面内的特性是均一的，因此能够获得良好的开关特性。
图25是成为上述的半导体装置120的変形例的半导体装置130的与图21对应的俯视图。在该半导体装置130中，对于柱770、发射极接触区域720、底面电极接触区域730的配置，与前述的半导体装置120(图21)是同样的，但栅极60、底面栅配线281以及底面电极65的方式不同。
如图25所示，在该半导体装置130中，图中的上下左右相邻的柱770上的栅极60通过底面栅配线281而连结，因此，作为芯片整体，底面栅配线281形成为格子状。因此，图25中的F－F方向、G－G方向的截面结构与图21中的D－D方向的截面结构(图23)相等，H－H方向的截面结构与图21中的E－E方向的截面结构(图24)相等。图21的结构中，底面电极65在左右方向被分割开、在上下方向上相连结，而在图25的结构中，底面电极65在左右和上下方向都是被分割开的。
在该半导体装置130中，底面电极65二维地均一地大范围地分布，因此，能够进一步提高面内的特性的均一性。通过按分离的底面电极65设置有底面电极接触区域730，与上述的半导体装置120一样，该半导体装置130能够在芯片面内进行均一的动作。
在上述的半导体装置120，130中，宽度宽的槽25呈格子状设置，因此特别是能够加大槽25的底面的面积。该底面被由多晶硅构成的底面栅配线281和底面电极65大致均一地覆盖。该结构中，由于整体结构为二维的，因此，缓和了应力的发生，混合了晶片的翘曲。
图26是仅对于图21、25的结构中的柱770与槽25示出了槽25的宽度窄的情况(a)与宽度大的情况(b)。此时，难以使细槽25内的蚀刻气体、等离子的供给在晶片面内是均一的，因此，难以使蚀刻这样的细槽25时的状況在晶片内是均一的，例如难以使槽25的深度和内表面的形状在晶片面内是均一的。因此，在槽25狭窄的情况(a)下，在通过干蚀刻而形成的槽25交叉的部分，槽25形成得特别深，由此，在该部分耐压有时会降低。
与此相对，上述的半导体装置120、130为图26的(b)的方式，由于槽25的宽度大，因此，槽25相交的部分也与其他的部位同样地能够均一地进行蚀刻。另外，使槽25的内表面(柱770的侧面)的形状均一也很容易。即，从该点出发，能够提高IGBT的特性的面内的均一性。
在上述的结构中，特别是在具有1～20μm、更优选为3～15μm的宽槽的IGBT的情况下，空穴蓄积在槽的底部，因此，由此能够降低通态电压和通态电阻，因此是特别优选的。另外，由于能够减少栅极的个数，因此能够进一步减小反馈电容。
另外，在上述的结构中，即使导电型(p型，n型)反转，显然也能够得到同样的效果。并且无关乎构成半导体基板、栅极等的材料，显然也都能够实现上述的结构和制造方法，也能够起到同样的效果。
(其他的实施方式)
如上所述，本发明是通过实施方式记载的，不应理解为构成该公开的一部分的论述和附图用于限定本发明。从该公开本领域技术人员可以清楚各种代替实施方式、实施例以及运用技术。
例如，也可以将槽25的底部形成为中央部比端部浅。通过这样形成槽25的底部，能够在槽25的底部的中央部更高效率地蓄积空穴。其结果是，能够降低通态电压。
或者，可以圆滑成槽25的底部的至少一部分是朝下凸的曲面。当槽25的底部的端部的圆滑大时，空穴不蓄积在槽25的下部而容易向基区30移动。因此，槽25的底部平坦或者朝上凸的部分大时，能够降低通态电压。
这样，本发明当然包括这里没有记载的实施方式等。因此，本发明的技术范围仅由基于上述的说明的权利要求书的发明特定事项确定。

Claims (16)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，其配置在所述第一半导体区域之上；
第一导电型的第三半导体区域，其配置在所述第二半导体区域之上；
多个第二导电型的第四半导体区域，其配置在所述第三半导体区域之上；
绝缘膜，其配置在从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域和所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；
控制电极，其在所述槽的侧面配置在所述绝缘膜的与所述第三半导体区域的侧面对置的区域上；
第一主电极，其与所述第一半导体区域电连接；
第二主电极，其与所述第四半导体区域电连接；以及
底面电极，其在所述槽的底面与所述控制电极间隔开地配置在所述绝缘膜之上，并与所述第二主电极电连接，
在俯视观察时，所述槽的延伸方向的长度在所述槽的宽度以上，而且，所述槽的宽度比相邻的所述槽之间的间隔宽。
2.根据权利要求1所述的半导体装置，其特征在于，
所述底面电极的与所述槽的底面对置的宽度比所述控制电极的与所述槽的底面对置的宽度宽。
3.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，其配置在所述第一半导体区域之上；
第一导电型的第三半导体区域，其配置在所述第二半导体区域之上；
多个第二导电型的第四半导体区域，其配置在所述第三半导体区域之上；
绝缘膜，其分别配置在从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域和所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；
控制电极，其在所述槽的侧面配置在所述绝缘膜的与所述第三半导体区域的侧面对置的区域上；
底面电极，其在所述槽的底面与所述控制电极间隔开地配置在所述绝缘膜之上；
第一主电极，其与所述第一半导体区域电连接；
层间绝缘膜，其配置在所述控制电极和所述底面电极之上；以及
第二主电极，其隔着所述层间绝缘膜在所述控制电极和所述底面电极的上方配置在所述第三半导体区域上和所述第四半导体区域上，且与所述第四半导体区域和所述底面电极电连接，
俯视观察时，所述槽的面积比相邻的所述槽之间的半导体区域的面积大。
4.根据权利要求3所述的半导体装置，其特征在于，
所述底面电极的与所述槽的底面对置的面积比所述控制电极的与所述槽的底面对置的面积大。
5.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述底面电极的与所述槽的底面对置的宽度比所述底面电极的膜厚方向的厚度大。
6.根据权利要求1至5中的任一项所述的半导体装置，其特征在于，
所述控制电极的底面的位置比所述底面电极的上表面的位置靠下方。
7.根据权利要求1至6中的任一项所述的半导体装置，其特征在于，
所述底面电极的与所述槽的底面对置的宽度比所述底面电极与所述控制电极之间的沿所述槽的底面的间隔大。
8.根据权利要求1至7中的任一项所述的半导体装置，其特征在于，
所述槽的槽宽度比所述槽的深度大，而且，所述槽宽度为3μm～20μm。
9.根据权利要求1至8中的任一项所述的半导体装置，其特征在于，
所述半导体装置还具有连接槽，该连接槽形成为贯通所述第三半导体区域并到达所述第二半导体区域，所述连接槽至少具有在与所述槽的延伸方向交叉的方向上延伸的相交部分，在所述相交部分连结所述槽，
通过在所述连接槽的内部配置的导电性膜，在并列配置的多个所述槽中配置的所述控制电极被彼此连接。
10.根据权利要求9所述的半导体装置，其特征在于，
所述连接槽还具有与所述槽平行配置的并行部分。
11.根据权利要求9或者10所述的半导体装置，其特征在于，
所述连接槽的槽宽度比所述槽的槽宽度窄。
12.根据权利要求9或者10所述的半导体装置，其特征在于，
所述连接槽的槽宽度比所述槽的槽宽度大。
13.根据权利要求1至12中的任一项所述的半导体装置，其特征在于，
多个所述槽以交叉方式形成为格子状，柱是形成为被所述槽包围的岛状的区域，该柱在俯视观察时呈二维排列，形成于相邻的两个所述柱的侧面的所述栅极通过底面栅配线而连结，所述底面栅配线形成在相邻的两个所述柱之间的所述槽的底面的所述氧化膜上，在相邻的两个所述底面栅配线之间的所述槽的底面的所述氧化膜上，具有与所述控制电极断开且与所述第一主电极电连接的底面电极。
14.根据权利要求13所述的半导体装置，其特征在于，
形成于在一个方向相邻的两个所述柱的侧面的所述栅极通过在所述一个方向上延伸的底面栅配线而连结。
15.根据权利要求14所述的半导体装置，其特征在于，
形成于在交叉的两个方向相邻的两个所述柱的侧面的所述栅极通过分别在所述两个方向上延伸的所述底面栅配线而连结。
16.根据权利要求13至15中的任一项所述的半导体装置，其特征在于，
在俯视观察时，所述柱的总面积比所述底面电极的总面积与所述底面栅配线的总面积之和小。
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