JPWO2015151185A1 - 半導体装置 - Google Patents

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Abstract

［課題］容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性を低くすること。［解決手段］半導体装置は、第一導電型のドリフト層２０と、ソース電極９０に接続され、ドリフト層２０上に配置された第二導電型のベース層３０と、ソース電極９０に接続され、ベース層３０を貫通してドリフト層２０まで延びた第二導電型のカラム層５０と、を備える。半導体装置は、カラム層５０の上端の両側に設けられた一対の第一トレンチ６３の内部に配置され、第一絶縁層６２に取り囲まれた一対の第一ゲート電極６１と、ベース層３０に設けられ、第一絶縁層６２のうちカラム層５０側と反対側の側部で当該第一絶縁層６２に隣接し、ソース電極９０に接続される第一導電型のソース領域３１と、を備える。

Description

本発明は、半導体装置に関する。
従来から、第１導電型の半導体基板と、半導体基板上に断面短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを含むピラー層と、半導体基板に電気的に接続された第１の主電極と、第１半導体ピラー層の表面に形成された第２導電型の半導体ベース層と、半導体ベース層の表面に選択的に拡散形成された第１導電型の半導体拡散層に直接接合し、半導体ベース層に電気的に接続するように形成された第２の主電極と、半導体拡散層と第１半導体ピラー層との間の半導体ベース層にチャネルを形成するため半導体拡散層から第１半導体ピラー層に亘る領域に絶縁膜を介して形成されたゲート電極とを備えた半導体装置が知られている（例えば、特許文献１の図１５参照）。
例えば、上述した特許文献１の図１５に開示されたようなＭＯＳＦＥＴのような半導体装置を二つ用いて同期整流させた場合、当該半導体装置の入力容量Ｃｉｓｓ帰還容量Ｃｒｓｓに対する比率が小さいときには、容量の充放電が原因でゲート電圧が上昇した結果、オフしたはずの半導体装置がオン状態となり誤作動を起こす可能性がある。この点の改善方法として、これら入力容量Ｃｉｓｓ及び帰還容量Ｃｒｓｓを調整するためにゲート電極の周りの絶縁層の厚みや面積を調整することも考えられるが、このようにゲート電極の周りの絶縁層の厚みや面積を調整すると閾値電圧や耐圧等の他の特性に影響が出てしまう。
特開２００６−２６９７２０号公報
本発明はこのような点を鑑みてなされたものであり、容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性を低くすることができる。
本発明による半導体装置は、
第一導電型のドリフト層と、
前記ドリフト層上に配置されるとともに、ソース電極に接続された第二導電型のベース層と、
前記ソース電極に接続され、前記ベース層を貫通して前記ドリフト層まで延びた第二導電型のカラム層と、
前記カラム層の上端の両側に設けられた一対の第一トレンチの内部に配置され、第一絶縁層に取り囲まれた一対の第一ゲート電極と、
前記ベース層に設けられ、前記第一絶縁層のうち前記カラム層側と反対側の側部で当該第一絶縁層に隣接し、前記ソース電極に接続される第一導電型のソース領域と、
を備える。
本発明による半導体装置において、
前記カラム層と前記ドリフト層とは水平方向において繰り返されており、スーパージャンクション構造となっていてもよい。
本発明による半導体装置は、
水平方向において一対の前記第一ゲート電極の間であって前記カラム層内に設けられた第二トレンチの内部に配置され、第二絶縁層に取り囲まれた第二ゲート電極をさらに備えてもよい。
本発明による半導体装置において、
前記カラム層は複数設けられ、
本発明による半導体装置は、隣り合った２つの前記カラム層の間に設けられ、前記ソース領域から前記ドリフト層まで延びた第三トレンチの内部に配置され、第三絶縁層に取り囲まれた第三ゲート電極をさらに備えてもよい。
本発明による半導体装置において、
前記カラム層は複数設けられ、
本発明による半導体装置は、水平方向において一対の前記第一ゲート電極の間であって前記カラム層内に設けられた第二トレンチの内部に配置され、第二絶縁層に取り囲まれた第二ゲート電極と、
隣り合った２つの前記カラム層の間に設けられ、前記ソース領域から前記ドリフト層まで延びた第三トレンチの内部に配置され、第三絶縁層に取り囲まれた第三ゲート電極と、
をさらに備えてもよい。
本発明による半導体装置において、
前記第二絶縁層及び前記第二ゲート電極は複数設けられてもよい。
本発明による半導体装置において、
前記第三絶縁層及び前記第三ゲート電極は複数設けられてもよい。
本発明による半導体装置において、
前記第二絶縁層及び前記第二ゲート電極は複数設けられ、かつ、前記第三絶縁層及び前記第三ゲート電極は複数設けられてもよい。
本発明による半導体装置において、
前記第一トレンチの前記カラム層側の側面は当該カラム層内に配置され、
前記第一トレンチの前記カラム層と反対側の側面は前記ソース領域、前記ベース層及び前記ドリフト層内に配置されてもよい。
いわゆる帰還容量Ｃｒｓｓはゲート電位とドレイン電位との間の容量Ｃｇｄと等しくなり、いわゆる入力容量Ｃｉｓｓはゲート電位とドレイン電位との間の容量Ｃｇｄにゲート電位とソース電位の間の容量Ｃｇｓを加えた値となっている。この点、本発明によれば、ゲート電位となっている第一ゲート電極を取り囲んだ第一絶縁層が、ソース電極に接続されてソース電位となっているカラム層の上端の両側に配置されている。また、ゲート電位である第一ゲート電極と接する第一絶縁層が、カラム層側と反対側の側部で、ソース電極に接続されてソース電位となっているソース領域及びベース層に接している。このため、ゲート電位とドレイン電位との間の容量Ｃｇｄに影響をほぼ与えることなく、ゲート電位とソース電位の間の容量Ｃｇｓを増加させることができ、その結果、帰還容量Ｃｒｓｓをほぼ増加させることなく入力容量Ｃｉｓｓを増加させることができる。したがって、入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率を大きくすることができ、容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性を低くすることができる。
図１は、本発明の第１の実施の形態による半導体装置の断面を示す側方断面図である。 図２は、本発明の第１の実施の形態による半導体装置を上方から見た上方平面図であって、ソース電極及び第一層間絶縁膜を省略した上方平面図である。 図３は、本発明の第１の実施の形態による半導体装置の製造工程の一例を説明するための側方断面図である。 図４は、本発明の第２の実施の形態による半導体装置の断面を示す側方断面図である。 図５は、本発明の第２の実施の形態の変形例による半導体装置の断面を示す側方断面図である。 図６は、本発明の第３の実施の形態による半導体装置の断面を示す側方断面図である。 図７は、本発明の第３の実施の形態による半導体装置を上方から見た上方平面図であって、ソース電極及び第一層間絶縁膜を省略した上方平面図である。 図８は、本発明の第３の実施の形態の変形例による半導体装置の断面を示す側方断面図である。 図９は、本発明の第４の実施の形態による半導体装置の断面を示す側方断面図である。 図１０は、本発明の第４の実施の形態の変形例による半導体装置の断面を示す側方断面図である。 図１１は、本発明の第１の実施の形態及び第２の実施の形態における半導体装置において、容量Ｃｇｄ及び容量Ｃｇｓを説明するための側方断面図である。
第１の実施の形態
《構成》
以下、本発明に係る半導体装置の第１の実施の形態について、図面を参照して説明する。ここで、図１乃至図３は本発明の第１の実施の形態を説明するための図である。
本実施の形態の半導体装置は、例えば縦型パワーＭＯＳＦＥＴである。以下では、半導体装置として縦型パワーＭＯＳＦＥＴを用いて説明するが、これはあくまでも半導体装置の一例に過ぎないことには留意が必要である。
図１に示すように、本実施の形態の半導体装置は、高不純物濃度のｎ型（特許請求の範囲の「第一導電型」に対応する。）の半導体基板１０と、高不純物濃度のｎ型の半導体基板１０上に形成された低不純物濃度のｎ型のドリフト層２０と、ドリフト層２０上に配置されたｐ型（特許請求の範囲の「第二導電型」に対応する。）のベース層３０と、ｐ型のベース層３０を貫通してｎ型のドリフト層２０まで延びたｐ型のカラム層５０と、を備えている。なお、本実施の形態では、ｎ型が「第一導電型」となり、ｐ型が「第二導電型」となる態様を用いて説明するが、これに限られることはなく、ｐ型が「第一導電型」となり、ｎ型が「第二導電型」となる態様を採用することもできる。
なお、本実施の形態では、どのような製造方法を採用するかにかかわらず、ソース電極９０に接続されてベース層３０の下端よりも下方まで延びた層の全体をカラム層５０と呼ぶ。したがって、（例えばｐ型半導体層をエピタキシャル成長、あるいは拡散させることでベース層３０及びカラム層５０の上部を形成するといったように）仮に同じ処理を行うことでベース層３０とカラム層５０の上部を形成しても、カラム層５０の上部を「ベース層３０」とは呼ばず、あくまでも「カラム層５０」の一部を構成するものとする。
ｐ型のカラム層５０の上端の両側には一対の第一トレンチ６３が設けられており、この第一トレンチ６３の内部に、第一絶縁層６２で取り囲まれた第一ゲート電極６１が配置されている。このため、本実施の形態では、図１に示すように、ｐ型のカラム層５０の上端の両側に一対の第一ゲート電極６１が配置されることとなる。なお、第一ゲート電極６１は制御電極として機能し、その電位はゲート電位となっている。
本実施の形態では、第一ゲート電極６１及び第一絶縁層６２の上面に第一層間絶縁膜６６が形成されている。本実施の形態の第一ゲート電極６１、第一絶縁層６２及び第一層間絶縁膜６６は、上方から見た場合にストライプ状に形成されている（第一ゲート電極６１及び第一絶縁層６２に関しては図２を参考にされたい。）。なお、図１は、図２のＩ−Ｉ直線に沿って切断した断面に対応するものである。ちなみに、第一絶縁層６２及び第一層間絶縁膜６６としては、例えば酸化ケイ素（ＳｉＯ２）等を用いることができる。
図１に示すように、本実施の形態では、ｐ型のカラム層５０とｎ型のドリフト層２０とが水平方向において繰り返されており、スーパージャンクション構造となっている。すなわち、ｐ型のカラム層５０内のキャリアの数と、隣接する２つのｐ型のカラム層５０の間で挟まれた領域に位置するｎ型のドリフト層２０内のキャリアの数が等しくなっている。なお、ｐ型のカラム層５０は上方から見た場合にストライプ状に形成されている（図２参照）。
図１に示すように、ベース層３０には、第一絶縁層６２のうちｐ型のカラム層５０側と反対側の側部の上端であって当該第一絶縁層６２に隣接した位置に、高不純物濃度のｎ型のソース領域３１が設けられている。また、図２に示すように、ｐ型のベース層３０の上面の一部には、ベース層３０よりも高不純物濃度となったｐ型のオーミック領域３２が形成されている。また、ｐ型のカラム層５０の上面には、カラム層５０よりも高不純物濃度となったｐ型のオーミック領域５２が形成されている。
ｎ型のソース領域３１、ｐ型のオーミック領域３２、ｐ型のオーミック領域５２及び第一層間絶縁膜６６の上方には第一の主電極であるソース電極９０が配置されている。また、ｎ型の半導体基板１０の下面には第二の主電極であるドレイン電極９５が配置されている。
本実施の形態において、ｎ型のソース領域３１、ｐ型のオーミック領域３２及びｐ型のオーミック領域５２はソース電極９０に接続されてソース電位となっている。また、ｐ型のオーミック領域３２がソース電極９０に接続されることで、ｐ型のベース層３０の全体がソース電位となっている。また、ｐ型のオーミック領域５２がソース電極９０に接続されることで、ｐ型のカラム層５０の全体がソース電位となっている。また、ｎ型の半導体基板１０はドレイン電極９５に接続されており、ｎ型の半導体基板１０及びｎ型のドリフト層２０はドレイン電位となっている。
本実施の形態では、図１に示すように、第一トレンチ６３内の第一絶縁層６２のカラム層５０側の側面は当該カラム層５０内に配置され、第一トレンチ６３内の第一絶縁層６２のカラム層５０と反対側の側面はソース領域３１、ベース層３０及びドリフト層２０内に配置されている。より具体的には、第一トレンチ６３内の第一絶縁層６２の下面がカラム層５０とドリフト層２０とを横切り、その結果、第一絶縁層６２のカラム層５０側の側面は当該カラム層５０内に配置され、第一絶縁層６２のカラム層５０と反対側の側面はソース領域３１、ベース層３０及びドリフト層２０内に配置されることとなっている。
《製造方法》
次に、本実施の形態の半導体装置の製造方法の一例について、主に図３を用いて簡単に説明する。
まず、高不純物濃度のｎ型の半導体基板１０上にドリフト層２０となる低不純物濃度のｎ型の半導体層をエピタキシャル成長させる（図３（ａ）参照）。次に、図示しないエッチングマスクを用いて、所定の領域にトレンチ５３を形成する。その後、エピタキシャル成長法を用いて、トレンチ５３を埋め込むようにしてカラム層５０の一部を構成するｐ型の半導体層を形成する。
次に、不図示の周辺構造領域の一部にマスキングし、ｐ型不純物をイオン注入した後、熱拡散することで、ベース層３０を形成する（図３（ｂ）参照）。次に、図示しないエッチングマスクを用いて、カラム層５０の両側方にストライプ状の第一トレンチ６３を形成する。その後、トレンチ内周面に第一絶縁層６２となる絶縁層（酸化ケイ素（ＳｉＯ２）等）を形成する。その後、この絶縁層上に第一ゲート電極６１となるポリシリコン等の導電材を成膜する。
次に、所望の位置にマスキングをし、ｎ型の不純物のイオン注入を行うことで第一トレンチ６３に沿ってソース領域３１を形成する。次に、ベース層３０及びカラム層５０の一部に適宜イオン注入を行うことでオーミック領域３２，５２を形成する。
次に、ＬＰ−ＣＶＤ等を用いて酸化ケイ素（ＳｉＯ２）等からなる絶縁膜を形成することで、ゲート電極６１上に第一層間絶縁膜６６を形成する（図３（ｃ）参照）。その後で、上面にソース電極９０を載置する。また、下面にドレイン電極９５を載置する。
《効果》
次に、上述した構成からなる本実施の形態によって達成される効果であって、まだ述べていない効果又はとりわけ重要な効果について説明する。
いわゆる帰還容量Ｃｒｓｓはゲート電位とドレイン電位との間の容量Ｃｇｄと等しくなり、いわゆる入力容量Ｃｉｓｓはゲート電位とドレイン電位との間の容量Ｃｇｄにゲート電位とソース電位の間の容量Ｃｇｓを加えた値となっている。
つまり、
帰還容量Ｃｒｓｓ＝Ｃｇｄ
入力容量Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｓ
として示される。
本実施の形態では、図１に示すように、ゲート電位となっている第一ゲート電極６１は、ｐ型のオーミック領域５２を介してソース電極９０に接続されてソース電位となっているカラム層５０の上端の両側に第一絶縁層６２を介して配置されている。また、ゲート電位となっている第一ゲート電極６１と接する第一絶縁層６２は、カラム層５０側と反対側の側部で、ソース電極９０に接続されてソース電位となっているソース領域３１と、ｐ型のオーミック領域３２を介してソース電極９０に接続されてソース電位となっているベース層３０に接している。このため、ゲート電位とドレイン電位との間の容量Ｃｇｄに影響をほぼ与えることなく、ゲート電位とソース電位の間の容量Ｃｇｓを増加させることができ、その結果、帰還容量Ｃｒｓｓをほぼ増加させることなく入力容量Ｃｉｓｓを増加させることができる。
この点について、図１１を用いて説明すると、本実施の形態によれば、ゲート電位となっている第一ゲート電極６１をソース電位となっているカラム層５０の上端の両側に配置することで、第一ゲート電極６１のカラム層５０側に、ゲート電位とソース電位の間の容量Ｃｇｓを設けることができ、当該容量Ｃｇｓを増加させることができる。他方、このような第一ゲート電極６１を設けることで増加するゲート電位とドレイン電位との間の容量Ｃｇｄは、第一ゲート電極６１とドレイン電位となったドリフト層２０との間に形成されるだけであるので、その増加量は容量Ｃｇｓの増加量よりも小さくなる。このため、ゲート電位とドレイン電位との間の容量Ｃｇｄに影響をほぼ与えることなく、ゲート電位とソース電位の間の容量Ｃｇｓを増加させることができ、その結果、帰還容量Ｃｒｓｓをほぼ増加させることなく入力容量Ｃｉｓｓを増加させることができる。したがって、本実施の形態によれば、入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率を大きくすることができ、容量の充放電が原因で第一ゲート電極６１の電圧が上昇して誤作動を起こす可能性を低くすることができる。
この点、例えば特許文献１の図１５に開示されたようなＭＯＳＦＥＴのような半導体装置を二つ用いて同期整流させた場合であって、当該半導体装置の入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率が小さいときには、容量の充放電が原因で（例えばドレイン電位が上がったときに）ゲート電圧が上昇した結果、オフしたはずのＭＯＳＦＥＴがオン状態となり貫通電流が発生してしまうという誤動作を起こす可能性がある。他方、本実施の形態によれば、入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率を大きくできることから、このような誤動作を起こす可能性を低くすることができる。
また、本実施の形態によれば容量に関する設計を容易に行うことができる。しかも、入力容量Ｃｉｓｓ及び帰還容量Ｃｒｓｓを調整するためにゲート電極の周りの絶縁層の厚みや面積を調整する必要がないことから、閾値電圧や耐圧等の他の特性に影響が出てしまうこともなく、オン抵抗も増加しない。
また、本実施の形態によれば、カラム層５０の上端の両側に第一絶縁層６２が設けられていることから、カラム層５０からボロン等の不純物が第一トレンチ６３のカラム層５０の反対側のベース層３０に拡散し難くなっている。このため、微細Ｃｅｌｌからなるスーパージャンクション構造を有する半導体装置を容易に製造することができる。
この点について説明する。特許文献１の図１５のような構成において、Ｃｅｌｌを微細化した場合、本実施の形態のカラム層５０に対応するピラー層とゲート電極との距離が非常に近くなってしまう。このようにピラー層とゲート電極との距離が非常に近くなると、経験則上、ピラー層から拡散されるボロン等の不純物による影響を受けて閾値電圧が変動してしまうことがある。このため、特許文献１の図１５のような構成ではＣｅｌｌを微細化することが難しくなるという問題が発生する。他方、本実施の形態では、上述したようにカラム層５０の上端の両側に第一絶縁層６２が設けられている。このため、このカラム層５０からボロン等の不純物が拡散せず、カラム層５０と反対側のベース層３０の不純物濃度に影響を及ぼさないようにすることができる。この結果、Ｃｅｌｌを微細化しても閾値電圧が変動してしまうことを防止することができ、微細Ｃｅｌｌからなるスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴ等の半導体装置を容易に製造することができる。
また、本実施の形態によれば、スーパージャンクション構造を採用してもスイッチをオフにしたときにサージ電圧が発生することを抑えることができる。この点について説明する。スーパージャンクション構造を有するデバイスでは、カラム層とドリフト層間の接合容量Ｃｄｓが大きくなるため、スイッチング動作時の電荷の放出量が多く、急激な変化となる。このため、スーパージャンクション構造を有する半導体装置ではスイッチをオフにしたときにサージ電圧が起こりやすいという問題がある。他方、本実施の形態によれば、上述したように入力容量Ｃｉｓｓを大きくすることができるので、スイッチをオフにしたときに、つまりゲート電圧を０もしくは不電位にしたときに、大きな入力容量Ｃｉｓｓに起因しスイッチングスピードが減速されるため、電荷が急激に変化することを防止することができる。このため、本実施の形態によれば、スーパージャンクション構造を採用しても、スイッチをオフにしたときにサージ電圧が発生しにくいものにすることができる。
第２の実施の形態
次に、主に図４、図５及び図１１を用いて、本発明の第２の実施の形態について説明する。
第２の実施の形態は、第１の実施の形態における第一ゲート電極６１及び第一絶縁層６２に加えて、水平方向において一対の第一ゲート電極６１の間であってカラム層５０内に、第二絶縁層７２に取り囲まれた第二ゲート電極７１を設けたものである。これら第二絶縁層７２及び第二ゲート電極７１はカラム層５０内に形成された第二トレンチ７３の内部に配置されている。なお、第二ゲート電極７１もゲート電位となっている。
また、本実施の形態では、第二ゲート電極７１及び第二絶縁層７２の上面に第二層間絶縁膜７６が形成されている。また、本実施の形態の第二ゲート電極７１、第二絶縁層７２及び第二層間絶縁膜７６は、上方から見た場合にストライプ状に形成されている。
第２の実施の形態において、その他の構成は、第１の実施の形態と略同一の態様となっている。第２の実施の形態において、第１の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。
本実施の形態でも、第１の実施の形態と同様の効果を奏することができる。第１の実施の形態で詳細に説明したことから、本実施の形態における効果の説明は、本実施の形態において固有なものに留める。
図４に示すように、本実施の形態では、第二絶縁層７２により取り囲まれ、ゲート電位となっている第二ゲート電極７１が、カラム層５０内に設けられている。上述したように、カラム層５０はオーミック領域５２を介してソース電極９０に接続されてソース電位となっている。このため、このような第二ゲート電極７１及び第二絶縁層７２を設けることで、ゲート電位とソース電位との間の容量Ｃｇｓのみを増加させることができる。
この点について、図１１を用いて説明すると、本実施の形態によれば、ゲート電位となっている第二ゲート電極７１をソース電位となっているカラム層５０内に配置することで、カラム層５０と第二ゲート電極７１との間に、ゲート電位とソース電位の間の容量Ｃｇｓを設けることができ、当該容量Ｃｇｓを増加させることができる。他方、このような第二ゲート電極７１を設けてもゲート電位とドレイン電位との間の容量Ｃｇｄは増加しない。このため、ゲート電位とドレイン電位との間の容量Ｃｇｄに影響を与えることなく、ゲート電位とソース電位の間の容量Ｃｇｓのみを増加させることができ、その結果、帰還容量Ｃｒｓｓを増加させることなく入力容量Ｃｉｓｓのみを増加させることができる。したがって、本実施の形態によれば、入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率を効率よくより大きくすることができ、容量の充放電が原因でゲート電極の電圧が上昇することで、誤作動を起こす可能性をより低くすることができる。
また、本実施の形態でも、閾値電圧や耐圧等の他の特性に影響が出てしまうことなく、また、オン抵抗を増加させることなく、容量に関する設計を容易に行うことができる。
また、本実施の形態では、第１の実施の形態と比較しても入力容量Ｃｉｓｓを大きくすることができるので、スーパージャンクション構造を採用してもスイッチをオフにしたときにサージ電圧が発生することをより抑えることができる。
なお、図４では第二絶縁層７２及び第二ゲート電極７１が一対の第一ゲート電極６１の間に一つしか設けられていないが、図５に示すように、第二絶縁層７２及び第二ゲート電極７１を一対の第一ゲート電極６１の間に複数設けてもよい。このように第二絶縁層７２及び第二ゲート電極７１を複数設けることで、第二絶縁層７２を介してゲート電位となっている第二ゲート電極７１とカラム層５０との間の総面積を増やすことができ、ゲート電位とソース電位との間の容量Ｃｇｓをより増加させることができる。したがって、入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率をさらに大きくすることができ、容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性をさらに低くすることができる。また、スーパージャンクション構造を採用してもスイッチをオフにしたときにサージ電圧が発生することをより確実に抑えることができる。
第３の実施の形態
次に、主に図６乃至図８を用いて、本発明の第３の実施の形態について説明する。
第３の実施の形態は、第１の実施の形態における第一ゲート電極６１及び第一絶縁層６２に加えて、隣り合った２つのカラム層５０の間に、第三絶縁層８２に取り囲まれた第三ゲート電極８１を設けたものである。これら第三絶縁層８２及び第三ゲート電極８１は、ソース領域３１からドリフト層２０まで延びた第三トレンチ８３の内部に配置されている。なお、第三ゲート電極８１もゲート電位となっている。
また、本実施の形態では、第三ゲート電極８１及び第三絶縁層８２の上面に第三層間絶縁膜８６が形成されている。また、本実施の形態の第三ゲート電極８１、第三絶縁層８２及び第三層間絶縁膜８６は、上方から見た場合にストライプ状に形成されている（第三ゲート電極８１及び第三絶縁層８２に関しては図７を参考にされたい。）。なお、図６は、図７のＶＩ−ＶＩ直線に沿って切断した断面に対応するものである。
第３の実施の形態において、その他の構成は、第１の実施の形態と略同一の態様となっている。第３の実施の形態において、第１の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。
本実施の形態でも、第１の実施の形態と同様の効果を奏することができる。第１の実施の形態で詳細に説明したことから、本実施の形態における効果の説明は、本実施の形態において固有なものに留める。
本実施の形態によれば、第三ゲート電極８１を増やすことでチャネル幅を増やすことができるので、オン抵抗を下げることができる。
なお、図６では第三絶縁層８２及び第三ゲート電極８１が隣り合った２つのカラム層５０の間に一つしか設けられていないが、図８に示すように、第三絶縁層８２及び第三ゲート電極８１を隣り合った２つのカラム層５０の間に複数設けてもよい。このように第三ゲート電極８１を複数設けることで、第三絶縁層８２を介して接するベース層３０の面積が増えるためチャネル幅が増加し、よりオン抵抗を下げることができる。
第４の実施の形態
次に、主に図９及び図１０を用いて、本発明の第４の実施の形態について説明する。
第４の実施の形態は、第２の実施の形態と第３の実施の形態とを組み合わせたものである。すなわち、第１の実施の形態における第一ゲート電極６１及び第一絶縁層６２に加えて、水平方向において一対の第一ゲート電極６１の間であってカラム層５０内に、第二絶縁層７２に取り囲まれた第二ゲート電極７１を設け、かつ、隣り合った２つのカラム層５０の間に、第三絶縁層８２に取り囲まれた第三ゲート電極８１を設けたものである。そして、第二絶縁層７２及び第二ゲート電極７１はカラム層５０内に形成された第二トレンチ７３の内部に配置され、かつ、第三絶縁層８２及び第三ゲート電極８１は、ソース領域３１からドリフト層２０まで延びた第三トレンチ８３の内部に配置されている。なお、第二ゲート電極７１及び第三ゲート電極８１はともにゲート電位となっている。
また、本実施の形態では、第二ゲート電極７１及び第二絶縁層７２の上面に第二層間絶縁膜７６が形成されている。そして、本実施の形態の第二ゲート電極７１、第二絶縁層７２及び第二層間絶縁膜７６は、上方から見た場合にストライプ状に形成されている。また、第三ゲート電極８１及び第三絶縁層８２の上面に第三層間絶縁膜８６が形成されている。そして、本実施の形態の第三ゲート電極８１、第三絶縁層８２及び第三層間絶縁膜８６は、上方から見た場合にストライプ状に形成されている。
第４の実施の形態において、その他の構成は、第１の実施の形態と略同一の態様となっている。第４の実施の形態において、第１の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。
本実施の形態でも、第１の実施の形態と同様の効果を奏することができる。第１の実施の形態で詳細に説明したことから、本実施の形態における効果の説明は、本実施の形態において固有なものに留める。
本実施の形態では、第一絶縁層６２に取り囲まれゲート電位となっている第一ゲート電極６１に加えて、第二絶縁層７２に取り囲まれゲート電位となっている第二ゲート電極７１及び第三絶縁層８２に取り囲まれゲート電位となっている第三ゲート電極８１が設けられている。そして、第２の実施の形態で説明したように第二ゲート電極７１を設けることで、ゲート電位とソース電位の間の容量Ｃｇｓのみを増加させることができる。また、第３の実施の形態で説明したように第三ゲート電極８１を設けることで、チャネル幅を増加させることができるためオン抵抗を下げることができる。したがって、本実施の形態によれば、容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性を、第２の実施の形態と同程度に低くすることができ、かつ、第３の実施の形態と同程度にオン抵抗を下げることができる。
また、本実施の形態でも、閾値電圧や耐圧等の他の特性に影響を出すことなく、また、オン抵抗も増加させず容量に関する設計を容易に行うことができる。
また、本実施の形態では、第２の実施の形態と同程度に入力容量Ｃｉｓｓを大きくすることができるので、スーパージャンクション構造を採用してもスイッチをオフにしたときにサージ電圧が発生することをより抑えることができる。
なお、図９では、第二絶縁層７２及び第二ゲート電極７１が一対の第一ゲート電極６１の間に一つしか設けられておらず、第三絶縁層８２及び第三ゲート電極８１が隣り合った２つのカラム層５０の間に一つしか設けられていないが、これに限られることはなく、第二絶縁層７２及び第二ゲート電極７１を一対の第一ゲート電極６１の間に複数設けてもよいし、第三絶縁層８２及び第三ゲート電極８１を隣り合った２つのカラム層５０の間に複数設けてもよい。また、図１０に示すように、第二絶縁層７２及び第二ゲート電極７１を一対の第一ゲート電極６１の間に複数設け、かつ、第三絶縁層８２及び第三ゲート電極８１を隣り合った２つのカラム層５０の間に複数設けてもよい。
このように第二絶縁層７２及び第二ゲート電極７１を複数設けることで入力容量Ｃｉｓｓの帰還容量Ｃｒｓｓに対する比率をさらにより大きくすることができ、容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性をさらにより低くすることができる。また、スーパージャンクション構造を採用してもスイッチをオフにしたときにサージ電圧が発生することをさらにより確実に抑えることができる。また、オン抵抗をさらに下げることができる。
最後になったが、上述した各実施の形態の記載及び図面の開示は、特許請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって特許請求の範囲に記載された発明が限定されることはない。
２０ ドリフト層
３０ ベース層
５０ カラム層
６１ 第一ゲート電極
６２ 第一絶縁層
６３ 第一トレンチ
７１ 第二ゲート電極
７２ 第二絶縁層
７３ 第二トレンチ
８１ 第三ゲート電極
８２ 第三絶縁層
８３ 第三トレンチ
９０ ソース電極

Claims (9)

  1. 第一導電型のドリフト層と、
    前記ドリフト層上に配置されるとともに、ソース電極に接続された第二導電型のベース層と、
    前記ソース電極に接続され、前記ベース層を貫通して前記ドリフト層まで延びた第二導電型のカラム層と、
    前記カラム層の上端の両側に設けられた一対の第一トレンチの内部に配置され、第一絶縁層に取り囲まれた一対の第一ゲート電極と、
    前記ベース層に設けられ、前記第一絶縁層のうち前記カラム層側と反対側の側部で当該第一絶縁層に隣接し、前記ソース電極に接続される第一導電型のソース領域と、
    を備えたことを特徴とする半導体装置。
  2. 前記カラム層と前記ドリフト層とは水平方向において繰り返されており、スーパージャンクション構造となっていることを特徴とする請求項１に記載の半導体装置。
  3. 水平方向において一対の前記第一ゲート電極の間であって前記カラム層内に設けられた第二トレンチの内部に配置され、第二絶縁層に取り囲まれた第二ゲート電極をさらに備えたことを特徴とする請求項１又は２のいずれかに記載の半導体装置。
  4. 前記カラム層は複数設けられ、
    隣り合った２つの前記カラム層の間に設けられ、前記ソース領域から前記ドリフト層まで延びた第三トレンチの内部に配置され、第三絶縁層に取り囲まれた第三ゲート電極をさらに備えたことを特徴とする請求項１又は２のいずれかに記載の半導体装置。
  5. 前記カラム層は複数設けられ、
    水平方向において一対の前記第一ゲート電極の間であって前記カラム層内に設けられた第二トレンチの内部に配置され、第二絶縁層に取り囲まれた第二ゲート電極と、
    隣り合った２つの前記カラム層の間に設けられ、前記ソース領域から前記ドリフト層まで延びた第三トレンチの内部に配置され、第三絶縁層に取り囲まれた第三ゲート電極と、
    をさらに備えたことを特徴とする請求項１又は２のいずれかに記載の半導体装置。
  6. 前記第二絶縁層及び前記第二ゲート電極は複数設けられることを特徴とする請求項３に記載の半導体装置。
  7. 前記第三絶縁層及び前記第三ゲート電極は複数設けられることを特徴とする請求項４に記載の半導体装置。
  8. 前記第二絶縁層及び前記第二ゲート電極は複数設けられ、かつ、前記第三絶縁層及び前記第三ゲート電極は複数設けられる請求項５に記載の半導体装置。
  9. 前記第一トレンチの前記カラム層側の側面は当該カラム層内に配置され、
    前記第一トレンチの前記カラム層と反対側の側面は前記ソース領域、前記ベース層及び前記ドリフト層内に配置されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
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