JP6423110B2 - 半導体超接合パワーデバイス及びその製造方法 - Google Patents

半導体超接合パワーデバイス及びその製造方法 Download PDF

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Description

本発明は、半導体パワーデバイスの技術分野に属し、特に、半導体超接合パワーデバイス及びその製造方法に関する。
超接合パワーデバイスは、電荷バランス技術に基づき、オン抵抗と寄生容量を低減することにより、極めて速いスイッチング特性を有し、スイッチング損失を低減して、より高いパワー変換効率を実現することができる。図１に示すように、公知の超接合パワーデバイスは、低オン抵抗を得るためのセル領域と、セル領域の最も縁部にあるセルの耐圧性を向上させるための終端領域とを含む。終端領域は、製品の具体的な要求によって、その柱状エピタキシャルドーピング領域１０２の数が異なり、主に異なる製品の耐圧要求を満たすために用いられる。セル領域は、基板エピタキシャル層１０１のドレイン領域１００と、基板エピタキシャル層１０１における不純物と電荷のバランスをとるための複数の柱状エピタキシャルドーピング領域１０２とを含み、電荷バランスを実現するために、柱状エピタキシャルドーピング領域１０２の幅と、隣り合う柱状エピタキシャルドーピング領域間の間隔とが等しい。柱状エピタキシャルドーピング領域１０２の頂部にボディ領域１０３が設けられ、ボディ領域１０３は、対応する柱状エピタキシャルドーピング領域１０２の両側を超えて、基板エピタキシャル層１０１内まで延出し、ボディ領域１０３の内部の両側にソース領域１０６がそれぞれ設けられ、ボディ領域１０３と基板エピタキシャル層１０１との上に、ゲート酸化層１０４とゲート電極１０５が設けられている。
超接合パワーデバイスのオン・オフ過程において、ミラー容量（Ｃｒｓｓ）及びそれに対応するゲート−ドレイン間容量（Ｃｇｄ）が、超接合パワーデバイスのスイッチング速度に主導的役割を果たす。Ｃｇｄを低減できれば、超接合パワーデバイスのスイッチング速度を向上させ、スイッチング損失を低減することができる。同時に、公知の超接合パワーデバイスは、オン・オフ時に、ゲート−ドレイン間容量（Ｃｇｄ）の急変が発生し、図１ｂに示すように、これに起因して超接合パワーデバイスのゲート電圧の振動が激しくなる。
本発明は、従来技術の欠点を克服するために、半導体超接合パワーデバイス及びその製造方法を提供することを目的とする。本発明に係る超接合パワーデバイスは、２種以上の異なる幅を有するボディ領域構造を使用することにより、超接合パワーデバイスのオン・オフ時のゲート−ドレイン間容量の急変速度を低減して、超接合パワーデバイスのゲート電圧の振動を低減することができる。
本発明に係る半導体超接合パワーデバイスは、終端領域及びセル領域を含み、前記セル領域は、基板エピタキシャル層内のドレイン領域、ＪＦＥＴ領域及び複数の柱状エピタキシャルドーピング領域を含み、前記複数の柱状エピタキシャルドーピング領域における各柱状エピタキシャルドーピング領域の頂部に、ボディ領域がそれぞれ設けられており、前記ボディ領域は、２種以上の異なる幅を有し、前記ボディ領域内にソース領域が設けられ、前記ボディ領域とＪＦＥＴ領域との上にゲート酸化層が設けられ、前記ゲート酸化層の上にゲート電極が設けられている。
本発明に係る半導体超接合パワーデバイスの更に好ましい態様は、以下の通りである。
本発明において、前記ボディ領域の幅は、Ｃ、Ｃ＋１Ｄ、Ｃ、Ｃ＋１Ｄ、Ｃ、…と順次設定され、又はＣ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、…と順次設定され、又はＣ、Ｃ、…、Ｃ＋１Ｄ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋ｎＤ、…、Ｃ＋（ｎ−１）Ｄ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、Ｃ、…と順次設定され、その中、ｎ≧２である。
本発明において、前記複数の柱状エピタキシャルドーピング領域における各柱状エピタキシャルドーピング領域の幅が等しく、且つ隣り合う柱状エピタキシャルドーピング領域間の間隔が等しい。
本発明において、前記複数の柱状エピタキシャルドーピング領域における隣り合う柱状エピタキシャルドーピング領域間に、２種以上の異なる幅を有する間隔が設けられ、且つ前記隣り合う柱状エピタキシャルドーピング領域間の間隔は、Ａ、Ａ＋１Ｂ、Ａ、Ａ＋１Ｂ、Ａ、…と順次設定され、又はＡ、Ａ＋１Ｂ、…、Ａ＋ｎＢ、Ａ＋（ｎ−１）Ｂ、…、Ａ、Ａ＋１Ｂ、…、Ａ＋ｎＢ、Ａ＋（ｎ−１）Ｂ、…、Ａ、…と順次設定され、又はＡ、Ａ、…、Ａ＋１Ｂ、Ａ＋１Ｂ、…、Ａ＋ｎＢ、Ａ＋ｎＢ、…、Ａ＋（ｎ−１）Ｂ、Ａ＋（ｎ−１）Ｂ、…、Ａ、Ａ、…と順次設定されてもよく、その中、ｎ≧２である。
本発明において、前記ゲート電極は、チャネル領域及び前記ＪＦＥＴ領域をカバするフルゲート型ゲート電極であってもよく、チャネル領域を超えるようにカバーするとともに、前記ＪＦＥＴ領域の上で切断されたスプリットゲート型ゲート電極であってもよい。
本発明において、前記ＪＦＥＴ領域の上におけるゲート電極とゲート酸化層との間に、フィールド酸化層が設けられ、当該フィールド酸化層の厚さが、前記ゲート酸化層の厚さの２〜１０倍である。
本発明において、前記基板エピタキシャル層、ドレイン領域及びソース領域は、それぞれ第１ドーピングタイプを有し、前記柱状エピタキシャルドーピング領域及びボディ領域は、それぞれ第２ドーピングタイプを有する。その中、前記第１ドーピングタイプは、ｎ型ドーピングであり、前記第２ドーピングタイプは、ｐ型ドーピングである。又は、前記第１ドーピングタイプは、ｐ型ドーピングであり、前記第２ドーピングタイプは、ｎ型ドーピングである。
本発明において、前記ボディ領域と基板エピタキシャル層との上に、ゲート抵抗が設けられ、当該ゲート抵抗と、前記ボディ領域及び基板エピタキシャル層との間に誘電体層が設けられ、前記ゲート電極は、前記ゲート抵抗を介して外部回路に接続されている。
本発明に係る半導体超接合パワーデバイスの製造方法は、
第１ドーピングタイプの基板エピタキシャル層をエッチングし、基板エピタキシャル層内に凹んだ、基板エピタキシャル層における不純物と電荷のバランスをとるための第２ドーピングタイプの柱状エピタキシャルドーピング領域を形成するステップ１と、
前記柱状エピタキシャルドーピング領域の頂部に、対応する柱状エピタキシャルドーピング領域の両側を超えて前記基板エピタキシャル層内まで延出し、２種以上の異なる幅を有する第２ドーピングタイプのボディ領域を形成するステップ２と、
前記ボディ領域と基板エピタキシャル層との上にゲート酸化層を形成し、当該ゲート酸化層の上にポリシリコン誘電体層を形成するステップ３と、
前記ポリシリコン誘電体層とゲート酸化層をエッチングし、エッチング後に残ったポリシリコン誘電体層によりゲート電極を形成するステップ４と、
ソース領域を得るためのフォトリソグラフィプロセスを行った後に、第１ドーピングタイプのイオン注入を行い、前記ボディ領域内にソース領域を形成するステップ５と、
絶縁誘電体層を成膜し、前記絶縁誘電体層をエッチングすることにより接触孔を形成した後に、金属層を成膜し、前記金属層をエッチングすることによりソース領域の電極接触体とゲート電極の電極接触体を形成するステップ６と、
前記基板エピタキシャル層内に第１ドーピングタイプのドレイン領域を形成し、金属層を成膜してドレイン領域の電極接触体を形成するステップ７との基本的なステップを含む。
本発明に係る半導体超接合パワーデバイスの製造方法の更に好ましい態様は、以下の通りである。
本発明に係るステップ１において、前記隣り合う柱状エピタキシャルドーピング領域間に、２種以上の異なる幅を有する間隔が設けられている。
本発明に係るステップ３において、前記ゲート酸化層の材質は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム又は高誘電率を有する他の絶縁材料である。
本発明に係るステップ４において、前記ポリシリコン誘電体層をエッチングして前記ゲート電極を形成すると同時に、前記ボディ領域と基板エピタキシャル層との上に位置するゲート抵抗を形成する。
本発明に係るステップ５において、前記ソース領域を得るためのフォトリソグラフィを行う前に、低濃度の第１ドーピングタイプのイオン注入を自己整合的に行っておく。
従来技術に比べ、本発明は、以下のように顕著な利点を有する。
まず、本発明に係る半導体超接合パワーデバイスのセル領域内において、２種以上の異なる幅を有するボディ領域構造を使用することにより、超接合パワーデバイスのオン・オフ時のゲート−ドレイン間容量の急変速度を低減して、超接合パワーデバイスのゲート電圧の振動を低減することができる。
次に、本発明に係る半導体超接合パワーデバイスは、不均一な間隔を有する柱状エピタキシャルドーピング領域構造と、異なる幅を有するボディ領域構造との協働作用を利用して、ゲート−ドレイン間容量の急変がより滑らかになるように、超接合パワーデバイスにより多くの緩変を導入でき、ゲート電圧の振動を更に低減する。
更に、本発明に係る半導体超接合パワーデバイスは、チップ内部でゲート抵抗を容易に集積化し、ゲート電圧の振動を更に抑制することができる。
図１は、公知の半導体超接合パワーデバイスの断面構造模式図である。 図２は、公知の半導体超接合パワーデバイスのオン・オフ時のゲート−ドレイン間容量（Ｃｇｄ）の変化曲線の模式図である。 図３は、本発明の半導体超接合パワーデバイスの実施例１の断面構造模式図である。 図４は、本発明の半導体超接合パワーデバイスの実施例２の断面構造模式図である。 図５は、本発明の半導体超接合パワーデバイスの実施例３の断面構造模式図である。 図６は、本発明の半導体超接合パワーデバイスの実施例４の断面構造模式図である。 図７は、本発明の半導体超接合パワーデバイスのオン・オフ時のゲート−ドレイン間容量（Ｃｇｄ）の変化曲線の模式図である。 図８は、本発明の半導体超接合パワーデバイスと従来技術の半導体超接合パワーデバイスとのスイッチング波形比較の模式図である。 図９は、本発明の半導体超接合パワーデバイスの製造方法の一実施例のプロセスフローの模式図である。 図１０は、本発明の半導体超接合パワーデバイスの製造方法の一実施例のプロセスフローの模式図である。 図１１は、本発明の半導体超接合パワーデバイスの製造方法の一実施例のプロセスフローの模式図である。 図１２は、本発明の半導体超接合パワーデバイスの製造方法の一実施例のプロセスフローの模式図である。
以下、図面と実施例を参照しながら本発明の具体的な実施形態をより詳しく説明する。
本発明の具体的な実施形態をはっきりと説明するために、図面に示された模式図において、本発明に記載の層及び領域の厚さが拡大されており、且つ示された図形の大きさが実際のサイズを表すものではない。図面は模式的なものであり、本発明の保護範囲を限定すべきではない。明細書に記載の実施例は、図面の表示領域における特定な形状だけに限定されるものではなく、例えば製造による偏差等で得られる形状も含むべきである。例えばエッチングにより得られる曲線は、通常湾曲した又は丸みを帯びる特徴を有するが、本発明の実施例においては全て矩形で示されている。
本発明に係る半導体超接合パワーデバイスは、低オン抵抗を得るためのセル領域と、セル領域の最も縁部にあるセルの耐圧性を向上させるための終端領域とを含む。終端領域は、従来の半導体超接合パワーデバイスにおける汎用構造であり、製品の要求によって、異なる設計構造があるため、本発明の実施例においては、半導体超接合パワーデバイスの終端領域の具体的な構造についての表示及び説明を省略する。
図３は、本発明の半導体超接合パワーデバイスの実施例１の断面構造模式図であり、図３に、本発明に係る半導体超接合パワーデバイスのセル領域の断面構造が示されている。本発明に係る半導体超接合パワーデバイスのセル領域は、第１ドーピングタイプの基板エピタキシャル層２０１と、基板エピタキシャル層２０１の底部における第１ドーピングタイプのドレイン領域２００とを含み、基板エピタキシャル層２０１の材質が好ましくはシリコンであるが、シリコンに限定されるものではない。基板エピタキシャル層２０１の内部に、基板エピタキシャル層２０１内に凹んだ、基板エピタキシャル層２０１における不純物と電荷のバランスをとるための複数の第２ドーピングタイプの柱状エピタキシャルドーピング領域２０２が設けられている。実施例１において、柱状エピタキシャルドーピング領域２０２は三つだけ示されたが、その数が製品の設計要求に応じて決定できる。電荷バランスを実現するために、各柱状エピタキシャルドーピング領域２０２の幅が等しく、且つ隣り合う柱状エピタキシャルドーピング領域２０２間の間隔が等しいことが好ましい。
各柱状エピタキシャルドーピング領域２０２の頂部に、第２ドーピングタイプのボディ領域２０３がそれぞれ設けられ、且つ各ボディ領域２０３は、対応する柱状エピタキシャルドーピング領域２０２の両側を超えて、基板エピタキシャル層２０１の内部まで延出する。本発明のボディ領域２０３は、２種以上の異なる幅を有し、実施例１において、ボディ領域がａａ１、ａａ２、ａａ３と３種の異なる幅を有することが例示的に示されたが、好ましくは、本発明のボディ領域２０３の幅の組み合わせは、Ｃ、Ｃ＋１Ｄ、Ｃ、Ｃ＋１Ｄ、Ｃ、…と順次設定され、又はＣ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、…と順次設定され、又はＣ、Ｃ、…、Ｃ＋１Ｄ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋ｎＤ、…、Ｃ＋（ｎ−１）Ｄ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、Ｃ、…と順次設定される。その中、ｎ≧２であり、Ｃはボディ領域の基本幅であり、Ｄはボディ領域の変化幅であり、ｎ、Ｃ、Ｄの具体的な数値が製品の設計要求に応じて決定される。異なる幅を有するボディ領域構造は、超接合パワーデバイスのオン・オフ時のゲート−ドレイン間容量の急変速度を低減することができる。
隣り合うボディ領域２０３間における基板エピタキシャル層部は、デバイスのＪＦＥＴ領域５００であり、ＪＦＥＴ領域５００は、超接合パワーデバイス内に寄生する接合型電界効果トランジスタ領域である。
各ボディ領域２０３の内部に、第１ドーピングタイプのソース領域２０６がそれぞれ設けられ、ボディ領域２０３とＪＦＥＴ領域との上にゲート酸化層２０４が更に設けられ、ゲート酸化層２０４の上にゲート電極２０５が設けられている。本実施例において、ゲート電極は、ＪＦＥＴ領域５００の上のゲート酸化層２０４を完全にカバーし、フルゲート型構造のゲート電極である。
本発明に係る半導体超接合パワーデバイスにおいて、ゲート電極同士は絶縁誘電体層により隔離され、前記絶縁誘電体層の内部に接触孔が更に設けられ、当該接触孔内に金属層が充填されている。当該金属層は、ゲート電極をカバーし、且つボディ領域２０３及びソース領域２０６とのオーミック接触を同時に形成すべきである。従来技術の汎用構造に関しては、本発明の実施例においてその図示及び詳しい記載を一切省略する。
本発明に記載された第１ドーピングタイプと第２ドーピングタイプは、逆のドーピングタイプであり、つまり、前記第１ドーピングタイプがｎ型ドーピングであれば、前記第２ドーピングタイプがｐ型ドーピングであるが、前記第１ドーピングタイプがｐ型ドーピングであれば、前記第２ドーピングタイプがｎ型ドーピングである。
図４は、本発明に係る半導体超接合パワーデバイスの実施例２の断面構造模式図であり、図３に示された半導体超接合パワーデバイスと比較して、実施例２の半導体超接合パワーデバイスは、ゲート電極２０５がチャネル領域（チャネル領域は、デバイスの作動時にボディ領域内に形成された反転層であり、図４に図示せず）を越えるようにカバーして、チャネル領域に対する完全なカバーを確保する。ＪＦＥＴ領域５００の上で切断されたスプリットゲート型構造のゲート電極２０５が形成されている。スプリットゲート型構造のゲート電極２０５により、ゲート−ドレイン間容量が低減され、デバイスのオン・オフ時のゲート−ドレイン間容量の急変が低減できる。
図５は、本発明に係る半導体超接合パワーデバイスの実施例３の断面構造模式図であり、図３に示された半導体超接合パワーデバイスと比較して、実施例３の半導体超接合パワーデバイスは、ＪＦＥＴ領域５００の上に、ゲート電極２０５とゲート酸化層２０４との間に位置するフィールド酸化層３００が設置され、ゲート−ドレイン間容量を低減することで、デバイスのオン・オフ時のゲート−ドレイン間容量の急変を低減するために用いられる。フィールド酸化層３００の厚さが、前記ゲート酸化層２０４の厚さの２倍〜１０倍であることが好ましい。
図６は、本発明に係る半導体超接合パワーデバイスの実施例４の断面構造模式図であり、図３に示される半導体超接合パワーデバイスと比較して、実施例４の半導体超接合パワーデバイスは、異なる幅を有するボディ領域構造を使用するとともに、隣り合う柱状エピタキシャルドーピング領域２０２間が２種以上の異なる間隔を有し、実施例４において、ｂｂ１、ｂｂ２と２種の異なる間隔が示されている。隣り合う柱状エピタキシャルドーピング領域２０２間の間隔は、好ましくはＡ、Ａ＋１Ｂ、Ａ、Ａ＋１Ｂ、Ａ、…と順次設定され、又はＡ、Ａ＋１Ｂ、…、Ａ＋ｎＢ、Ａ＋（ｎ−１）Ｂ、…、Ａ、Ａ＋１Ｂ、…、Ａ＋ｎＢ、Ａ＋（ｎ−１）Ｂ、…、Ａ、…と順次設定され、又はＡ、Ａ、…、Ａ＋１Ｂ、Ａ＋１Ｂ、…、Ａ＋ｎＢ、Ａ＋ｎＢ、…、Ａ＋（ｎ−１）Ｂ、Ａ＋（ｎ−１）Ｂ、…、Ａ、Ａ、…と順次設定される。その中、ｎ≧２であり、Ａは隣り合う柱状エピタキシャルドーピング領域の基本間隔のサイズであり、Ｂは隣り合う柱状エピタキシャルドーピング領域の変化間隔のサイズであり、ｎ、Ａ、Ｂの具体的な数値が具体的な製品の設計要求に応じて決定される。
図７は、本発明の半導体超接合パワーデバイスのオン・オフ時のゲート−ドレイン間容量（Ｃｇｄ）の変化曲線の模式図である。図７から分かるように、本発明の半導体超接合パワーデバイスは、オン・オフ時にゲート−ドレイン間容量の急変速度を低減し、更にゲート−ドレイン間容量の急変によるゲート電圧の振動を低減することができる。
図８は、本発明の半導体超接合パワーデバイスと従来技術の半導体超接合パワーデバイスとのスイッチング波形比較の模式図である。図８から分かるように、本発明の半導体超接合パワーデバイスにおいて、オン・オフ時のＶｄｓオーバーシュートが明らかに減少する。
図９乃至図１２は、本発明の半導体超接合パワーデバイスの製造方法の一実施例のプロセスフローの模式図であり、具体的には、実施例２に示された超接合パワーデバイスの製造を例にする。
まず、図９に示すように、第１ドーピングタイプの基板エピタキシャル層２０１の表面にハードマスク層を成膜し、次に、ハードマスク層に複数のハードマスク層の開口を形成するように、フォトリソグラフィとエッチングを行い、そして、基板エピタキシャル層２０１内に複数の柱状凹溝を形成するように、ハードマスク層をマスクとして基板エピタキシャル層２０１をエッチングし、ハードマスク層をエッチングで除去した後、前記柱状凹溝に充満するように第２ドーピングタイプのエピタキシャル層を成膜し、最後に、基板エピタキシャル層２０１内に凹んだ、基板エピタキシャル層における不純物と電荷のバランスをとるための複数の第２ドーピングタイプの柱状エピタキシャルドーピング領域２０２を基板エピタキシャル層２０１内に形成して、平坦化処理を行う。
次に、図１０に示すように、まず、フォトリソグラフィプロセスによりボディ領域の位置を定義し、そして、第２ドーピングタイプのイオン注入を行い、各柱状エピタキシャルドーピング領域２０２の頂部に第２ドーピングタイプのボディ領域２０３を形成し、ボディ領域２０３は、対応する柱状エピタキシャルドーピング領域２０２の両側を超えて、基板エピタキシャル層２０１の内部まで延出する。本実施例において、ボディ領域２０３がａａ１、ａａ２、ａａ３と３種の異なる幅を有することが例示的に示されている。
次に、図１１に示すように、ボディ領域２０３と基板エピタキシャル層２０１の表面にゲート酸化層２０４を形成し、ゲート酸化層２０４の上にポリシリコン誘電体層を形成する。次に、超接合パワーデバイスのゲート電極の位置を定義するように、フォトリソグラフィプロセスを行い、そして、前記ポリシリコン誘電体層とゲート酸化層２０４をエッチングし、エッチング後に残ったポリシリコン誘電体層によりデバイスのゲート電極２０５を形成し、本実施例において、デバイスのゲート電極２０５はスプリットゲート型構造のゲート電極２０５である。ゲート酸化層２０４の材質は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム又は高誘電率を有する他の絶縁材料である。
任意に、ゲート電極２０５を形成する場合、フォトリソグラフィマスクブランクスの図形を制御することにより、基板エピタキシャル層とボディ領域との上に位置するゲート抵抗を同時に形成することができ、ゲート酸化層によりボディ領域、基板エピタキシャル層からゲート抵抗を隔離することができる。
次に、図１２に示すように、デバイスのソース領域の位置を定義するように、ソース領域を得るためのフォトリソグラフィプロセスを行い、そして、第１ドーピングタイプのイオン注入を行い、ボディ領域２０３の内部の両側にデバイスのソース領域２０６を形成する。ソース領域２０６を形成する前に、基板エピタキシャル層２０１の表面の不純物ドーピング濃度を調整することにより、寄生する接合型電界効果トランジスタの効果を抑制するように、低濃度の第１ドーピングタイプのイオン注入を自己整合的に行っておくことができる。その後、ソース領域を得るためのフォトリソグラフィプロセスとイオン注入を行う。
最後に、材質がシリケートガラス、ボロホスホシリケートガラス又はホスホシリケートガラスであってもよい絶縁誘電体層を成膜し、その後、接触孔の位置を定義するようにフォトリソグラフィプロセスを行い、そして、絶縁誘電体層の内部に接触孔を形成するように絶縁誘電体層をエッチングする。その後、第２ドーピングタイプのイオン注入を行い、当業界で周知される構造であり、後続的にに形成されるオーミック接触の接触抵抗を低減するためのボディ領域の接触領域をボディ領域内に形成し、その後、接触孔内においてボディ領域及びソース領域とのオーミック接触を同時に形成する金属層を成膜し、そして、ソース領域の電極接触体とゲート電極の電極接触体を形成するように前記金属層をエッチングし、最後に、基板エピタキシャル層内に第１ドーピングタイプのドレイン領域を形成するとともに、金属層を成膜してドレイン領域の電極接触体を形成する。以上のプロセスは、いずれも当業界で周知されるものであり、本発明の実施例においてはその詳しい記載を省略する。
本発明の具体的な実施形態で言及されていない説明は全て本分野の公知技術に属し、公知技術を参照して実施することができる。
以上の具体的な実施形態及び実施例は、本発明に係る半導体超接合パワーデバイス及びその製造方法の技術的思想を具体的にサポートするものであるが、これらで本発明の保護範囲を限定することができない。本発明で提出された技術的思想に従い、本技術方案を基にして行われるあらゆる均等な変更又は等価な改良は、いずれも本発明の技術方案の保護範囲に含まれるものである。

Claims (13)

  1. 終端領域及びセル領域を含み、前記セル領域は、基板エピタキシャル層内のドレイン領域、少なくとも３つの柱状エピタキシャルドーピング領域、各前記柱状エピタキシャルドーピング領域の頂部にそれぞれ設置されたボディ領域、及び各隣り合う２つの前記ボディ領域間に位置する接合型電界効果トランジスタＪＦＥＴ領域を含む半導体超接合パワーデバイスであって、
    前記ボディ領域は、２種以上の異なる幅を有し、前記ボディ領域内にソース領域が設けられ、前記ボディ領域と前記ＪＦＥＴ領域との上にゲート酸化層が設けられ、前記ゲート酸化層の上にゲート電極が設けられており、
    前記少なくとも３つの柱状エピタキシャルドーピング領域における各前記柱状エピタキシャルドーピング領域の幅が等しく、且つ隣り合う前記柱状エピタキシャルドーピング領域間の間隔が等しく、且つ前記ＪＦＥＴ領域は２種以上の異なる幅を有している、ことを特徴とする半導体超接合パワーデバイス。
  2. 前記ボディ領域の幅は、Ｃ、Ｃ＋１Ｄ、Ｃ、Ｃ＋１Ｄ、Ｃ、…と順次設定され、又はＣ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、…と順次設定され、又はＣ、Ｃ、…、Ｃ＋１Ｄ、Ｃ＋１Ｄ、…、Ｃ＋ｎＤ、Ｃ＋ｎＤ、…、Ｃ＋（ｎ−１）Ｄ、Ｃ＋（ｎ−１）Ｄ、…、Ｃ、Ｃ、…と順次設定され、その中、ｎ≧２である、ことを特徴とする請求項１に記載の半導体超接合パワーデバイス。
  3. 前記ゲート電極は、チャネル領域及び前記ＪＦＥＴ領域をカバーするフルゲート型ゲート電極である、ことを特徴とする請求項１に記載の半導体超接合パワーデバイス。
  4. 前記ゲート電極は、チャネル領域を超えるようにカバーするとともに、前記ＪＦＥＴ領域の上で切断されたスプリットゲート型ゲート電極である、ことを特徴とする請求項１に記載の半導体超接合パワーデバイス。
  5. 前記ＪＦＥＴ領域の上における前記ゲート電極と前記ゲート酸化層との間に、フィールド酸化層が設けられ、当該フィールド酸化層の厚さが、前記ゲート酸化層の厚さの２〜１０倍である、ことを特徴とする請求項１に記載の半導体超接合パワーデバイス。
  6. 前記基板エピタキシャル層、前記ドレイン領域及び前記ソース領域は、それぞれ第１ドーピングタイプを有し、前記柱状エピタキシャルドーピング領域及び前記ボディ領域は、それぞれ第２ドーピングタイプを有する、ことを特徴とする請求項１に記載の半導体超接合パワーデバイス。
  7. 前記第１ドーピングタイプは、ｎ型ドーピングであり、前記第２ドーピングタイプは、ｐ型ドーピングである、ことを特徴とする請求項６に記載の半導体超接合パワーデバイス。
  8. 前記第１ドーピングタイプは、ｐ型ドーピングであり、前記第２ドーピングタイプは、ｎ型ドーピングである、ことを特徴とする請求項６に記載の半導体超接合パワーデバイス。
  9. 前記ボディ領域と前記基板エピタキシャル層との上に、ゲート抵抗が設けられ、当該ゲート抵抗と、前記ボディ領域及び前記基板エピタキシャル層との間に誘電体層が設けられ、前記ゲート電極は、前記ゲート抵抗を介して外部回路に接続されている、ことを特徴とする請求項１に記載の半導体超接合パワーデバイス。
  10. 第１ドーピングタイプの基板エピタキシャル層をエッチングし、前記基板エピタキシャル層内に凹んだ、前記基板エピタキシャル層における不純物と電荷のバランスをとるための第２ドーピングタイプの少なくとも３つの柱状エピタキシャルドーピング領域を形成するステップ１と、
    前記少なくとも３つの柱状エピタキシャルドーピング領域における各前記柱状エピタキシャルドーピング領域の頂部に、対応する前記柱状エピタキシャルドーピング領域の両側を超えて前記基板エピタキシャル層内まで延出し、２種以上の異なる幅を有する前記第２ドーピングタイプのボディ領域を形成し、隣り合う前記ボディ領域間の領域に接合型電界効果トランジスタＪＦＥＴ領域を形成し、前記少なくとも３つの柱状エピタキシャルドーピング領域における各前記柱状エピタキシャルドーピング領域の幅が等しく、且つ隣り合う前記柱状エピタキシャルドーピング領域間の間隔が等しく、前記ＪＦＥＴ領域は２種以上の異なる幅を有しているステップ２と、
    前記ボディ領域と前記基板エピタキシャル層との上にゲート酸化層を形成し、当該ゲート酸化層の上にポリシリコン誘電体層を形成するステップ３と、
    前記ポリシリコン誘電体層と前記ゲート酸化層をエッチングし、エッチング後に残った前記ポリシリコン誘電体層によりゲート電極を形成するステップ４と、
    ソース領域を得るためのフォトリソグラフィプロセスを行った後に、前記第１ドーピングタイプのイオン注入を行い、前記ボディ領域内に前記ソース領域を形成するステップ５と、
    絶縁誘電体層を成膜し、前記絶縁誘電体層をエッチングすることにより接触孔を形成した後に、金属層を成膜し、前記金属層をエッチングすることにより前記ソース領域の電極接触体と前記ゲート電極の電極接触体を形成するステップ６と、
    前記基板エピタキシャル層内に前記第１ドーピングタイプのドレイン領域を形成し、前記金属層を成膜して前記ドレイン領域の電極接触体を形成するステップ７との基本的なステップを含む、
    ことを特徴とする半導体超接合パワーデバイスの製造方法。
  11. ステップ３において、前記ゲート酸化層の材質は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム又は高誘電率を有する他の絶縁材料である、ことを特徴とする請求項１０に記載の半導体超接合パワーデバイスの製造方法。
  12. ステップ４において、前記ポリシリコン誘電体層をエッチングして前記ゲート電極を形成すると同時に、前記ボディ領域と前記基板エピタキシャル層との上に位置するゲート抵抗を形成する、ことを特徴とする請求項１０に記載の半導体超接合パワーデバイスの製造方法。
  13. ステップ５において、前記ソース領域を得るのにフォトリソグラフィプロセスを行う前に、低濃度の前記第１ドーピングタイプのイオン注入を自己整合的に行っておく、ことを特徴とする請求項１０に記載の半導体超接合パワーデバイスの製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393923B (zh) * 2017-06-27 2020-06-23 苏州美天网络科技有限公司 开关性能稳定的功率器件
CN107256865B (zh) * 2017-06-27 2020-06-19 苏州美天网络科技有限公司 低损耗半导体功率器件
CN107369683B (zh) * 2017-06-27 2020-06-23 苏州美天网络科技有限公司 抗电磁干扰的功率器件
US11069772B2 (en) 2018-12-14 2021-07-20 General Electric Company Techniques for fabricating planar charge balanced (CB) metal-oxide-semiconductor field-effect transistor (MOSFET) devices
CN110176499B (zh) * 2019-05-06 2022-06-24 上海功成半导体科技有限公司 超结mos器件结构及其制备方法
KR102153550B1 (ko) * 2019-05-08 2020-09-08 현대오트론 주식회사 전력 반도체 소자
CN110400833A (zh) * 2019-07-30 2019-11-01 上海昱率科技有限公司 超结功率器件及其制造方法
CN110310983B (zh) * 2019-07-31 2024-02-23 电子科技大学 一种超结vdmos器件
KR102315055B1 (ko) * 2020-05-22 2021-10-21 현대모비스 주식회사 전력 반도체 소자 및 그 제조 방법
CN113206146B (zh) * 2021-05-26 2023-03-24 吉林华微电子股份有限公司 半导体器件终端结构、制造方法及半导体器件
CN113990757B (zh) * 2021-10-27 2024-03-26 电子科技大学 一种mos器件结构及制造方法
CN116137283A (zh) 2021-11-17 2023-05-19 苏州东微半导体股份有限公司 半导体超结功率器件
CN116031303B (zh) * 2023-02-09 2023-11-21 上海功成半导体科技有限公司 超结器件及其制作方法和电子器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3731523B2 (ja) * 2001-10-17 2006-01-05 富士電機デバイステクノロジー株式会社 半導体素子
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP2005332886A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 半導体装置
JP2007059636A (ja) 2005-08-25 2007-03-08 Renesas Technology Corp Ｄｍｏｓｆｅｔおよびプレーナ型ｍｏｓｆｅｔ
DE102007063840B3 (de) 2006-01-31 2015-07-16 Denso Corporation Halbleitervorrichtungen mit Super-Junction-Struktur
US7964912B2 (en) * 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
US20110011621A1 (en) * 2009-07-17 2011-01-20 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Smart link coupled to power line
JP4998524B2 (ja) * 2009-07-24 2012-08-15 サンケン電気株式会社 半導体装置
US8525260B2 (en) * 2010-03-19 2013-09-03 Monolithic Power Systems, Inc. Super junction device with deep trench and implant
JP2011228611A (ja) * 2010-03-30 2011-11-10 Renesas Electronics Corp 半導体装置およびその製造方法、ならびに電源装置
CN101969073B (zh) * 2010-08-27 2012-06-13 东南大学 快速超结纵向双扩散金属氧化物半导体管
JP2012174949A (ja) 2011-02-23 2012-09-10 New Japan Radio Co Ltd 半導体装置及びその製造方法
US8901647B2 (en) * 2011-12-08 2014-12-02 Infineon Technologies Ag Semiconductor device including first and second semiconductor elements
US8530964B2 (en) 2011-12-08 2013-09-10 Infineon Technologies Ag Semiconductor device including first and second semiconductor elements
JP5758365B2 (ja) 2012-09-21 2015-08-05 株式会社東芝 電力用半導体素子
CN102969356B (zh) 2012-11-08 2015-05-27 电子科技大学 一种超结功率器件终端结构
US9006811B2 (en) * 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
KR101795828B1 (ko) * 2013-09-17 2017-11-10 매그나칩 반도체 유한회사 초접합 반도체 소자 및 제조 방법
JP5895038B2 (ja) * 2014-11-06 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
CN104952928A (zh) 2015-04-30 2015-09-30 苏州东微半导体有限公司 一种栅漏电容缓变的超结功率器件及其制造方法

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