CN104952928A - 一种栅漏电容缓变的超结功率器件及其制造方法 - Google Patents
一种栅漏电容缓变的超结功率器件及其制造方法 Download PDFInfo
- Publication number
- CN104952928A CN104952928A CN201510217569.8A CN201510217569A CN104952928A CN 104952928 A CN104952928 A CN 104952928A CN 201510217569 A CN201510217569 A CN 201510217569A CN 104952928 A CN104952928 A CN 104952928A
- Authority
- CN
- China
- Prior art keywords
- tagma
- epitaxial layer
- power device
- substrate epitaxial
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 65
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000009514 concussion Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明属于半导体功率器件技术领域，特别是涉及一种栅漏电容缓变的超结功率器件及其制造方法。本发明提出的一种栅漏电容缓变的超结功率器件的体区具有两种或两种以上不相等的宽度，使得相邻的体区之间具有两种或两种以上不相等的间距；本发明提出的一种栅漏电容缓变的超结功率器件还采用分栅结构，与具有不相等间距的体区结构结合，能够把超结功率器件在开启或关断时的栅漏电容突变分摊到多个电压节点，从而能够降低由栅漏电容突变引起的电磁干扰；本发明提出的一种栅漏电容缓变的超结功率器件在使用中，能够方便地在器件的芯片内部集成栅极电阻，进一步抑制栅极电压震荡和降低电磁干扰。
Description
技术领域
本发明属于半导体功率器件技术领域，特别是涉及一种栅漏电容缓变的超结功率器件及其制造方法。
背景技术
近10多年来，超结功率器件的电荷平衡理论在半导体行业的应用，为高压功率器件的市场建立了新的标杆。超结功率器件基于电荷平衡技术，可以降低导通电阻和寄生电容，使得超结功率器件具有极快的开关特性，可以降低开关损耗，实现更高的功率转换效率。公知的超结功率器件的剖面结构示意图如图1a所示，包括第一掺杂类型的漏区100及位于漏区100之上的第一掺杂类型的衬底外延层101；凹陷在衬底外延层101内设有用于和衬底外延层101杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区102；在柱状掺杂区102的顶部设有第二掺杂类型的体区103，体区103超出相对应的柱状掺杂区102两侧并延伸至衬底外延层101内；在体区103的内部两侧分别设有第一掺杂类型的源区106；相邻的体区103之间的衬底外延层101之上设有栅介质层104和栅极105，栅介质层104和栅极105向两侧延伸至相邻的源区104的上部，由此每个栅极105可以同时控制两个沟道区的开启或者关断。绝缘介质层107覆盖栅极105、衬底外延层101和体区103；在绝缘介质层107内设有接触孔且在接触孔内填充有金属层108，金属层108覆盖了栅极105并与体区103和源区104形成欧姆接触。
超结功率器件在开启和关断过程中，米勒电容(Crss)及其所对应的栅漏电容(Cgd)对超结功率器件的开关速度起主导作用，若能降低Cgd，就可提高超结功率器件的开关速度、降低开关损耗；同时，公知的超结功率器件在开启和关断时，栅漏电容(Cgd)会发生突变，如图1b所示，这使得超结功率器件的电磁干扰严重。
发明内容
本发明的目的是为克服现有技术的不足而提供一种栅漏电容缓变的超结功率器件及其制造方法，本发明的超结功率器件采用具有两种或两种以上不相等宽度的体区结构，同时采用分栅结构，能够把超结功率器件在开启或关断时的栅漏电容突变分摊到多个电压节点，从而降低由栅漏电容突变引起的电磁干扰。
根据本发明提出的一种栅漏电容缓变的超结功率器件，包括：
在半导体衬底的底部设有第一掺杂类型的漏区，该漏区的上部设有第一掺杂类型的衬底外延层；
所述衬底外延层的内部设有凹陷在该衬底外延层内部的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区，该柱状掺杂区的宽度相等，且相邻的柱状掺杂区之间的间距相等；
所述柱状掺杂区的顶部分别设有第二掺杂类型的体区，该体区超出相对应的柱状掺杂区两侧并延伸至所述衬底外延层的内部；
其特征在于：
所述体区设有两种或两种以上不相等的宽度；
所述体区内部的两侧分别设有第一掺杂类型的源区，该源区与相邻的衬底外延层之间的体区层构成器件的沟道区；
所述沟道区上部设有栅介质层和栅极，所述栅极之间由绝缘介质层隔离，该绝缘介质层覆盖所述栅极、衬底外延层和体区；
所述绝缘介质层内部设有接触孔，该接触孔内填充有金属层，该金属层与所述体区和源区形成欧姆接触。
本发明提出的一种栅漏电容缓变的超结功率器件的进一步优选方案是：
本发明所述体区的宽度依次设为：A、A+1B、A、A+1B、A、…；或者依次设为：A、A+1B、…、A+nB、A+(n-1)B、…、A、A+1B、…、A+nB、A+(n-1)B、…、A、…，其中：n≥2。所属体区的宽度按照上述方式依次设置，体区的不想等宽度的数量以及依次设置的循环次数可以根据芯片面积的大小、制造工艺平台的选择以及芯片的特性要求(如导通电阻的要求、栅漏电容缓变的次数等)来设定，由不相等的体区宽度得到的不相等的相邻体区之间的间距的数量决定了芯片在开启或关断时的栅漏电容缓变的次数，而依次设置的循环次数以能够满足芯片导通电阻大小的要求。
本发明所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂；或者所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂。
本发明所述衬底外延层的材质为硅。
本发明所述体区和衬底外延层的上部设有栅极电阻，该栅极电阻与所述体区和衬底外延层之间设有介质层，所述栅极通过所述栅极电阻与外部电路连接。
基于上述本发明提出的一种栅漏电容缓变的超结功率器件的制造方法，其特征在于，包括如下具体步骤：
步骤一：在第一掺杂类型的漏区的上部形成第一掺杂类型的衬底外延层；
步骤二：在所述衬底外延层的内部形成凹陷在该衬底外延层内部的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区，该柱状掺杂区的宽度相等，且相邻的柱状掺杂区之间的间距相等；
步骤三：在所述柱状掺杂区的顶部形成第二掺杂类型的体区，该体区超出相对应的柱状掺杂区的两侧并延伸至所述衬底外延层的内部，且所述体区设有两种或两种以上不相等的宽度；
步骤四：在所述体区和衬底外延层的表面形成栅介质层，并在该栅介质层的上部形成多晶硅介质层；
步骤五：刻蚀所述多晶硅介质层和栅介质层，刻蚀后剩余的多晶硅介质层形成器件的栅极,并同时形成位于所述体区和衬底外延层上部的栅极电阻；
步骤六：首先自对准地进行低浓度的第一掺杂类型的离子注入,然后再进行源区光刻；或者直接进行源区光刻，然后再进行第一掺杂类型的离子注入，在所述体区的内部形成器件的源区；
步骤七：覆盖所形成的结构淀积绝缘介质层，之后刻蚀所述绝缘介质层，在该绝缘介质层的内部形成接触孔；
步骤八：进行第二掺杂类型的离子注入，在所述体区的内部形成体区的接触区；
步骤九：覆盖所形成的结构淀积的金属层，该金属层覆盖所述栅极并填满所述接触孔。
本发明提出的一种栅漏电容缓变的超结功率器件的制造方法的进一步优选方案是：
步骤四所述栅介质层的材质为氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料。
步骤七所述绝缘介质层的材质为硅玻璃、硼磷硅玻璃或磷硅玻璃。
步骤九所述金属层的材质为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
本发明与现有技术相比其显著优点在于：
第一，本发明提出的一种栅漏电容缓变的超结功率器件的体区具有两种或两种以上不同的宽度，由于与衬底外延层杂质形成电荷平衡的多个相互平行的柱状掺杂区的宽度相等且相邻的柱状掺杂区之间的间距相等，使得相邻的体区之间具有两种或两种以上不相等的间距；同时，还采用了分栅结构，与具有不相等间距的体区结构结合，能够把超结功率器件在开启或关断时的栅漏电容突变分摊到多个电压节点，进而能够降低由栅漏电容的突变，从而降低电容突变引起的电磁干扰现象。
第二，本发明提出的一种栅漏电容缓变的超结功率器件在使用中，能够方便地在器件的芯片内部集成栅极电阻，进一步抑制栅极电压震荡和降低电磁干扰。
第三，本发明提出的一种栅漏电容缓变的超结功率器件的制造方法不需要增加额外的光刻掩膜版，制造工艺简化可靠、且易于控制，提高了栅漏电容缓变的超结功率器件性能的可靠性。
附图说明
图1a是公知的一种超结功率器件的剖面结构示意图；图1b是公知的一种超结功率器件在开启和关断时的栅漏电容曲线的示意图。
图2a是本发明提出的一种栅漏电容缓变的超结功率器件结构的一个实施例的俯视示意图；图2b是图2a所示结构沿AA方向的剖面示意图；图2c是本发明提出的一种栅漏电容缓变的超结功率器件在开启和关断时的栅漏电容曲线的示意图。
图3至图8是本发明提出的一种栅漏电容缓变的超结功率器件的制造方法的一个实施例的工艺流程示意图。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细的说明。
为清楚地说明本发明的具体实施方式，说明书附图中所列示意图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等，如刻蚀得到的曲线通常具有弯曲或圆润的特点，在本发明实施例中均以矩形表示。
图2a是本发明提出的一种栅漏电容缓变的超结功率器件结构的一个实施例的俯视示意图，图2a仅示例性的示出了衬底外延层201、体区203、栅极205和源区206的相对位置关系；图2b为图2a所示结构沿AA方向的剖面结构示意图。如图2a和2b所示，本发明的一种栅漏电容缓变的超结功率器件包括半导体衬底底部的第一掺杂类型的漏区200和漏区200上部的第一掺杂类型的衬底外延层201；衬底外延层201的材质为硅，但不局限于为硅。衬底外延层的内部设有凹陷在该衬底外延层201内的用于与衬底外延层201杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区202(本实施例中仅示例性的示出了3个柱状掺杂区202)，柱状掺杂区202的宽度相等且均为aa，相邻的柱状掺杂区202之间的间距相同且均为bb。
在每个柱状掺杂区202的顶部分别设有第二掺杂类型的体区203，且每个体区203超出相对应的柱状掺杂区202两侧并延伸至衬底外延层201的内部。
体区203设有两种或两种以上不相等的宽度，在本实施例中，示例性的示出了三种不相等宽度的体区203结构，其体区203的宽度分别为cc1、cc2和cc3。由于柱状掺杂区202的宽度相等且相邻的柱状掺杂区202之间的间距相等，这使得相邻的体区203之间具有两种或两种以上不相等的间距，在本实施例中，示例性的示出两种不相等的相邻的体区203之间的间距，其间距分别为dd1和dd2。
优选的，本发明的一种栅漏电容缓变的超结功率器件的体区的宽度可以依次设为：A、A+1B、A、A+1B、A、…，即体区的宽度依次循环地设为A和A+1B两种宽度，且A和A+1B两种宽度依次间隔设置。由此相邻的体区之间也具有依次循环的两种不相等的间距，且该两种不想等的间距依次间隔设置。
优选的，本发明的一种栅漏电容缓变的超结功率器件的体区的宽度还可以依次设为：A、A+1B、…、A+nB、A+(n-1)B、…、A、A+1B、…、A+nB、A+(n-1)B、…、A、…，其中：n≥2，即体区具有n+1(n≥2)种不相等的宽度并依次循环地设为A、A+1B、…、A+nB、A+(n-1)B、…、A，也就是体区先由宽度A渐变的增大至A+nB，然后再由宽度A+nB渐变的减小至A，依次循环。由此相邻的体区之间也具有依次循环的n+1(n≥2)种不相等的间距。
以图2a为例，若cc3＝A，则cc2＝cc3+1B，cc1＝cc1+2B，图2a中未示出部分的体区的宽度可按照上述渐变的宽度依次排列设置，由此相邻的体区之间的间距也是依次渐变的。
在每个体区203内部的两侧分别设有第一掺杂类型的源区206，每个源区206与相邻的衬底外延层201之间的体区203部分构成器件的沟道区，每个沟道区上部分别设有栅介质层204和栅极205，由此每个栅极205都可以控制一个沟道区的开启或者关断；栅极205之间由绝缘介质层207隔离，绝缘介质层207覆盖栅极205、衬底外延层201和体区203。在绝缘介质层207的内部还设有接触孔，该接触孔内填充有金属层208，该金属层208覆盖了栅极205并且金属层208同时与体区203和源区206形成欧姆接触。
本发明的所述第一掺杂类型和第二掺杂类型为相反的掺杂类型，即若所述第一掺杂类型为n型掺杂，则所述第二掺杂类型为p型掺杂；若所述第一掺杂类型为p型掺杂，则所述第二掺杂类型为n型掺杂。
图2c是本发明提出的一种栅漏电容缓变的超结功率器件在开启和关断时的栅极电容(Cgd)变化曲线的示意图。由图2c可知，本发明通过采用分栅结构和具有两种或两种以上不相等宽度的体区结构，能够把超结功率器件在开启和关断时的的栅漏电容突变分摊到多个电压节点，进而能够降低由栅漏电容突变引起的电磁干扰。
本发明提出的一种栅漏电容缓变的超结功率器件的进一步优选方案是，可以在体区203和衬垫外延层201上部设置栅极电阻，使得栅极205通过栅极电阻与外部电路连接；栅极电阻可以在形成栅极205的过程中同步形成，从而在栅极电阻通过栅介质层与体区203和衬垫外延层201隔离。
图3至图8是本发明提出的一种栅漏电容缓变的超结功率器件的制备方法的一个实施例的工艺流程示意图。
首先，如图3所示，在第一掺杂类型的漏区200上部通过外延工艺形成第一掺杂类型的衬底外延层201，该衬底外延层201的材质通常为硅；之后在衬底外延层201内形成凹陷在衬底外延层201内的多个相互平行的第二掺杂类型的柱状掺杂区202，所述柱状掺杂区202的宽度均为aa，且相邻的柱状掺杂区202之间的间距均为bb。
柱状掺杂区202的形成过程具体包括：先在衬底外延层的表面淀积硬掩膜层，再进行光刻和刻蚀以在硬掩膜层内形成多个相互平行的硬掩膜层开口，然后以硬掩膜层为掩膜刻蚀衬底外延层201以在衬底外延层201内形成多个相互平行的柱状凹槽，刻蚀掉硬掩膜层后淀积第二掺杂类型的外延层并使得第二掺杂类型的外延层填满所述柱状凹槽，最后进行平坦化处理。
接下来，如图4所示，先通过光刻工艺定义体区的位置，然后进行第二掺杂类型的离子注入，在每个柱状掺杂区202的顶部形成具有三种宽度的第二掺杂类型的体区203，体区203超出相对应的柱状掺杂区202两侧以延伸至衬底外延层201的内部；体区203的宽度分别为cc1、cc2和cc3，这使得相邻的体区203之间的间距不相等，且分别为dd1和dd2。
接下来，如图5所示，在体区203和衬底外延层201的表面形成栅介质层204，并在栅介质层204上部形成多晶硅介质层；接着进行光刻以定义出超结功率器件的栅极位置，然后刻蚀所述多晶硅介质层和栅介质层204，刻蚀后剩余的多晶硅介质层形成器件的栅极205；栅介质层204的材质为氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料。
本发明与现有技术相比，在形成栅极205时，通过控制光刻掩膜版的栅极图形直接将位于衬底外延层201上部的栅极刻蚀分开，从而不需要增加额外的光刻掩膜版即可形成分栅结构。
本发明在形成栅极205时，还可以通过控制光刻掩膜版的图形同时形成位于衬底外延层和体区的上部的栅极电阻，形成该栅极电阻也不需要增加额外的光刻掩膜版。
接下来，如图6所示，进行源区光刻以定义出器件的源区位置，然后进行第一掺杂类型的离子注入，在体区203的内部的两侧形成器件的源区206。
优选方案是，在形成源区206前，先自对准地进行低浓度的第一掺杂类型的离子注入，用以调节衬底外延层201表面的杂质掺杂浓度，进而抑制寄生的结型场效应管效应，然后再进行源区光刻和离子注入。
接下来，如图7所示，覆盖所形成的结构淀积绝缘介质层207，之后进行光刻以定义出接触孔的位置，然后刻蚀绝缘介质层207，在绝缘介质层207的内部形成接触孔，该接触孔将体区203和源区206暴露出来；该接触孔还应同时将栅极205暴露出来，基于器件剖面的位置选取关系，该结构在本实施例中未示出。
绝缘介质层207的材质可以为硅玻璃、硼磷硅玻璃或磷硅玻璃。
接下来，如图8所示，进行第二掺杂类型的离子注入，在体区203内形成体区接触区(本实施例中未示出)，体区接触区为业界所熟知的结构，用于降低后续形成的欧姆接触的接触电阻；然后覆盖所形成的结构淀积金属层208，使得金属层208覆盖栅极205并在填满所述接触孔，金属层208在接触孔内同时与体区203和源区206形成欧姆接触；金属层208的材质为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
如果在形成栅极205的同时形成栅极电阻，则在形成接触孔时，还需要同时形成栅极电阻的接触孔，使得金属层可以将栅极和栅极电阻连接，从而使栅极通过栅极电阻与外部电路连接，用以改善超结功率器件的栅极电压震荡，降低电磁干扰。
本发明的具体实施方式中凡未涉到的说明属于本领域的公知技术，可参考公知技术加以实施。
以上具体实施方式及实施例是对本发明提出的一种栅漏电容缓变的超结功率器件及其制造方法技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。
Claims (9)
1.一种栅漏电容缓变的超结功率器件，包括：
在半导体衬底的底部设有第一掺杂类型的漏区，该漏区的上部设有第一掺杂类型的衬底外延层；
所述衬底外延层的内部设有凹陷在该衬底外延层内部的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区，该柱状掺杂区的宽度相等，且相邻的柱状掺杂区之间的间距相等；
所述柱状掺杂区的顶部分别设有第二掺杂类型的体区，该体区超出相对应的柱状掺杂区两侧并延伸至所述衬底外延层的内部；
其特征在于：
所述体区设有两种或两种以上不相等的宽度；
所述体区内部的两侧分别设有第一掺杂类型的源区，该源区与相邻的衬底外延层之间的体区层构成器件的沟道区；
所述沟道区上部设有栅介质层和栅极，所述栅极之间由绝缘介质层隔离，该绝缘介质层覆盖所述栅极、衬底外延层和体区；
所述绝缘介质层内部设有接触孔，该接触孔内填充有金属层，该金属层与所述体区和源区形成欧姆接触。
2.根据权利要求1所述的一种栅漏电容缓变的超结功率器件，其特征在于所述体区的宽度依次设为：A、A+1B、A、A+1B、A、…；或者依次设为：A、A+1B、…、A+nB、A+(n-1)B、…、A、A+1B、…、A+nB、A+(n-1)B、…、A、…，其中：n≥2。
3.根据权利要求1所述的一种栅漏电容缓变的超结功率器件，其特征在于所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂；或者所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂。
4.根据权利要求1所述的一种栅漏电容缓变的超结功率器件，其特征在于所述衬底外延层的材质为硅。
5.根据权利要求1所述的一种栅漏电容缓变的超结功率器件，其特征在于所述体区和衬底外延层的上部设有栅极电阻，该栅极电阻与所述体区和衬底外延层之间设有介质层，所述栅极通过所述栅极电阻与外部电路连接。
6.根据权利要求1-5任一项所述的一种栅漏电容缓变的超结功率器件的制造方法，其特征在于，包括如下具体步骤：
步骤一：在第一掺杂类型的漏区的上部形成第一掺杂类型的衬底外延层；
步骤二：在所述衬底外延层的内部形成凹陷在该衬底外延层内部的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区，该柱状掺杂区的宽度相等，且相邻的柱状掺杂区之间的间距相等；
步骤三：在所述柱状掺杂区的顶部形成第二掺杂类型的体区，该体区超出相对应的柱状掺杂区的两侧并延伸至所述衬底外延层的内部，且所述体区设有两种或两种以上不相等的宽度；
步骤四：在所述体区和衬底外延层的表面形成栅介质层，并在该栅介质层的上部形成多晶硅介质层；
步骤五：刻蚀所述多晶硅介质层和栅介质层，刻蚀后剩余的多晶硅介质层形成器件的栅极,并同时形成位于所述体区和衬底外延层上部的栅极电阻；
步骤六：首先自对准地进行低浓度的第一掺杂类型的离子注入,然后再进行源区光刻；或者直接进行源区光刻，然后再进行第一掺杂类型的离子注入，在所述体区的内部形成器件的源区；
步骤七：覆盖所形成的结构淀积绝缘介质层，之后刻蚀所述绝缘介质层，在该绝缘介质层的内部形成接触孔；
步骤八：进行第二掺杂类型的离子注入，在所述体区的内部形成体区的接触区；
步骤九：覆盖所形成的结构淀积的金属层，该金属层覆盖所述栅极并填满所述接触孔。
7.根据权利要求6所述的一种栅漏电容缓变的超结功率器件的制造方法，其特征在于步骤四所述栅介质层的材质为氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料。
8.根据权利要求6所述的一种栅漏电容缓变的超结功率器件的制造方法，其特征在于步骤七所述绝缘介质层的材质为硅玻璃、硼磷硅玻璃或磷硅玻璃。
9.根据权利要求6所述的一种栅漏电容缓变的超结功率器件的制造方法，其特征在于步骤九所述金属层的材质为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510217569.8A CN104952928A (zh) | 2015-04-30 | 2015-04-30 | 一种栅漏电容缓变的超结功率器件及其制造方法 |
| KR1020177025929A KR101962834B1 (ko) | 2015-04-30 | 2016-04-08 | 반도체 초접합 전력 소자 및 그 제조방법 |
| JP2017553301A JP6423110B2 (ja) | 2015-04-30 | 2016-04-08 | 半導体超接合パワーデバイス及びその製造方法 |
| CN201680010382.3A CN107408574B (zh) | 2015-04-30 | 2016-04-08 | 一种半导体超级结功率器件及其制造方法 |
| PCT/CN2016/078831 WO2016173394A1 (zh) | 2015-04-30 | 2016-04-08 | 一种半导体超级结功率器件及其制造方法 |
| US15/532,530 US10411116B2 (en) | 2015-04-30 | 2016-04-08 | Semiconductor super-junction power device and manufacturing method therefor |
| DE112016001988.2T DE112016001988B4 (de) | 2015-04-30 | 2016-04-08 | Halbleiter - Super - Junction - Leistungsvorrichtung und Verfahren zum Herstellen derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510217569.8A CN104952928A (zh) | 2015-04-30 | 2015-04-30 | 一种栅漏电容缓变的超结功率器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104952928A true CN104952928A (zh) | 2015-09-30 |
Family
ID=54167462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510217569.8A Pending CN104952928A (zh) | 2015-04-30 | 2015-04-30 | 一种栅漏电容缓变的超结功率器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104952928A (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105957895A (zh) * | 2016-06-23 | 2016-09-21 | 无锡新洁能股份有限公司 | 沟槽型功率mosfet器件及其制造方法 |
| WO2016173394A1 (zh) * | 2015-04-30 | 2016-11-03 | 苏州东微半导体有限公司 | 一种半导体超级结功率器件及其制造方法 |
| WO2019000762A1 (zh) * | 2017-06-27 | 2019-01-03 | 苏州美天网络科技有限公司 | 抗电磁干扰的功率器件 |
| WO2021042582A1 (zh) * | 2019-09-03 | 2021-03-11 | 苏州东微半导体有限公司 | 半导体功率器件 |
| CN114068526A (zh) * | 2020-07-31 | 2022-02-18 | 苏州东微半导体股份有限公司 | 半导体功率器件 |
| WO2022188703A1 (zh) | 2021-03-12 | 2022-09-15 | 重庆万国半导体科技有限公司 | 一种栅极电阻可调型超结功率器件及其制造方法 |
| WO2023087685A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| WO2023087684A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| WO2023087714A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| WO2023178865A1 (zh) * | 2022-03-21 | 2023-09-28 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101399268A (zh) * | 2007-09-27 | 2009-04-01 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| CN102270663A (zh) * | 2011-07-26 | 2011-12-07 | 无锡新洁能功率半导体有限公司 | 具有超结结构的平面型功率mosfet器件及其制造方法 |
| US20120169262A1 (en) * | 2010-12-28 | 2012-07-05 | Rohm Co., Ltd. | Semiconductor device, method of manufacturing the same, and power module |
| US20140306283A1 (en) * | 2013-04-16 | 2014-10-16 | Rohm Co., Ltd. | Superjunction semiconductor device and manufacturing method therefor |
-
2015
- 2015-04-30 CN CN201510217569.8A patent/CN104952928A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101399268A (zh) * | 2007-09-27 | 2009-04-01 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| US20120169262A1 (en) * | 2010-12-28 | 2012-07-05 | Rohm Co., Ltd. | Semiconductor device, method of manufacturing the same, and power module |
| CN102270663A (zh) * | 2011-07-26 | 2011-12-07 | 无锡新洁能功率半导体有限公司 | 具有超结结构的平面型功率mosfet器件及其制造方法 |
| US20140306283A1 (en) * | 2013-04-16 | 2014-10-16 | Rohm Co., Ltd. | Superjunction semiconductor device and manufacturing method therefor |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016173394A1 (zh) * | 2015-04-30 | 2016-11-03 | 苏州东微半导体有限公司 | 一种半导体超级结功率器件及其制造方法 |
| US10411116B2 (en) | 2015-04-30 | 2019-09-10 | Suzhou Oriental Semiconductor Co., Ltd. | Semiconductor super-junction power device and manufacturing method therefor |
| CN105957895A (zh) * | 2016-06-23 | 2016-09-21 | 无锡新洁能股份有限公司 | 沟槽型功率mosfet器件及其制造方法 |
| WO2019000762A1 (zh) * | 2017-06-27 | 2019-01-03 | 苏州美天网络科技有限公司 | 抗电磁干扰的功率器件 |
| WO2021042582A1 (zh) * | 2019-09-03 | 2021-03-11 | 苏州东微半导体有限公司 | 半导体功率器件 |
| CN114068526A (zh) * | 2020-07-31 | 2022-02-18 | 苏州东微半导体股份有限公司 | 半导体功率器件 |
| WO2022188703A1 (zh) | 2021-03-12 | 2022-09-15 | 重庆万国半导体科技有限公司 | 一种栅极电阻可调型超结功率器件及其制造方法 |
| WO2023087685A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| WO2023087684A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| WO2023087714A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| WO2023178865A1 (zh) * | 2022-03-21 | 2023-09-28 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104952928A (zh) | 一种栅漏电容缓变的超结功率器件及其制造方法 | |
| US7183610B2 (en) | Super trench MOSFET including buried source electrode and method of fabricating the same | |
| CN107408574B (zh) | 一种半导体超级结功率器件及其制造方法 | |
| CN104795445A (zh) | 一种低损耗的超结功率器件及其制造方法 | |
| CN108091573B (zh) | 屏蔽栅沟槽mosfet esd结构的制造方法 | |
| CN107342326B (zh) | 一种降低导通电阻的功率半导体器件及制造方法 | |
| CN108400168B (zh) | Ldmos器件及其制造方法 | |
| CN113053738A (zh) | 一种分裂栅型沟槽mos器件及其制备方法 | |
| CN106356401B (zh) | 一种功率半导体器件的场限环终端结构 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| CN102623504A (zh) | 具有新型终端结构的超结半导体器件及其制造方法 | |
| CN201663162U (zh) | 单胞中集成肖特基二极管的沟槽mos器件 | |
| WO2023178897A1 (zh) | 碳化硅器件终端结构及其制造方法 | |
| CN116110944A (zh) | 一种基于Resurf效应的屏蔽栅沟槽型MOSFET器件及其制备方法 | |
| CN106158927B (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN102237406A (zh) | 射频ldmos器件及其制造方法 | |
| CN111883515A (zh) | 沟槽栅器件及其制作方法 | |
| CN106935645B (zh) | 具有底部栅极的金氧半场效晶体管功率元件 | |
| CN112133750B (zh) | 深沟槽功率器件及其制备方法 | |
| CN104103693A (zh) | 一种u形沟槽的功率器件及其制造方法 | |
| CN108063159B (zh) | 半导体功率器件的终端结构、半导体功率器件及其制作方法 | |
| CN110676305A (zh) | 具有低栅电荷特性的垂直沟道器件及制造方法 | |
| CN108091695B (zh) | 垂直双扩散场效应晶体管及其制作方法 | |
| CN110429137A (zh) | 具有部分氮化镓/硅半导体材料异质结的vdmos及其制作方法 | |
| CN103022155A (zh) | 一种沟槽mos结构肖特基二极管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150930 |