CN101399268A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法。在具有超结结构的衬底形成MOSFET时，例如若是n沟道型MOSFET，则在柱状p－型半导体区域形成沟道区域。超结结构通过将柱状半导体区域微细化而具有可降低电流路径的电阻值的优点，但因微细化而导致在扩散区域形成的沟道区域彼此的间隔距离也变窄，存在栅电极下方的电流路径变窄、电阻值增加的问题。在栅电极的下方设置高浓度的n型杂质区域。通过将栅极长度设定在沟道区域的深度以下，可使由n型杂质区域的侧面与相邻沟道区域的侧面形成的pn接合面大致垂直于衬底表面。由此，即使进行超结结构的微细化，也不会超过必要程度地缩窄沟道区域间的间隔距离(栅电极下方的电流路径)，故能避免电阻增加。而且，由于在n型半导体区域内，耗尽层均匀扩展，可提高该区域的杂质浓度，故有助于降低电阻。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是涉及可实现高耐压以及低接通电阻的半导体装置及其制造方法。
背景技术
在采用半导体硅的高耐压功率MOSFET(Metal Oxide SemiconductorField Effect Transistor：金属氧化物半导体场效应晶体管)中，为了能够在施加反向电压时扩展耗尽层而缓和电场，设置有高电阻的漂移层。具有如下技术：通过将该漂移层置换成电阻比该漂移层低的柱状n型半导体区域以及p型半导体区域反复配置的结构(超结结构)，由此，与现有结构的器件相比，实现低电阻化(例如参照专利文献1)。
下面参照图13和图14，以MOSFET为例对现有半导体装置及其制造方法进行说明。
如图13所示，超结半导体晶片(半导体衬底20)是通过在n+型硅半导体衬底21上层积n-型半导体层22′等方式而设置多个彼此分开的柱状p-型半导体区域23的晶片。由此，柱状p-型半导体区域23之间的n-型半导体层22′成为柱状n-型半导体区域22，它们交替配置而形成超结结构。
在p-型半导体区域23的上方分别设置p型沟道区域24。在相邻沟道区域24之间的n-型半导体层22′(n-型半导体区域22)层表面上，经由栅极绝缘膜31而设置有栅电极33。栅电极33的周围被层间绝缘膜36覆盖。而且，在沟道区域24表面设置有n+型源极区域35，其与源极电极38接触。
参照图14对上述MOSFET的制造方法进行说明。
准备超结结构的半导体衬底20，该半导体衬底20在n+型硅半导体衬底21上，通过层积n-型半导体层22′并注入杂质等方法而交替配置有柱状p-型半导体区域23和n-型半导体区域22(图14(A))。
在n-型半导体区域22上的衬底表面，形成栅极氧化膜31以及栅电极33，并以栅电极33为掩模而离子注入p型杂质(例如硼：B)。然后，通过热处理，使p型杂质扩散，在p-型半导体区域23上方形成p型的沟道区域24(图14(B))。
在沟道区域24表面注入高浓度的n型杂质之后，形成层间绝缘膜36，并且，扩散n型杂质而形成源极区域35(图14(C))。此后，在栅电极33之间开设接触孔，在表面形成源极电极，从而得到图13所示的最终结构。
专利文献1：(日本)国际公开第02/067333号小册子
如图13所示，在具有超结结构的晶片(半导体衬底)上形成n沟道型MOSFET单元的情况下，在作为电流路径的柱状n-型半导体区域22上方形成栅电极33，在柱状p-型半导体区域23上方形成沟道区域24。
在此，在超结结构中，图13所示截面(由柱状半导体区域22、23形成的多个pn结相对于半导体衬底20的表面垂直地露出的截面)上的n-型半导体区域22以及p-型半导体区域23的柱宽W1′、W2′越小，则作为超结结构的特性越好。
即，在MOSFET断开时，从沿半导体衬底的深度方向形成的pn结，沿衬底的水平方向均匀的耗尽层扩展，从而确保规定的耐压，所以如果与确保相同耐压的情况相比较，当n-型半导体区域22以及p-型半导体区域23的柱宽W1′、W2′较小时，可提高这些区域的杂质浓度。
特别是在上述MOSFET的情况下，由于n-型半导体区域22在MOSFET接通时成为电流路径，所以如果能够提高该区域的杂质浓度，则能够进一步降低电阻。
但是，由于沟道区域24是杂质的扩散区域，与其深度对应地，也进行衬底水平方向上的扩散(横向扩散)，所以在相邻沟道区域24之间(栅电极33的下方)需要有希望的间隔。另一方面，在超结结构的半导体衬底的情况下，由于沟道区域24需要形成在p-型半导体衬底23上，所以存在不能自由设计相邻沟道区域24的间隔距离的问题。
即，在通过将n-型半导体区域22以及p-型半导体区域23各自的宽度W1′、W2′微细化而进一步降低接通电阻的情况下，栅电极正下方的沟道区域24之间的n型半导体层22′(n-型半导体区域22)表面(以下将该部分称作π部45)的宽度W3′变窄。因此，存在电流路径(特别是π部45)的电阻增加的问题，并且在n-型半导体区域22以及p-型半导体区域23的微细化方面也存在限度。
发明内容
本发明是鉴于上述课题而作出的，第一方面的发明通过一种半导体装置来解决上述问题，该半导体装置具备：一导电型半导体衬底；多个柱状的一导电型半导体区域，其设置在所述衬底上；多个柱状的逆导电型半导体区域，其设置在所述衬底上并且与所述一导电型半导体层交替地配置；逆导电型沟道区域，其设置在所述逆导电型半导体区域上；一导电型杂质区域，其设置在所述一导电型半导体区域上，具有与所述沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区域高；栅电极，其经由第一绝缘膜设置在所述一导电型杂质区域上方；分离孔，其设置在该栅电极的大致中央；第二绝缘膜，其覆盖所述栅电极以及所述分离孔；以及一导电型源极区域，其设置在所述沟道区域的表面。
第二方面的发明通过一种半导体装置的制造方法来解决上述问题，该方法包括下述工序：准备衬底，该衬底在一导电型半导体衬底上交替地配置有多个柱状的一导电型半导体区域和多个柱状的逆导电型半导体区域；在所述衬底表面形成第一绝缘膜，并在所述一导电型半导体区域上方的所述第一绝缘膜上形成在大致中央具有分离孔的栅电极；在所述逆导电型半导体区域上形成多个逆导电型沟道区域；在所述一导电型半导体区域上方形成一导电型杂质区域，该一导电型杂质区域具有与所述沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区域高；在所述沟道区域表面形成一导电型源极区域；以及形成覆盖所述一导电型杂质区域上方的所述栅电极以及所述分离孔的第二绝缘膜。
根据本发明，第一，根据设于栅电极下方的高浓度n型杂质区域，能够使沟道区域的侧面与该n型杂质区域侧面之间的接合面大致垂直于衬底的表面。由此，即便是由扩散区域形成的沟道区域，也能防止沟道区域产生必要程度以上的横向扩散。具体而言，在扩散工序中可以设置n型杂质区域，该扩散工序用于通过将沟道区域深度Xch设在栅电极的栅极长度Lg以上而形成沟道区域，所述n型杂质区域具有与沟道区域的侧面垂直的接合面并且深度与沟道区域相等。
即，在具有超结结构的半导体衬底中，即使是在进行柱状p型(p-型)半导体区域以及n型(n-型)半导体区域的微细化的情况下，也能避免由栅电极正下方的π部变窄引起的电阻增大的问题。
而且，由于能够使超结结构微细化，所以与维持和现有超结结构相同的耐压的情况相比，能够提高柱状n-型半导体区域以及p-型半导体区域的杂质浓度。因此，能够降低在MOSFET接通时作为电流路径的n-型半导体区域的电阻，所以有助于降低装置的接通电阻。
第二，在平坦结构的MOSFET中，栅电极正下方的π部是作为电流路径而言比较狭窄且通常电阻增大的区域，但通过使设置于π部的一导电型杂质区域的杂质浓度高于柱状n-型半导体区域的杂质浓度，从而有助于避免π部的电阻增大。
具体而言，通过设置成栅电极的分离宽度LKT：沟道区域深度Xch＝0.6以下：4，能够形成垂直的接合面并且将n型杂质区域的宽度形成为在该区域内耗尽层夹断的宽度。由此，能够获得600V以上的漏极-源极间电压VDSS。而且，由于即便在沟道区域底部附近，夹断也充分，所以能够将一导电型(n型)杂质区域的杂质浓度提高到1×1017cm-3，能实现接通状态下的低电阻和断开状态下的耐压提高。
第三，一导电型杂质区域需要形成为希望的深度，以使从沟道区域扩展的耗尽层充分夹断，但由于是通过从设置于栅电极的分离孔进行杂质注入以及扩散而形成，所以容易进行深度的控制。即，在形成栅电极后，从分离孔进行一导电型杂质的离子注入，在用于形成沟道区域的扩散工序中，形成一导电型杂质区域。由此，不会受到栅电极形成过程中的热处理的影响，容易进行一导电型杂质区域的深度控制。
而且，通过控制沟道区域和一导电型(n型)杂质区域的剂量，能够将它们的底部形成为大致均匀的深度。例如，如果用硼进行离子注入(加速能量：80Kev，剂量：2×1013cm-2)并进行1150℃的热处理来形成沟道区域，用磷进行离子注入(加速能量：120Kev，剂量：1×1013cm-2)并进行1150℃的热处理来形成n型杂质区域，则它们的深度大致均匀。这种情况下，π部的杂质浓度与不设置n型杂质区域的情况相比更高(1×1017cm-3左右)，但由于耗尽层在衬底深度(垂直)方向上均匀地夹断，所以能够获得规定的耐压。
第四，通过在栅电极上设置分离孔而形成一导电型杂质区域，即使在进行微细化的情况下，也能防止从栅电极的两端通过扩散而形成的沟道区域接触。
附图说明
图1(A)、(B)是说明本发明实施方式的半导体装置的剖视图；
图2(A)、(B)是说明本发明实施方式的半导体装置的俯视图；
图3(A)、(B)是说明本发明实施方式的半导体装置的俯视图；
图4(A)、(B)、(C)是说明本发明实施方式的半导体装置的俯视图；
图5是说明本发明实施方式的半导体装置的剖视图；
图6是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图7是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图8是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图9是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图10是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图11(A)、(B)是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图12是对本发明实施方式的半导体装置的制造方法进行说明的剖视图；
图13是说明现有半导体装置的剖视图；
图14(A)、(B)、(C)是说明现有半导体装置的制造方法的剖视图。
附图标记说明
1 n+型半导体衬底                     2′ n-型半导体层
2 n-型半导体区域                     3 p-型半导体区域
4 沟道区域                           11 栅极氧化膜
12 分离孔                            13 栅电极
13a、13b 分离栅电极                  14 n型杂质区域
15 源极区域                          16 层间绝缘膜
18 源极电极                          20 衬底
21 n+半导体衬底                      22′ n-型半导体层
22 n-型半导体区域                    23 p-型半导体区域
24 沟道区域                          31 栅极氧化膜
33 栅电极                 35 源极区域
36 层间绝缘膜             38 源极电极
45 π部                    50 耗尽层
具体实施方式
下面参照图1至图12，以n沟道型MOSFET为例对本发明的实施方式进行说明。
图1是表示本实施方式的MOSFET的结构的剖视图。图1(A)是表示多个MOSFET单元的剖视图，图1(B)是图1(A)的局部放大剖视图。
MOSFET具有：半导体衬底1、一导电型半导体区域2、逆导电型半导体区域3、沟道区域4、一导电型杂质区域14、栅电极13、栅极绝缘膜11、层间绝缘膜16、以及源极区域15。
衬底10具有超结(super junction)结构，在n+型硅半导体衬底1上交替配置多个柱状n-型半导体区域2和p-型半导体区域3。
在此，所谓超结结构是指下述结构：将n-型半导体区域2和p-型半导体区域3的杂质浓度以及宽度选择为希望的值，在施加反向电压时，从沿垂直于衬底10表面的方向形成的、n-型半导体区域2和p-型半导体区域3所构成的pn结，向相对于衬底10表面的水平方向扩展耗尽层，柱状n-型半导体区域2和p-型半导体区域3在相同电压下完全耗尽，在衬底10内形成完全耗尽区域。
在此，作为超结结构的一个例子，表示下述情况：通过在n+型硅半导体衬底1上层积n-型半导体层(外延层)2′等，从而以希望的距离分开设置多个柱状p-型半导体区域3。这种情况下的p-型半导体区域3既可以是杂质扩散区域，也可以是埋入的外延层。而且，p-型半导体区域3并不限于图示的情况，也可以具有达到n+型硅半导体衬底1的深度。
图1(A)的截面中的n-型半导体区域2的宽度W1例如是5μm，杂质浓度是1×1016cm-3左右。另外，p-型半导体区域3的宽度W2例如是5μm，杂质浓度是1×1016cm-3左右。这些可以根据半导体装置所要求的耐压进行适当选择。
在衬底10表面附近设置有沟道区域4。沟道区域4是通过p型杂质的离子注入以及扩散而设置在各p-型半导体区域3上的扩散区域。另外，设置有选择性地覆盖衬底10表面的栅极氧化膜11，在栅极氧化膜11上配置有栅电极13。在栅电极13上设置有层间绝缘膜16，各栅电极13的周围被栅极氧化膜11以及层间绝缘膜16覆盖。
参照图1(B)，在栅电极13的大致中央，如图所示设置有分离宽度为LKT的分离孔12。即，栅电极13的一部分被分离孔12分割成两个分离栅电极13a、13b，并被层间绝缘膜16一体地覆盖。两个分离栅电极13a、13b具有均等的栅极宽度Lg。
源极区域15是设置在沟道区域4表面的高浓度的n型杂质区域，与栅电极13下方的一部分重叠，配置在栅电极13的外侧。而且，源极区域15经由层间绝缘膜16之间的接触孔CH与源极电极18接触。
在栅电极13下方的柱状n-型半导体区域2的表面附近，设置n型杂质区域14。n型杂质区域14的杂质浓度比n-型半导体区域2的1×1016cm-3左右的杂质浓度高，例如是1×1017cm-3左右。由n型杂质区域14的侧面和相邻的沟道区域4的侧面形成的pn接合面相对于衬底10的表面大致垂直。而且，n型杂质区域14的底部和沟道区域4的底部位于大致同一深度。
分离栅电极13a、13b以n型杂质区域14为中心对称地配置。即，分离宽度LKT的中心线和n型杂质区域14的中心线大致一致。另外，分离栅电极13a、13b各自的栅极宽度Lg在沟道区域4的深度Xch以下。由此，能够获得下述n型杂质区域14，该n型杂质区域14与沟道区域4的侧面的pn接合面大致垂直，并且具有与沟道区域4相等的深度。对于这种情况，在后面进行详细说明。另外，尽管省略了图示，但在衬底1背面形成有漏电极。
图2至图4是表示柱状n-型半导体区域2、p-型半导体区域3以及栅电极13的平面图案的图。各图(A)是表示n-型半导体区域2以及p-型半导体区域3在衬底10表面上的图案的图，各图(B)是栅电极13在衬底10表面上的图案。
参照图2(A)，p-型半导体区域3呈正六边形，n-型半导体区域2以形成蜂窝图案的方式彼此等间隔地配置。
该情况下，如图2(B)所示，栅电极13配置在n-型半导体区域2(n型杂质区域14)的上方，p-型半导体区域3从开口部OP露出。而且，以平行于开口部OP的各条边的方式，在栅电极13的大致中央设置有分离孔12。分离孔12两侧的分离栅电极13a、13b被层间绝缘膜一体地覆盖。
参照图3(A)，p-型半导体区域3呈正四边形，n-型半导体区域2以形成格子状图案的方式等间隔地配置。
该情况下，如图3(B)所示，栅电极13配置在n-型半导体区域2(n型杂质区域14)的上方，p-型半导体区域3从开口部OP露出。而且，以平行于开口部OP的各条边的方式，在栅电极13的大致中央设置有分离孔12。分离孔12两侧的分离栅电极13a、13b被层间绝缘膜一体地覆盖。
参照图4(A)，p-型半导体区域3呈长条形，n-型半导体区域2也以形生长条形图案的方式彼此等间隔地配置。
该情况下，如图4(B)所示，栅电极13配置在n-型半导体区域2(n型杂质区域14)的上方，p-型半导体区域3从开口部OP露出。而且，以平行于开口部OP的各条边的方式，在栅电极13的大致中央设置有分离孔12。分离孔12两侧的分离栅电极13a、13b被层间绝缘膜一体地覆盖。
并且，也可以如图4(C)所示形成，使分离孔12的一端到达各栅电极13的端部，一组分离栅电极13a、13b形成凹状图案。
图5是表示在断开状态下施加漏极-源极电压的情况下耗尽层50的形态的剖视图。另外，层间绝缘膜16和源极电极18省略。
在本实施方式中，n型杂质区域14的侧面与相邻的沟道区域4的侧面之间的pn接合面相对于衬底10的表面大致垂直，而且n型杂质区域14的底部和沟道区域4的底部位于大致同一深度。即，沟道区域4是扩散区域，但并非具有曲率的形状，相邻两个沟道区域4的表面附近以及底部分别以均等距离分离。因此，能够防止由于沟道区域4的横向扩散而使栅电极13下方的沟道区域4之间(π部45)变窄，所以能够避免π部45的电阻增加。
另外，为了实现该结构，以如下条件设置n型杂质区域14，即在MOSFET断开时，从两侧的沟道区域4延伸到n型杂质区域14的耗尽层50夹断。具体而言，栅电极的分离宽度LKT：沟道区域深度Xch＝0.15以下：1。
由此，n型杂质区域14内的耗尽层50如虚线所示，从两侧的沟道区域4扩展并夹断，在衬底深度方向(垂直方向)上，耗尽层50大致均匀地扩展。
这样，夹持栅电极13的沟道区域4的间隔在表面和底部均匀，耗尽层充分夹断，所以能使n型杂质区域14的杂质浓度比柱状n-型半导体区域2的杂质浓度高。
因此，即使在超结结构的衬底10中使n-型半导体区域2以及p-型半导体区域3的宽度微细化的情况下，也能防止由于沟道区域4的横向扩散而使π部45变窄，进而，能够利用n型杂质区域14提高π部45的杂质浓度，所以能够避免MOSFET接通状态下π部45的电阻增加。
下面参照图6至图12，对本实施方式的MOSFET的制造方法进行说明。
本实施方式的半导体装置的制造方法包括下述工序：准备衬底，该衬底在一导电型半导体衬底上交替地配置有多个柱状的一导电型半导体区域和多个柱状的逆导电型半导体区域；在所述衬底表面形成第一绝缘膜，并在所述一导电型半导体区域上方的所述第一绝缘膜上形成在大致中央具有分离孔的栅电极；在所述逆导电型半导体区域上形成多个逆导电型沟道区域；在所述一导电型半导体区域上方形成一导电型杂质区域，该一导电型杂质区域具有与所述沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区域高；在所述沟道区域表面形成一导电型源极区域；以及形成覆盖所述一导电型杂质区域上方的所述栅电极以及所述分离孔的第二绝缘膜。
第一工序(参照图6)：准备衬底的工序，该衬底在一导电型半导体衬底上交替地配置有多个柱状的一导电型半导体区域和多个柱状的逆导电型半导体区域。
准备如下衬底，即在n+型硅半导体衬底1上交替地配置有多个柱状n-型半导体区域2和p-型半导体区域3。
在本实施方式中，只要是形成n-型半导体区域2和p-型半导体区域3交替配置并微细化的超结结构即可，任何方法都可以，下面示出其中一个例子。
例如，在n+型硅半导体衬底1上，形成图6所示厚度(例如40μm左右(杂质浓度为1×1016cm-3左右))的n-型半导体层2′，并形成以相等距离分离的多个沟槽后，在沟槽内使p型硅进行外延生长，从而设置p-型半导体区域3。这种情况下，沟槽间的n-型半导体层2′成为n-型半导体区域2。
或者，在n+型硅半导体衬底1上，形成一定厚度(例如5μm左右)的n-型外延层，在n-型外延层以相等距离彼此分离地注入及扩散p型杂质。也可分多阶段反复进行该n-型外延层的形成工序和p-型杂质的注入及扩散工序，从而形成n-型半导体区域2和p-型半导体区域3。
另外，也可以采用下述方法，即在n型外延层形成多个开口大小能够配置柱状半导体区域的沟槽后，多次反复进行膜厚与柱宽相等的p型外延层的形成和表面蚀刻、以及膜厚与柱宽相等的n型外延层的形成和表面蚀刻，在一个沟槽内反复形成n-型半导体区域和p-型半导体区域3。
p-型半导体区域3也可以设置成到达n+型硅半导体衬底1的深度。
进而，也可以在n-型半导体层2′以等间隔形成沟槽，并在沟槽内壁进行p型杂质的离子注入后，用n型半导体层填埋沟槽内部。
图6截面中的n-型半导体区域2的柱宽W1例如是5μm，杂质浓度是1×1016cm-3左右。另外，p-型半导体区域3的宽度W2例如是5μm，杂质浓度是1×1016cm-3左右。这些数值可以根据半导体装置所要求的耐压来进行适当选择。
第二工序(参照图7)：在衬底表面形成第一绝缘膜，并在一导电型半导体区域上方的第一绝缘膜上形成在大致中央具有分离孔的栅电极的工序。
将衬底10的表面热氧化(1000℃左右)，根据阈值，将栅极氧化膜形成为例如
Figure A200810161791D0013090806QIETU
左右的厚度。
在整个面上堆积非掺杂的多晶硅层，例如，以高浓度注入/扩散磷(P)而实现高导电率。将具有希望的图案的抗蚀剂膜作为掩模，进行干蚀刻，形成栅电极13。栅电极13的一部分被分离孔12分离，形成具有相同栅极宽度Lg的两个分离栅电极13a、13b。分离孔12的宽度(分离宽度LKT)例如是0.6μm左右。另外，也可以将掺杂了杂质的多晶硅堆积在整个面上，然后进行构图而形成栅电极13。
分离栅电极13a、13b的栅极宽度Lg设为之后形成的沟道区域的深度以下，例如为2.0μm左右。
第三工序(参照图8)：在本工序中，向栅电极的分离孔中离子注入一导电型杂质。即，在整个面上形成抗蚀剂膜PR，并进行构图以使分离孔12及其周边露出。将抗蚀剂膜PR作为掩模而离子注入n型杂质(例如磷：P)的。剂量为1.0×1013cm-2左右的n型杂质经由从分离孔12露出的栅极氧化膜11而被注入到n-型半导体区域2表面。
第四工序(参照图9)：在本工序中，为了形成沟道区域，离子注入逆导电型杂质。即，再次形成抗蚀剂膜PR，并至少残留覆盖分离孔12上的抗蚀剂膜PR。
在分离栅电极13a、13b外侧的p-型半导体区域3表面离子注入p型杂质(例如硼：B)。剂量为2.0×1013cm-2左右。在此，p型杂质和第三工序中的n型杂质的剂量设为同等程度。例如，作为p型杂质，以80Kev的加速能量和2×1013cm-2的剂量离子注入硼，为了形成n型杂质区域，以120Kev的加速能量和1×1013cm-2左右的剂量离子注入磷。
第五工序(参照图10)：在逆导电型半导体区域上形成多个逆导电型沟道区域的工序、以及在一导电型半导体区域上方形成一导电型杂质区域的工序，该一导电型杂质区域具有与沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比一导电型半导体区域高。
进行热处理(1150℃，180分钟)，使在第三工序和第四工序中离子注入的n型杂质和p型杂质同时扩散，从而形成多个沟道区域4以及n型杂质区域14。
通过分离孔12注入的n型杂质在沿衬底深度(垂直)方向扩散的同时也沿横向(水平方向)扩散。即，通过将栅极长度Lg设为沟道区域4的深度Xch以下，由此，n型杂质区域14的侧面与相邻沟道区域4的侧面之间的pn接合面相对于衬底10的表面大致垂直地形成。另外，通过以第四工序的条件进行离子注入，n型杂质区域14的底部和沟道区域4的底部扩散到大致相同的深度。
进而，进行如下设置，即分离宽度LKT：沟道区域4深度Xch＝0.15以下：1。具体而言，LKT＝0.6μm，Xch＝4μm。由此，能够使耗尽层在n型杂质区域14内充分夹断。
n型杂质区域14需要形成到希望的深度，以使从该区域扩展的耗尽层充分夹断，如上所述，在形成栅电极13之后，从分离孔12离子注入一导电型杂质，在用于形成沟道区域4的扩散工序中同时形成n型杂质区域14。由此，不会受到栅电极13形成过程中的热处理的影响，容易进行n型杂质区域14的深度控制。
在根据特性而将沟道区域4的深度Xch形成得更深时，进一步进行扩散。由此，尽管n型杂质区域14的宽度产生变动，但只要是在施加VDSS时进行夹断的范围就没有问题。
第六工序(参照图11)：利用新的抗蚀剂膜PR，形成使沟道区域4的一部分露出的掩模，离子注入n+型杂质(例如砷：As)。注入能量为100Kev左右，剂量为5×1015cm-2左右(图11(A))。
然后，除去抗蚀剂膜PR，在整个面上利用CVD法堆积作为层间绝缘膜的PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)等绝缘膜16′。利用上述膜形成时的热处理(不到1000℃，60分钟左右)，使n+型杂质区域扩散而形成源极区域15(图11(B))。
第七工序(参照图12)：将新的抗蚀剂膜(未图示)作为掩模，对绝缘膜16′进行蚀刻，残留层间绝缘膜16，并且形成接触孔CH。层间绝缘膜16分别被由分离孔12分离的分离栅电极13a、13b一体地覆盖。
然后，在整个面上形成阻挡金属层(未图示)，例如以
Figure A200810161791D0015090853QIETU
左右的膜厚溅射铝合金。进行合金化热处理而将图案化的源极电极18形成为希望的形状，获得图1所示的最终结构。
以上，在本发明的实施方式中，以n沟道型MOSFET为例进行了说明，但即便是导电型相反的p沟道型MOSFET也能同样实施。而且，并不限于此，如果是以IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极性晶体管)为代表的绝缘栅型半导体元件，则能够同样地实施而获得同样的效果。

Claims (12)

1.一种半导体装置，其特征在于，具备：
一导电型半导体衬底；
多个柱状的一导电型半导体区域，其设置在所述衬底上；
多个柱状的逆导电型半导体区域，其设置在所述衬底上并且与所述一导电型半导体层交替地配置；
逆导电型沟道区域，其设置在所述逆导电型半导体区域上；
一导电型杂质区域，其设置在所述一导电型半导体区域上，具有与所述沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区域高；
栅电极，其经由第一绝缘膜设置在所述一导电型杂质区域上方；
分离孔，其设置在该栅电极的大致中央；
第二绝缘膜，其覆盖所述栅电极以及所述分离孔；以及
一导电型源极区域，其设置在所述沟道区域的表面。
2.如权利要求1所述的半导体装置，其特征在于，所述一导电型杂质区域的底部和所述沟道区域的底部位于大致同一深度。
3.如权利要求1所述的半导体装置，其特征在于，由所述分离孔分离的所述栅电极的栅极宽度在所述沟道区域的深度以下。
4.如权利要求1所述的半导体装置，其特征在于，所述分离孔的分离宽度与所述沟道区域的深度之比为0.15以下:1。
5.一种半导体装置的制造方法，其特征在于，包括如下工序：
准备衬底，该衬底在一导电型半导体衬底上交替地配置有多个柱状的一导电型半导体区域和多个柱状的逆导电型半导体区域；
在所述衬底表面形成第一绝缘膜，并在所述一导电型半导体区域上方的所述第一绝缘膜上形成在大致中央具有分离孔的栅电极；
在所述逆导电型半导体区域上形成多个逆导电型沟道区域；
在所述一导电型半导体区域上方形成一导电型杂质区域，该一导电型杂质区域具有与所述沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区域高；
在所述沟道区域表面形成一导电型源极区域；以及
形成覆盖所述一导电型杂质区域上方的所述栅电极以及所述分离孔的第二绝缘膜。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，使形成所述沟道区域的逆导电型杂质与形成所述一导电型半导体区域的一导电型杂质同时扩散。
7.如权利要求5所述的半导体装置的制造方法，其特征在于，由所述分离孔分离的所述栅电极的栅极宽度在所述沟道区域的深度以下。
8.如权利要求5所述的半导体装置的制造方法，其特征在于，所述一导电型杂质区域和所述沟道区域具有相等的杂质浓度。
9.如权利要求5所述的半导体装置的制造方法，其特征在于，所述一导电型杂质区域的杂质浓度为1×1017cm-3左右。
10.如权利要求5所述的半导体装置的制造方法，其特征在于，所述分离孔的分离宽度与所述沟道区域的深度之比为0.15以下:1。
11.如权利要求5所述的半导体装置的制造方法，其特征在于，所述一导电型杂质区域的底部和所述沟道区域的底部形成为大致同一深度。
12.如权利要求5所述的半导体装置的制造方法，其特征在于，在形成所述栅电极之后，进行所述一导电型杂质区域的离子注入。
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