JP2009130106A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション領域を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置1は、n+型半導体基板12上に形成された複数のn型エピタキシャル層13Xからなるn型エピタキシャル層13内に、n型ピラー領域15とp型ピラー領域14とをn+型半導体基板12の上面に沿って交互に設けてなるスーパージャンクション領域を備える。n型ピラー領域15及びp型ピラー領域14は、n型エピタキシャル層13の深さ方向に並んで形成される複数のn型の拡散領域15X及び複数のp型の拡散領域14Xにより構成される。n型エピタキシャル層13に形成されるn型ピラー領域15の不純物濃度のピークの数は、n型エピタキシャル層13に形成されるp型ピラー領域の不純物濃度のピークの数よりも多い。
【選択図】図1
【解決手段】半導体装置1は、n+型半導体基板12上に形成された複数のn型エピタキシャル層13Xからなるn型エピタキシャル層13内に、n型ピラー領域15とp型ピラー領域14とをn+型半導体基板12の上面に沿って交互に設けてなるスーパージャンクション領域を備える。n型ピラー領域15及びp型ピラー領域14は、n型エピタキシャル層13の深さ方向に並んで形成される複数のn型の拡散領域15X及び複数のp型の拡散領域14Xにより構成される。n型エピタキシャル層13に形成されるn型ピラー領域15の不純物濃度のピークの数は、n型エピタキシャル層13に形成されるp型ピラー領域の不純物濃度のピークの数よりも多い。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特にスーパージャンクション領域を含む半導体装置及びその製造方法に関する。
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の半導体装置は、高速スイッチング特性、数十〜数百Vの逆方向阻止電圧(耐圧)を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの半導体装置を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するMOSFETやIGBT等は、高耐圧を保持したままでオン状態の抵抗を低減する必要がある。
縦型パワーMOSFETのオン抵抗は、伝導層(ドリフト層)部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース領域と形成するpn接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体装置を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体装置の実現への道である。
この問題を解決するMOSFETの一例として、ドリフト層にスーパージャンクション領域と呼ばれる縦長短冊状のp型ピラー領域とn型ピラー領域を横方向に交互に埋め込んだ領域が知られている。スーパージャンクション領域はp型ピラー領域とn型ピラー領域に含まれるチャージ量(不純物量)を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたn型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
通常の半導体装置におけるオフ動作時は、p型ベース領域とn型ドリフト層との間のpn接合界面から空乏層が広がる。半導体装置の耐圧はn型ドリフト層の不純物濃度及び空乏層距離により決定される。これに対し、スーパージャンクション領域を有する半導体装置におけるオフ動作時は、ドリフト領域におけるp型ピラー領域とn型ピラー領域とのpn接合界面からも空乏層が広がる。このためp型ベース領域とn型ドリフト層との間のpn接合面への電界集中が緩和され、ドリフト領域全体の電界が上昇する。そのため、n型ピラー領域の不純物濃度を通常の半導体装置のドリフト領域の不純物濃度より高くしても高耐圧を得ることができる。一方で、スーパージャンクション領域を有する半導体装置のオン動作時は、電流は高濃度のn型ピラー領域を流れるために、同程度の耐圧を有する半導体装置と比較して、オン抵抗を1/5程度とすることが可能である。
このスーパージャンクション領域を有するMOSFETにおいては、スーパージャンクション領域が形成されるドリフト層の厚さが厚くなるほど、素子の耐圧を大きくすることができる。しかし、ドリフト層の厚さが厚くなると、その分製造工程が複雑化する。
一方、スーパージャンクション領域を有するMOSFETにおいて、更なるオン抵抗の低減を実現するためにはスーパージャンクション領域の横方向周期(ピッチ)を狭くすることが有効である。ピッチを狭くすることにより、非導通時においてpn接合が空乏化し易くなり、その分ピラー領域の不純物濃度を高くすることができるからである。つまり半導体装置のオン抵抗を低減するためには、スーパージャンクション領域のピラー領域を幅が狭く、且つ高アスペクト比で形成する必要がある。
幅が狭く、且つ高アスペクト比のピラー領域を形成する半導体装置の製造方法として、以下のものがある。まず、高抵抗のエピタキシャル層に選択的に埋め込み層をイオン注入と拡散によって形成した後、さらに高抵抗のエピタキシャル層を積み増す。そして、下層と同様に埋め込み層をイオン注入と拡散によって形成する工程を複数回繰り返す(特許文献1参照)。この製造方法の場合、各高抵抗のエピタキシャル層の厚さを上下のn型とp型の拡散領域が接続可能な程度の厚さに形成しなくてはならない。そのため、高アスペクト比とするためには拡散時間の長時間化、あるいはエピタキシャル成長とイオン注入の工程回数を増やす必要がある。
特開2000−40822号公報
本発明は、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション領域を得ることができる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様に係る半導体装置は、相互に対向する上面及び下面を有する第1導電型の半導体基板と、前記半導体基板上に形成された複数の第1導電型のエピタキシャル層からなる第1導電型の半導体層と、前記半導体層内に第1導電型の第1半導体ピラー領域と第2導電型の第2半導体ピラー領域とを前記半導体基板の上面に沿って交互に設けてなるスーパージャンクション領域と、前記半導体基板の下面に電気的に接続された第1の主電極と、前記スーパージャンクション領域の上面に選択的に設けられた第2導電型の半導体ベース領域と、前記半導体ベース領域の上面に選択的に設けられた第1導電型の半導体領域と、前記半導体ベース領域及び前記半導体領域に電気的に接続するように設けられた第2の主電極と、前記半導体領域から前記半導体ベース領域を介して前記第1半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極とを備え、前記第1半導体ピラー領域及び前記第2半導体ピラー領域は、前記半導体層の深さ方向に並んで形成される複数の第1導電型の第1の拡散領域及び複数の第2導電型の第2の拡散領域により構成され、前記半導体層の深さ方向に並んで形成される前記第1の拡散領域による前記第1半導体ピラー領域の深さ方向の不純物濃度のピークの数は、前記半導体層の深さ方向に並んで形成される前記第2の拡散領域による前記第2半導体ピラー領域の深さ方向の不純物濃度のピークの数よりも多いことを特徴とする。
本発明の一態様に係る半導体装置の製造方法は、第1導電型の半導体基板上に形成された第1導電型の第1のエピタキシャル層の所定の領域へイオン注入により第1導電型の不純物を注入すると共に、前記第1のエピタキシャル層の所定の領域へイオン注入により第2導電型の不純物を注入した後、前記第1のエピタキシャル層上に第1導電型の第2のエピタキシャル層を形成することを所定回数繰り返す工程と、熱により前記第1導電型の不純物及び前記第2導電型の不純物を拡散して、複数のエピタキシャル層からなる第1導電型の半導体層にその深さ方向に並んで形成される複数の第1導電型の第1の拡散領域及び第2導電型の第2の拡散領域を形成し、前記第1の拡散領域及び前記第2の拡散領域により構成される第1半導体ピラー領域及び第2半導体ピラー領域が前記半導体基板の上面に沿って交互に設けられたスーパージャンクション領域を形成する工程と、前記スーパージャンクション領域の上面に選択的に第2導電型の半導体ベース領域を形成する工程と、前記半導体ベース領域の上面に選択的に第1導電型の半導体領域を形成する工程と、前記半導体領域から前記半導体ベース領域を介して前記第1半導体ピラー領域に亘る領域に絶縁膜を形成し、この絶縁膜を介して制御電極を形成する工程と、前記半導体基板の下面に電気的に接続するように第1の主電極を形成する工程と、前記半導体ベース領域及び前記半導体領域に電気的に接続するように第2の主電極を形成する工程とを備え、1つの前記第1のエピタキシャル層に前記第1導電型の不純物を注入する回数は前記第2導電型の不純物を注入する回数よりも多いことを特徴とする。
本発明によれば、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション領域を得ることができる半導体装置及びその製造方法を提供することができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第1導電型をn型、第2導電型をp型として説明する。また、以下に記載する「p+型」はp型不純物濃度が高い半導体を示し、「p−型」はp型不純物濃度が低い半導体を示す。これと同様に、「n+型」、「n−型」は、それぞれ、n型不純物濃度が高い半導体、n型不純物濃度が低い半導体を示す。
図1は本発明の第1の実施の形態に係る半導体装置1の構成を模式的に示す断面図である。本実施の形態に係る半導体装置1は、nチャネルのプレーナゲート型MOSFETである。この半導体装置1は、相互に対向する上面及び下面を有し、例えばシリコン(Si)からなるn+型半導体基板12上に形成される。n+型半導体基板12の表面に、n型エピタキシャル層13を備えている。このn型エピタキシャル層13にp型ピラー領域14が所定のピラーピッチPicthで形成される。同様にn型エピタキシャル層13にn型ピラー領域15が所定のピラーピッチPitchで形成される。このp型ピラー領域14及びn型ピラー領域15はn+型半導体基板12の上面に沿った横方向(図1に示すY方向)に交互に設けられてスーパージャンクション領域を形成している。この実施の形態のp型ピラー領域14及びn型ピラー領域15は、それぞれ紙面垂直方向に延在するストライプ形状を備えているものとする。
繰り返し設けられたp型ピラー領域14及びn型ピラー領域15の上には、これらp型ピラー領域14及びn型ピラー領域15に接続されるp型ベース領域16が選択的に設けられている。更に、p型ベース領域16の上面には、p型ベース領域16を介してp型ピラー領域14に接続されるn型ソース領域17が選択的に設けられている。また、p型ベース領域16の上面にはコンタクト領域としてのp+型高濃度層18が選択的に設けられている。p型ベース領域16、n型ソース領域17及びp+型高濃度層18も、p型ピラー領域14及びn型ピラー領域15と同様に、紙面垂直方向に延在するストライプ形状を有するように形成されているものとする。
また、p型ベース領域16、n型ソース領域17及びn型ピラー領域15の上には、ゲート絶縁膜19を介してゲート電極20が形成されている。ゲート電極20及びゲート絶縁膜19は、1つのn型ピラー領域15を挟んで隣接する2つのp型ベース領域16に共通に形成することができる。ゲート絶縁膜19は、例えば膜厚約0.1μmのシリコン酸化膜からなる。この実施の形態のゲート絶縁膜19及びゲート電極20は、紙面垂直方向に延在するストライプ形状を有するように形成されているものとする。このゲート電極20は、しきい値電圧以上のゲート電圧を印加されることにより、n+型半導体基板12に対して垂直方向(図1に示すX方向)に伸びるチャネルをp型ベース領域16に形成してMOSFETを導通させるものである。
更に、p型ベース領域16及びn型ソース領域17の上には、n型ソース領域17に接続されると共に、p型ベース領域16を介してp型ピラー領域14と電気的に接続するようにソース電極21が各MOSFETに共通に形成されている。ソース電極21はゲート絶縁膜19等によりゲート電極20と絶縁されている。また、n+型半導体基板12の下面に電気的に接続するように複数のMOSFETに共通のドレイン電極11が設けられている。
n型エピタキシャル層13は、複数回例えば4回のエピタキシャル成長に分けて形成される。各成長工程により形成される4つのエピタキシャル層13X(X=A、B、C、D)が積層されることにより、n型エピタキシャル層13が形成される。この実施の形態のn型ピラー領域15は、n型エピタキシャル層13にイオン注入と拡散によって形成された複数の拡散領域15S、15X1、15X2、15X3(X=A、B、C、D)を深さ方向(図1に示すX方向)に結合させることにより形成される。また、この実施の形態のp型ピラー領域14は、n型エピタキシャル層13にイオン注入と拡散によって形成された複数の拡散領域14X(X=S、A、B、C)により形成される。
この実施の形態に係る半導体装置1は、1つのn型エピタキシャル層13Xにおいて、n型ピラー領域15及びp型ピラー領域14を形成する拡散領域の数が異なる。この点、1つのn型エピタキシャル層においてp型不純物のみイオン注入を行うか、又は1つのn型エピタキシャル層において同一回数のイオン注入を行う特許文献1に開示の技術と異なっている。図1では、例えば1つのn型エピタキシャル層13Aにおいて水平方向(図1に示すY方向)の同一箇所にn型ピラー領域15を形成する3つの拡散領域が形成されている。これにより1つのn型エピタキシャル層13A中に3つの拡散領域15A1、15A2及び15A3が深さ方向(図1に示すX方向)に並び、互いに結合される。1つのn型エピタキシャル層13Aにおいて形成されるn型不純物の拡散領域15A1、15A2及び15A3はn型エピタキシャル層13Aの深さ方向に等間隔で略均一に形成されている。
また、1つのn型エピタキシャル層13Aにおいて水平方向の同一箇所にp型ピラー領域14を形成する1つの拡散領域14Aが形成されている。これにより、n型エピタキシャル層13中に拡散領域14A、14B、14Cが深さ方向に並んで形成される。ここで、拡散領域14A、14B、14Cは完全には結合されずに形成されていてもよいし、結合(低濃度で接続)されるように形成されていてもよい。
また、n型エピタキシャル層13Aに形成される3つのn型不純物の拡散領域15A1、15A2及び15A3のうち、拡散領域15A3はp型不純物の拡散領域14Aと同一の深さに形成されている。ここで、1つのn型エピタキシャル層13Xの深さ方向に並ぶn型ピラー領域15を形成する拡散領域15Xの数は3つに限るものではなく、得ようとするアスペクト比、使用するイオン注入装置の最大加速電圧その他の要素を考慮して任意の数に設定することができる。
図2は、p型ピラー領域14の深さ方向(図1に示すX方向)でのp型不純物濃度の分布、n型ピラー領域15の深さ方向(図1に示すX方向)でのn型不純物濃度の分布のグラフを、図1のMOSFETの構造と対応付けて示したものである。本実施の形態に係る半導体装置1のn型不純物濃度の分布は、1つのn型エピタキシャル層13Xに対し3つの割合でピークを有する。これは、1つのn型エピタキシャル層13Xに形成される拡散領域15Xの数と一致する。ピーク間の幅は、深さ方向(図1に示すX方向)に等間隔で略均一に周期的に変化している。2つのピークの中間に形成される谷間の位置において、n型不純物濃度は1×1015〜1×1016atom/cm3であり、この濃度で上下の拡散領域と接続されている。また、本実施の形態に係る半導体装置のp型不純物濃度の分布は、1つのn型エピタキシャル層13X内に対し1つの割合でピークを有する。これは、1つのn型エピタキシャル層13Xに形成される拡散領域14Xの数と一致する。ピーク間の幅は、深さ方向(図1に示すX方向)に等間隔で略均一に周期的に変化している。2つのピークの中間に形成される谷間の位置において、p型不純物濃度は1×1014〜1×1015atom/cm3であり、この濃度で上下の拡散領域と接続されている。また、p型不純物濃度のピークはn型不純物濃度のピークのいずれか1つと同一の深さに形成されている。
本実施の形態に係る半導体装置1において、n型ピラー領域15はn型エピタキシャル層13の全体に渡って、互いに接続されて形成されている。また、n型ピラー領域15はほぼ1×1015〜1×1016atom/cm3の不純物濃度で上下の拡散領域と接続している。半導体装置1のオン動作時に電流が流れるn型ピラー領域15は高不純物濃度で互いに接続されているため、低抵抗で電流を流すことが可能となる。このため本実施の形態に係る半導体装置においては、オン抵抗を削減することができる。
本実施の形態に係る半導体装置1において、深さ方向に略均一に形成されたn型ピラー領域15に対し、p型ピラー領域14は不純物濃度のピーク間の幅が大きく形成されている。また、p型ピラー領域14の不純物濃度のピークは、n型ピラー領域15の不純物濃度のピークのいずれかと同一の深さに形成されている。この半導体装置1のオフ動作時において、n型ピラー領域15及びp型ピラー領域14の間のpn接合におけるアバランシェポイントを、p型不純物濃度及びn型不純物濃度のピークが形成される箇所、即ち拡散領域15Xと拡散領域14Xとが接する箇所に固定することができる。また、p型不純物濃度がn型不純物濃度よりも低いため、アバランシェ電流は、主としてホール(正孔)をキャリアとするp型ピラー領域14を通過して流れることになる。n型ピラー領域15を通りゲート絶縁膜19を介してゲート電極20へ変位電流として流れるアバランシェ電流を減少させることができ、ゲート電極20の誤動作の防止やゲート絶縁膜19の信頼性を高めることができる。この実施の形態によれば、低オン抵抗且つ信頼性の高い半導体装置を得ることができる。
次に、図1に示す半導体装置1の製造工程の一例を、図3乃至図18を参照して説明する。図3乃至図18は第1の実施の形態に係る半導体装置の製造工程を示す工程図である。
図3に示すように、n+型半導体基板12の上面に保護膜としての熱酸化膜S0を形成し、更にピラーピッチPitchに対応する間隔で開口部を有するレジストM0−1を形成する。続いて、図4に示すように、このレジストM0−1をマスクとしてイオン注入装置によりn型の不純物、例えばリン(P)をイオン注入する。次に、図5に示すように、レジストM0−1を剥離して、注入されたn型不純物の半導体基板12に水平な方向の中間地点に開口部を有するレジストM0−2を形成する。このレジストM0−2をマスクとしてイオン注入装置によりp型の不純物、例えばホウ素(B)をイオン注入する。続いて、図6に示すように、熱酸化膜S0とレジストM0−2を除去した後、n+型半導体基板12の上面にn型エピタキシャル層13Aを例えば5.0〜10.0μm程度の厚さに形成する。
次に、図7に示すように、このn型エピタキシャル層13Aの上に保護膜としての熱酸化膜S1を形成し、更にピラーピッチPitchに対応する間隔で開口部を有するレジストM1−1を形成する。続いて、図8に示すように、このレジストM1−1をマスクとして、イオン注入装置の加速電圧を変化させて、n型の不純物、例えばリン(P)を異なる深さに複数回イオン注入する。次に、図9に示すように、レジストM1−1を剥離して、n型エピタキシャル層13Aの上にレジストM1−2を形成する。このレジストM1−2をマスクとして、イオン注入装置によりp型の不純物、例えばホウ素(B)をイオン注入する。続いて、図10に示すように、熱酸化膜S1とレジストM1−2を除去した後、n型エピタキシャル層13Aの上に更にn型エピタキシャル層13Bを例えば5.0〜10.0μm程度の厚さに堆積させる。
ここで、1つのn型エピタキシャル層13Xの水平方向の1箇所に対するn型不純物の複数回のイオン注入は、注入エネルギを異ならせて行う。例えばイオン注入装置の加速電圧を、深い位置(n型エピタキシャル層13Aでいえば拡散領域15A1)に注入する場合には高く、浅い位置に注入する場合は低くすることにより行うことができる。例えば、4.0〜10.0μm程度の厚さのn型エピタキシャル層13Xの場合、各拡散領域15Xの種となる不純物を注入するイオン注入装置の加速電圧を、下記のように変化させる(括弧内の数字はn型エピタキシャル層13X表面からの注入深さを示す)。
拡散領域15X1:5MeV(3.2μm)
拡散領域15X2:2.1MeV(1.7μm)
拡散領域15X3:120keV(0.2μm)
また、マスクM1−1の開口部の幅a1を1μmとして、各拡散領域15Xに注入するイオンのドーズ量を下記のように設定する。
拡散領域15X2:2.1MeV(1.7μm)
拡散領域15X3:120keV(0.2μm)
また、マスクM1−1の開口部の幅a1を1μmとして、各拡散領域15Xに注入するイオンのドーズ量を下記のように設定する。
拡散領域15X1:7e12atom/cm2
拡散領域15X2:7e12atom/cm2
拡散領域15X3:7e12atom/cm2
また、拡散領域14Xを形成する際には、拡散領域14Xの種となる不純物を注入するイオン注入装置の加速電圧及びイオンのドーズ量を、下記のようにする。ここで、打ち込むドーズ量はn型の不純物よりも濃くされている。
拡散領域15X2:7e12atom/cm2
拡散領域15X3:7e12atom/cm2
また、拡散領域14Xを形成する際には、拡散領域14Xの種となる不純物を注入するイオン注入装置の加速電圧及びイオンのドーズ量を、下記のようにする。ここで、打ち込むドーズ量はn型の不純物よりも濃くされている。
拡散領域14X:100keV(0.2μm)
拡散領域14X:1.5e13atom/cm2
以下、図11〜図17に示すように、n型エピタキシャル層13B〜13Dにも、酸化膜S2、S3、S4を介して形成されたレジストM2−1、M2−2、M3−1、M3−2、M4をマスクとして同様なイオン注入がなされる。そして、図18に示すように、n型エピタキシャル層13A〜13Dに対し例えば熱工程が加えられることにより、各拡散領域15Xが深さ方向に結合される。これにより、p型ピラー領域14及びn型ピラー領域15からなるスーパージャンクション領域が全体として形成される。このようにしてスーパージャンクション領域が完成したら、周知のMOSFET製造工程を用いて、図1に示すようなMOSFETを得ることができる。
拡散領域14X:1.5e13atom/cm2
以下、図11〜図17に示すように、n型エピタキシャル層13B〜13Dにも、酸化膜S2、S3、S4を介して形成されたレジストM2−1、M2−2、M3−1、M3−2、M4をマスクとして同様なイオン注入がなされる。そして、図18に示すように、n型エピタキシャル層13A〜13Dに対し例えば熱工程が加えられることにより、各拡散領域15Xが深さ方向に結合される。これにより、p型ピラー領域14及びn型ピラー領域15からなるスーパージャンクション領域が全体として形成される。このようにしてスーパージャンクション領域が完成したら、周知のMOSFET製造工程を用いて、図1に示すようなMOSFETを得ることができる。
例えば上記のような深さ及びドーズ量で不純物が注入されることにより、n型の拡散領域15Xは、1×1015〜1×1016atom/cm3の不純物濃度で上下の拡散領域と接続される。また、p型の拡散領域14Xは、1×1014〜1×1015atom/cm3の不純物濃度で上下の拡散領域と接続される。
狭セルピッチの半導体装置を製造する場合、n型及びp型の不純物を選択的にイオン注入する際のマスク開口の距離を縮小しなければならない。不純物を拡散するために熱工程を施した場合、不純物の拡散長がマスク開口の距離よりも大きくなるとp型、n型の各不純物拡散領域が横方向に重なる領域が発生する。拡散領域が重なった領域では、p型、n型のドーパントの打ち消し合いが起こり、正味のドーパント量が低下する。イオン注入時のドーズ量Qimplaに対する実効的なドーズ量Qnetの割合がドーパント残留率αとして換算される(α=Qnet/Qimpla×100)。図19は、不純物の拡散長に対するドーパント残留率αの関係を示したグラフである。ドーパント残留率αは図19に示すように熱拡散によって拡散長が伸びるのにしたがって低下していく。なお、ここで拡散長とは不純物濃度のピーク位置CPから不純物濃度が1/3となる位置CP/3までの距離である。ドーパント残留率αが低下すると、実効的なドーズ量Qnetの制御が困難になる。実効的なドーズ量が低下すると、スーパージャンクション領域を構成するn型ピラー領域15の不純物濃度が低下し、オン抵抗が増大する。また、n型不純物及びp型不純物の実効的なドーズ量Qnetに違いが生じると、チャージ量に差が生じるために、空乏層が形成されない部分が残り、耐圧が低下する。チャージアンバランスの発生を防ぐには、Qnetの制御性を向上させる必要があり、そのために半導体装置の製造工程においてドーパント残留率αを上昇させなくてはならない。
本実施の形態の製造方法を用いた場合、1つのn型エピタキシャル層13Xにおいて、n型ピラー領域15が形成される領域では3回イオン注入を行う。そのため、注入した不純物の拡散長を大きく伸ばすことなく上下の拡散領域15Xと結合することができる。イオンの拡散長を短く抑えるためドーパント残留率αは高く保たれ、オン抵抗を削減することができる。本実施の形態において、n型ピラー領域15の拡散長は4.0μm程度であるため、約50%のドーパント残留率を保つことができる。また、イオンの拡散長が短くても上下の拡散領域15Xが接続されるため、ピラー間のピッチを狭く形成することが可能となる。
また、本実施の形態によれば、p型不純物の注入工程の繰り返し数が少なくて済む。1つのエピタキシャル層に同一の回数だけn型不純物とp型不純物とを注入する特許文献1に記載の半導体装置の製造方法に比べて、半導体装置を製造する際の工程数を削減することができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態においては第1導電型をn型、第2導電型をp型として説明したが、第1導電型をp型、第2導電型をn型としても実施可能である。
また、p型ピラー領域14及びn型ピラー領域15の平面形状は、上述のようにストライプ構造としてもよいが、p型ピラー領域14を格子状又は千鳥格子状に配列することも可能である。上述の実施の形態において、半導体装置をプレーナゲート型MOSFETとして説明したが、これはトレンチゲート型のMOSFETであってもよい。また、終端領域においてガードリング層を設ける、フィールドプレート電極を設ける等の種々の終端領域の構造と組み合わせて実施することが可能である。
また、実施の形態において半導体材料としてシリコンを用いたMOSFETを説明したが、半導体材料としては、例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。更に、スーパージャンクション領域を有するMOSFETで説明したが、これはスーパージャンクション領域を有する半導体装置であれば、SBD(Schottky Barrier Diode)やMOSFETとSBDとの混載素子、SIT(Static Induction Transistor)、IGBTなどの半導体装置でも適用可能である。
1・・・半導体装置、 11・・・ドレイン電極、 12・・・n+型半導体基板、 13、13X(X=A、B、C、D)・・・n型エピタキシャル層、 14・・・p型ピラー領域、 15・・・n型ピラー領域、 14X、15X(X=A、B、C、D)・・・拡散領域、 16・・・p型ベース領域、 17・・・n型ソース領域、 18・・・p+型高濃度層、 19・・・ゲート絶縁膜、 20・・・ゲート電極、 21・・・ソース電極。
Claims (5)
- 相互に対向する上面及び下面を有する第1導電型の半導体基板と、
前記半導体基板上に形成された複数の第1導電型のエピタキシャル層からなる第1導電型の半導体層と、
前記半導体層内に第1導電型の第1半導体ピラー領域と第2導電型の第2半導体ピラー領域とを前記半導体基板の上面に沿って交互に設けてなるスーパージャンクション領域と、
前記半導体基板の下面に電気的に接続された第1の主電極と、
前記スーパージャンクション領域の上面に選択的に設けられた第2導電型の半導体ベース領域と、
前記半導体ベース領域の上面に選択的に設けられた第1導電型の半導体領域と、
前記半導体ベース領域及び前記半導体領域に電気的に接続するように設けられた第2の主電極と、
前記半導体領域から前記半導体ベース領域を介して前記第1半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と
を備え、
前記第1半導体ピラー領域及び前記第2半導体ピラー領域は、前記半導体層の深さ方向に並んで形成される複数の第1導電型の第1の拡散領域及び複数の第2導電型の第2の拡散領域により構成され、前記半導体層の深さ方向に並んで形成される前記第1の拡散領域による前記第1半導体ピラー領域の深さ方向の不純物濃度のピークの数は、前記半導体層の深さ方向に並んで形成される前記第2の拡散領域による前記第2半導体ピラー領域の深さ方向の不純物濃度のピークの数よりも多い
ことを特徴とする半導体装置。 - 前記半導体層に形成される前記第1の拡散領域は、前記半導体層の深さ方向に略均一に並んで形成されていることを特徴とする請求項1記載の半導体装置。
- 前記半導体層に形成される前記第1の拡散領域のいずれかは、前記半導体層に形成される前記第2の拡散領域と同一の深さに形成されていることを特徴とする請求項1又は2記載の半導体装置。
- 第1導電型の半導体基板上に形成された第1導電型の第1のエピタキシャル層の所定の領域へイオン注入により第1導電型の不純物を注入すると共に、前記第1のエピタキシャル層の所定の領域へイオン注入により第2導電型の不純物を注入した後、前記第1のエピタキシャル層上に第1導電型の第2のエピタキシャル層を形成することを所定回数繰り返す工程と、
熱により前記第1導電型の不純物及び前記第2導電型の不純物を拡散して、複数のエピタキシャル層からなる第1導電型の半導体層にその深さ方向に並んで形成される複数の第1導電型の第1の拡散領域及び第2導電型の第2の拡散領域を形成し、前記第1の拡散領域及び前記第2の拡散領域により構成される第1半導体ピラー領域及び第2半導体ピラー領域が前記半導体基板の上面に沿って交互に設けられたスーパージャンクション領域を形成する工程と、
前記スーパージャンクション領域の上面に選択的に第2導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の上面に選択的に第1導電型の半導体領域を形成する工程と、
前記半導体領域から前記半導体ベース領域を介して前記第1半導体ピラー領域に亘る領域に絶縁膜を形成し、この絶縁膜を介して制御電極を形成する工程と、
前記半導体基板の下面に電気的に接続するように第1の主電極を形成する工程と、
前記半導体ベース領域及び前記半導体領域に電気的に接続するように第2の主電極を形成する工程と
を備え、
1つの前記第1のエピタキシャル層に前記第1導電型の不純物を注入する回数は前記第2導電型の不純物を注入する回数よりも多い
ことを特徴とする半導体装置の製造方法。 - 前記半導体層に形成される前記第1の拡散領域が前記半導体層内にその深さ方向に略均一に並ぶように前記第1のエピタキシャル層の所定の領域へイオン注入により第1導電型の不純物を注入する
ことを特徴とする請求項4記載の半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2011004535A1 (ja) * | 2009-07-07 | 2011-01-13 | 日本電気株式会社 | 電界効果トランジスタ |
US9202687B2 (en) | 2007-06-25 | 2015-12-01 | Infineon Technologies Americas Corp. | Fabrication of III-nitride layers |
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-
2007
- 2007-11-22 JP JP2007303023A patent/JP2009130106A/ja not_active Withdrawn
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