CN104576361B - 功率二极管的制备方法 - Google Patents
功率二极管的制备方法 Download PDFInfo
- Publication number
- CN104576361B CN104576361B CN201310504346.0A CN201310504346A CN104576361B CN 104576361 B CN104576361 B CN 104576361B CN 201310504346 A CN201310504346 A CN 201310504346A CN 104576361 B CN104576361 B CN 104576361B
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- ion
- photoresist
- areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 30
- 150000002500 ions Chemical class 0.000 claims abstract description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 52
- 238000001259 photo etching Methods 0.000 claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 229920005591 polysilicon Polymers 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 35
- 230000000873 masking effect Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000002347 injection Methods 0.000 claims abstract description 15
- 239000007924 injection Substances 0.000 claims abstract description 15
- 238000001465 metallisation Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 6
- 238000000206 photolithography Methods 0.000 claims description 25
- 238000002513 implantation Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 claims description 12
- -1 oxonium ion Chemical class 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 4
- 239000010936 titanium Substances 0.000 description 14
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 238000011084 recovery Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种功率二极管的制备方法，包括：提供衬底，生长N型层；形成终端保护环；形成氧化层，对所述终端保护环进行推结；形成栅氧化层，在所述栅氧化层上淀积形成多晶硅层；形成N型重掺杂区；形成P+区；对圆片进行离子轰击，刻蚀所述光刻胶，扩大所述光刻窗口；形成P型体区；进行热退火，激活注入的杂质；进行正面金属化及背面金属化处理。上述功率二极管的制备方法，通过离子轰击对注入形成P型体区时作为掩蔽层的光刻胶进行刻蚀从而扩大光刻窗口，可以通过调整离子轰击时间来控制多晶硅光刻胶的特征尺寸以调节P型体区的长度即MOS沟道的长度，优化器件的反向漏电流与正向压降的关系。
Description
技术领域
本发明涉及本发明涉及半导体制造技术领域，特别是涉及一种功率二极管的制备方法。
背景技术
二极管是一种发展迅速、应用广泛的电力电子器件。二极管根据其用途可以分为整流二极管、检波二极管、限幅二极管等。传统的整流二极管主要有PN结二极管和肖特基二极管两类。其中PN结二极管正向压降较大，反向恢复时间较长；肖特基二极管正向压降小，反向恢复时间短，但其反向漏电流相对较高。传统制备方法制备过程成本较高。
发明内容
基于此，有必要针对上述问题，提供一种可以优化反向漏电流与正向压降之间的关系的功率二极管的制备方法。
一种功率二极管的制备方法，包括：提供衬底，在所述衬底的正面生长N型层；在所述N型层的正面形成终端保护环；在所述N型层的正面表面形成氧化层，对所述终端保护环进行推结；用有源区光刻板光刻并刻蚀掉有源区区域的所述氧化层，去胶后，在所述有源区区域的所述N型层的正面形成栅氧化层，在所述栅氧化层上淀积形成多晶硅层；用多晶硅光刻板光刻，形成光刻窗口，通过所述光刻窗口刻蚀所述多晶硅层，并以光刻胶和所述多晶硅层为掩蔽层向被刻蚀开的区域自对准注入N型离子，在所述栅氧化层下方形成N型重掺杂区；以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和硅刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区；对圆片进行离子轰击，刻蚀所述光刻胶，扩大所述光刻窗口；以所述光刻胶为掩蔽层注入P型离子，形成P型体区；进行热退火，激活注入的杂质；进行正面金属化及背面金属化处理。
在其中一个实施例中，所述对圆片进行离子轰击，刻蚀所述光刻胶，扩大所述光刻窗口的步骤中，所述离子为氧离子，被刻蚀去除的光刻胶为所述光刻窗口边缘起200～6000埃的宽度范围内的光刻胶。
在其中一个实施例中，所述在所述N型层的正面形成终端保护环的步骤包括：在所述N型层的正面表面形成薄垫氧化层，用终端保护环光刻板进行光刻，以光刻胶作为掩蔽层注入P型离子，在所述薄垫氧化层下方形成P型终端保护环。
在其中一个实施例中，所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和硅刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，被刻蚀去除的硅厚度为0.15～0.3μm。
在其中一个实施例中，所述用多晶硅光刻板光刻，形成光刻窗口，通过所述光刻窗口刻蚀所述多晶硅层，并以光刻胶和所述多晶硅层为掩蔽层向被刻蚀开的区域自对准注入N型离子，在所述栅氧化层下方形成N型重掺杂区的步骤中，所述N型离子为砷离子；所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和硅刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，所述P型离子包括硼离子和BF2；所述以所述光刻胶为掩蔽层注入P型离子，形成P型体区的步骤中，所述P型离子为硼离子。
在其中一个实施例中，所述用多晶硅光刻板光刻，形成光刻窗口，通过所述光刻窗口刻蚀所述多晶硅层，并以光刻胶和所述多晶硅层为掩蔽层向被刻蚀开的区域自对准注入N型离子，在所述栅氧化层下方形成N型重掺杂区的步骤中，所述砷离子注入能量为30～50KeV，注入剂量为1×1015～1×1016㎝-2；所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和硅刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，所述硼离子注入剂量为1×1013～5×1013㎝-2，注入能量为80～100KeV，BF2注入能量为20～40KeV，注入剂量为6×1014～1×1015㎝-2；所述以所述光刻胶为掩蔽层注入P型离子，形成P型体区的步骤中，所述硼离子注入能量为30～50KeV，注入剂量为1×1013～5×1013㎝-2。
在其中一个实施例中，所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和硅刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，所述P型离子是分为多次进行注入。
在其中一个实施例中，所述推结的温度小于或等于1100℃，时间为60～200分钟，且在无氧环境下进行。
在其中一个实施例中，所述衬底为晶向<100>的N型硅片。
在其中一个实施例中，在N型层的正面表面形成的所述氧化层的厚度为1000～5000埃。
上述功率二极管的制备方法，通过离子轰击对注入形成P型体区时作为掩蔽层的光刻胶进行刻蚀从而扩大光刻窗口，可以通过调整离子轰击时间来控制多晶硅光刻胶的特征尺寸以调节P型体区的长度即MOS沟道的长度，优化器件的反向漏电流与正向压降的关系，降低二极管正向导通压降的同时减小反向漏电流。同时可以省去P阱光刻版及相应的光刻流程，节省成本。
附图说明
图1为一实施例中功率二极管的制备方法的流程图；
图2～图9为一实施例中采用功率二极管的制备方法制备的功率二极管在制备过程中的局部剖视图；
图10为一实施例中功率二极管的制备方法制备得到的功率二极管剖视图。
具体实施方式
为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
如图1所示，为一实施例的功率二极管的制备方法的流程图。该制备方法包括如下步骤。
步骤S102，提供衬底，在衬底的正面生长N型层。
衬底10的材质可以为硅、碳化硅、砷化镓、磷化铟或者锗硅等半导体材料。在本实施例中，衬底10为晶向<100>的N型硅片。
在本实施例中，在衬底10的正面（形成功率二极管的正面结构的一面）外延生长一定厚度以及电阻率的N型层20。N型层20的厚度为3～20μm，电阻率为0.5～10Ω·cm。N型层20的厚度根据需要制备的功率二极管对耐压的需求进行设定。在一个实施例中，当功率二极管为100V耐压的器件时，其厚度为10μm，电阻率为2Ω·cm。
S104，在N型层的正面形成终端保护环。
在N型层20的正面表面生成薄垫氧化层30。然后采用终端保护环（ring）光刻板进行光刻，以光刻胶40为掩蔽层注入P型离子，在薄垫氧化层30下方形成P型终端保护环（Pring）。图2中示出了三个终端保护环31、32以及33，其中终端保护环31处于有源区区域，终端保护环32部分位于有源区区域。在其他的实施例中，终端保护环的数量并不限于本实施例的终端保护环的数量，可以根据器件实际需要进行选择和设置。
在本实施例中，注入的P型离子301为硼离子，注入能量为50～80KeV，注入剂量为1×1013～1×1014㎝-2。在其他的实施例中，也可以用其他的P型离子进行替代。图2为完成步骤S104后的功率二极管的局部剖视图。
S106，在N型层的正面表面形成氧化层，对终端保护环进行推结。
去除光刻胶40后，在N型层20的正面表面淀积厚度为1000～5000埃的氧化层50，并对终端保护环进行推结。图3为完成步骤S106后的功率二极管的局部剖视图。在本实施例中，推结过程为无氧环境，温度小于或等于1100℃，时间为60～200分钟。为节约成本，在其他的实施例中，可以将本步骤中形成氧化层50和推结过程结合为有氧推结热过程。
S108，用有源区光刻板光刻并刻蚀掉有源区区域的氧化层，形成栅氧化层，在栅氧化层上淀积形成多晶硅层。
在需要制备器件的区域采用有源区光刻板（active光刻板）进行有源区刻蚀。刻蚀掉有源区区域的氧化层50后，去除光刻胶，热生长形成栅氧化层60，并在栅氧化层60上淀积多晶硅，形成多晶硅层70，并对多晶硅层70进行掺杂。栅氧化层60和多晶硅层70的厚度可以根据实际需要进行确定。在本实施例中，栅氧化层60的厚度为20～100埃，形成的多晶硅层70的厚度为800～6000埃。在其他的实施例中，栅氧化层60和多晶硅层70的厚度可以根据实际需要进行调节。通过对多晶硅层70厚度的调节，可以对掺杂区的杂质分布进行调节，从而达到降低器件正向压降Vf的目的。图4为完成步骤S108后的功率二极管的局部剖视图。
S110，用多晶硅光刻板光刻，形成光刻窗口，通过光刻窗口刻蚀多晶硅层，并向被刻蚀开的区域自对准注入N型离子，形成N型重掺杂区。
用多晶硅（poly）光刻板光刻，形成光刻窗口。通过该光刻窗口对多晶硅层70进行刻蚀，并在被刻蚀开的区域下方自对准注入N型离子，在栅氧化层60下方形成N型重掺杂层（NSD）82，暂不去胶。在本实施例中，注入的N型离子为砷离子，注入能量为30～50KeV，注入剂量为1×1015～1×1016㎝-2。图5为完成步骤S110后的功率二极管的局部剖视图。
S112，以光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和硅刻蚀，并向被刻蚀开的区域下方注入P型离子，形成P+区。
以多晶硅光刻胶40作为掩蔽层，先后进行栅氧化层60的刻蚀和硅刻蚀，并向被刻蚀开的区域下方分多次注入P型离子，形成深P+区84。
在本实施例中，在进行硅刻蚀过程中，被刻蚀去除的硅的厚度为0.15～0.3μm，形成沟槽结构，以获得较好的杂质分布和更大的金属接触面积，提高器件的性能。注入的P型离子包括硼离子和BF2。硼离子分四次注入，注入能量为80～100KeV，注入总剂量为1×1013～5×1013㎝-2。BF2注入能量为20～40KeV，注入剂量为6×1014～1×1015㎝-2。分多次注入可以获得良好的杂质分布，减小器件的反向恢复时间，提高器件的开关性能。图6为完成步骤S112后的功率二极管的局部剖视图。
S114，对圆片进行离子轰击，刻蚀光刻胶，扩大光刻窗口。
采用等离子体对整个圆片进行离子轰击，刻蚀光刻胶40以扩大光刻窗口。在本实施例中，采用氧离子进行离子轰击，把原光刻窗口边缘起宽度为a的光刻胶去除。在本实施例中，a为200～6000埃。对多晶硅光刻胶40进行刻蚀，增大了光刻窗口的面积，可以通过调整离子轰击时间来控制多晶硅光刻胶的特征尺寸以调节MOS沟道的长度，优化器件的反向漏电流与正向压降的关系，降低器件的正向导通压降的同时减小反向漏电流。图7为完成步骤S114的功率二极管的局部剖视图。
S116，以光刻胶为掩蔽层注入P型离子，形成P型体区。
以多晶硅光刻胶40为掩蔽层注入P型离子，形成P型体区86。在本实施例中，注入的P型离子为硼离子，注入能量为30～50KeV，注入剂量为1×1013～5×1013㎝-2。以多晶硅光刻胶40作为P型体区86的掩蔽层，节省了一道光刻板，即P阱光刻板，节省了成本。图8为完成步骤S116后的功率二极管的局部剖视图。
S118，进行热退火，激活注入的杂质。
在本实施例中，对N型重掺杂区82、P+区84和P型体区86这三个掺杂层进行热退火，以激活注入的杂质。仅通过一次热退火过程完成上述三个掺杂层的杂质激活，简化了流程，并降低成本，同时不影响产品性能。在其他的实施例中，也可以在每次注入后进行一次快速热处理。
S120，进行正面金属化及背面金属化处理。
在器件的整个表面先后进行氧化层刻蚀，溅射导电金属。用金属（metal）光刻板刻蚀该导电金属，形成正面金属引线层92，完成正面金属化过程。
将衬底10的背面减薄至所需要的厚度，对衬底10背面进行溅射导电金属形成背面金属引线层94，完成背面金属化过程。在进行正面金属化和背面金属化过程中，溅射的金属包括铝、钛、镍、银、铜等。图9为完成步骤S120之后的功率二极管的局部剖视图。
上述制备过程中采用了4张光刻板，分别是终端保护环光刻板、有源区光刻板、多晶硅光刻板以及金属光刻板，相对于传统的制备方法节省了一道光刻板，降低了成本。上述功率二极管的制备方法与DMOS工艺完全兼容，具有普适性和不同IC生产线可移植性好等优点。
上述功率二极管的制备方法通过离子轰击对多晶硅光刻胶进行刻蚀，并通过调整离子轰击时间来控制多晶硅光刻胶的特征尺寸以调节MOS沟道的长度，优化反向漏电流与正向压降的关系，降低二极管正向导通压降的同时减小反向漏电流。以多晶硅光刻胶作为P型体区离子注入的掩蔽层，节省了一道光刻板，即P阱光刻板，简化了流程，降低了成本。
图10为一实施例中功率二极管的制备方法制备得到的功率二极管的剖视图，包括外围的终端结构（图10未示）和被终端结构包围的有源区。功率二极管的衬底为N型衬底10，衬底10的背面设背面金属引线层94。衬底10的正面设有N型的外延层20。终端结构内设有终端保护环（图10未示）。有源区的外延层20的正面设有栅氧化层60，在栅氧化层60的正面设有多晶硅层70。有源区的外延层20内设有P型体区（Pbody）86，P型体区86内设有N型重掺杂区82。在P型体区86的下方设有P+区84。在整个器件的正面设有正面金属引线层92。
该功率二极管具有开启电压低、反向恢复时间短、漏电流小以及高可靠性等优越性能，可以广泛应用于DC-DC转换器、USP不间断电源、汽车电子、便携电子、马达传动系统及其他能量转换装置。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种功率二极管的制备方法，包括：
提供衬底，在所述衬底的正面生长N型层；
在所述N型层的正面形成终端保护环；
在所述N型层的正面表面形成氧化层，对所述终端保护环进行推结；
用有源区光刻板光刻并刻蚀掉有源区区域的所述氧化层，去胶后，在所述有源区区域的所述N型层的正面形成栅氧化层，在所述栅氧化层上淀积形成多晶硅层；
用多晶硅光刻板光刻，形成光刻窗口，通过所述光刻窗口刻蚀所述多晶硅层，并以光刻胶和所述多晶硅层为掩蔽层向被刻蚀开的区域自对准注入N型离子，在所述栅氧化层下方形成N型重掺杂区；
以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和N型层刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区；
对圆片进行离子轰击，刻蚀所述光刻胶，扩大所述光刻窗口；
以所述光刻胶为掩蔽层注入P型离子，形成P型体区；
进行热退火，激活注入的杂质；
进行正面金属化及背面金属化处理；其中，
所述N型重掺杂区位于所述P型体区内，所述P型体区下方设有P+区。
2.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述对圆片进行离子轰击，刻蚀所述光刻胶，扩大所述光刻窗口的步骤中，所述离子为氧离子，被刻蚀去除的光刻胶为所述光刻窗口边缘起200～6000埃的宽度范围内的光刻胶。
3.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述在所述N型层的正面形成终端保护环的步骤包括：
在所述N型层的正面表面形成薄垫氧化层，用终端保护环光刻板进行光刻，以光刻胶作为掩蔽层注入P型离子，在所述薄垫氧化层下方形成P型终端保护环。
4.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和N型层刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，被刻蚀去除的硅厚度为0.15～0.3μm。
5.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述用多晶硅光刻板光刻，形成光刻窗口，通过所述光刻窗口刻蚀所述多晶硅层，并以光刻胶和所述多晶硅层为掩蔽层向被刻蚀开的区域自对准注入N型离子，在所述栅氧化层下方形成N型重掺杂区的步骤中，所述N型离子为砷离子；所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和N型层刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，所述P型离子包括硼离子和BF2；所述以所述光刻胶为掩蔽层注入P型离子，形成P型体区的步骤中，所述P型离子为硼离子。
6.根据权利要求5所述的功率二极管的制备方法，其特征在于，所述用多晶硅光刻板光刻，形成光刻窗口，通过所述光刻窗口刻蚀所述多晶硅层，并以光刻胶和所述多晶硅层为掩蔽层向被刻蚀开的区域自对准注入N型离子，在所述栅氧化层下方形成N型重掺杂区的步骤中，所述砷离子注入能量为30～50KeV，注入剂量为1×1015～1×1016㎝-2；所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和N型层刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，所述硼离子注入剂量为1×1013～5×1013㎝-2，注入能量为80～100KeV，BF2注入能量为20～40KeV，注入剂量为6×1014～1×1015㎝-2；所述以所述光刻胶为掩蔽层注入P型离子，形成P型体区的步骤中，所述硼离子注入能量为30～50KeV，注入剂量为1×1013～5×1013㎝-2。
7.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述以所述光刻胶作为掩蔽层，先后进行栅氧化层刻蚀和N型层刻蚀，并通过离子注入向被刻蚀开的区域下方注入P型离子，形成P+区的步骤中，所述P型离子是分为多次进行注入。
8.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述推结的温度小于或等于1100℃，时间为60～200分钟，且在无氧环境下进行。
9.根据权利要求1所述的功率二极管的制备方法，其特征在于，所述衬底为晶向<100>的N型硅片。
10.根据权利要求1所述的功率二极管的制备方法，其特征在于，在N型层的正面表面形成的所述氧化层的厚度为1000～5000埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310504346.0A CN104576361B (zh) | 2013-10-23 | 2013-10-23 | 功率二极管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310504346.0A CN104576361B (zh) | 2013-10-23 | 2013-10-23 | 功率二极管的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104576361A CN104576361A (zh) | 2015-04-29 |
| CN104576361B true CN104576361B (zh) | 2017-09-22 |
Family
ID=53092137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310504346.0A Active CN104576361B (zh) | 2013-10-23 | 2013-10-23 | 功率二极管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104576361B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729194B (zh) * | 2016-12-07 | 2023-06-23 | 杰华特微电子股份有限公司 | 一种横向双扩散晶体管及其漂移区的制造方法 |
| CN110176401B (zh) * | 2019-06-13 | 2022-08-30 | 深圳市锐骏半导体股份有限公司 | 一种降低vdmos生产成本的方法 |
| CN114122150B (zh) * | 2020-08-25 | 2024-04-05 | 珠海格力电器股份有限公司 | 一种碳化硅功率二极管的制备方法及其应用 |
| CN113270502A (zh) * | 2021-05-06 | 2021-08-17 | 中国振华集团永光电子有限公司（国营第八七三厂） | 二极管芯片及其制造方法 |
| CN113270503A (zh) * | 2021-05-06 | 2021-08-17 | 中国振华集团永光电子有限公司（国营第八七三厂） | 半导体元胞结构 |
| CN114937442B (zh) * | 2022-05-28 | 2023-05-26 | 长沙惠科光电有限公司 | 公共电压输出电路和显示装置 |
| CN117457493A (zh) * | 2023-12-26 | 2024-01-26 | 深圳腾睿微电子科技有限公司 | 碳化硅mos器件的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625388A (en) * | 1982-04-26 | 1986-12-02 | Acrian, Inc. | Method of fabricating mesa MOSFET using overhang mask and resulting structure |
| CN102931090A (zh) * | 2012-08-17 | 2013-02-13 | 西安龙腾新能源科技发展有限公司 | 一种超结mosfet的制造方法 |
| CN103262251A (zh) * | 2010-12-09 | 2013-08-21 | 罗伯特·博世有限公司 | 用于机动车的供电的发电机装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088005A (ja) * | 2007-09-27 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
-
2013
- 2013-10-23 CN CN201310504346.0A patent/CN104576361B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625388A (en) * | 1982-04-26 | 1986-12-02 | Acrian, Inc. | Method of fabricating mesa MOSFET using overhang mask and resulting structure |
| CN103262251A (zh) * | 2010-12-09 | 2013-08-21 | 罗伯特·博世有限公司 | 用于机动车的供电的发电机装置 |
| CN102931090A (zh) * | 2012-08-17 | 2013-02-13 | 西安龙腾新能源科技发展有限公司 | 一种超结mosfet的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104576361A (zh) | 2015-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104576361B (zh) | 功率二极管的制备方法 | |
| US10522666B2 (en) | Methods for fabricating anode shorted field stop insulated gate bipolar transistor | |
| CN102142372B (zh) | 制备场阻断型绝缘栅双极晶体管的方法 | |
| CN104576359B (zh) | 功率二极管的制备方法 | |
| WO2015024502A1 (zh) | 反向导通绝缘栅双极型晶体管制造方法 | |
| US9666682B2 (en) | Reverse conduction insulated gate bipolar transistor (IGBT) manufacturing method | |
| CN103050545A (zh) | Tvs二极管及其制作方法 | |
| CN104576533B (zh) | 具有反向导通结构的Trench IGBT的制备方法 | |
| CN104517832B (zh) | 功率二极管的制备方法 | |
| US11430780B2 (en) | TVS device and manufacturing method therefor | |
| CN105489638B (zh) | 绝缘栅双极晶体管的背面结构及其制作方法 | |
| US9590029B2 (en) | Method for manufacturing insulated gate bipolar transistor | |
| US10084036B2 (en) | Insulated gate bipolar transistor and manufacturing method therefor | |
| CN103943671A (zh) | 一种功率半导体器件及其形成方法 | |
| CN115295613A (zh) | 一种快恢复二极管结构及其制造方法 | |
| CN104576360B (zh) | 功率二极管的制备方法 | |
| CN114284144A (zh) | 二极管的制造方法及二极管 | |
| CN102931081A (zh) | 带场阻挡层的半导体器件的制造方法 | |
| CN104299900A (zh) | 制造场截止型绝缘栅双极晶体管的方法 | |
| EP3857596A1 (en) | Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices | |
| CN103839797B (zh) | 一种igbt短路集电极结构的制备方法 | |
| KR101490350B1 (ko) | 전력용 반도체 장치 및 제조방법 | |
| CN104253043A (zh) | 制造场截止型绝缘栅双极晶体管的方法 | |
| KR20150144035A (ko) | 전력용 반도체 장치 및 제조방법 | |
| CN107346791A (zh) | 瞬变电压抑制二极管的制备方法和瞬变电压抑制二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information | ||
| CB03 | Change of inventor or designer information |
Inventor after: Deng Xiaoshe Inventor after: Wang Genyi Inventor after: Zhong Shengrong Inventor after: Zhou Dongfei Inventor after: Zhang Dacheng Inventor before: Wang Genyi Inventor before: Zhong Shengrong Inventor before: Deng Xiaoshe Inventor before: Zhou Dongfei |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Patentee after: Wuxi Huarun Shanghua Technology Co., Ltd. Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Patentee before: Wuxi CSMC Semiconductor Co., Ltd. |