CN110729194B - 一种横向双扩散晶体管及其漂移区的制造方法 - Google Patents
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- CN110729194B CN110729194B CN201910942028.XA CN201910942028A CN110729194B CN 110729194 B CN110729194 B CN 110729194B CN 201910942028 A CN201910942028 A CN 201910942028A CN 110729194 B CN110729194 B CN 110729194B
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000009792 diffusion process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 30
- 230000004888 barrier function Effects 0.000 claims abstract description 23
- 230000015556 catabolic process Effects 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 187
- 239000012790 adhesive layer Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 33
- 230000000903 blocking effect Effects 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 11
- 239000011248 coating agent Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000000605 extraction Methods 0.000 claims description 8
- 230000009471 action Effects 0.000 claims description 6
- 230000008569 process Effects 0.000 abstract description 15
- 239000003292 glue Substances 0.000 abstract description 9
- 238000002347 injection Methods 0.000 abstract description 8
- 239000007924 injection Substances 0.000 abstract description 8
- 239000007943 implant Substances 0.000 abstract description 7
- 238000001459 lithography Methods 0.000 abstract description 5
- 238000002513 implantation Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000000243 solution Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 241000276420 Lophius piscatorius Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种横向双扩散晶体管漂移区的制造方法，本发明中，利用了胶层和掩膜层的设计，利用涂覆在最后介质层上的胶层作为阻挡，先对第二介质层，或第二和第三介质层，进行各向异性刻蚀，打开漂移区的中间区域，进行第一次漂移区注入，再利用胶层或第三介质层作为阻挡，对第二介质层进行各向同性刻蚀，去除胶层或胶层和第三介质层，利用第二介质层作为阻挡，进行第二次漂移区注入。在两次漂移区注入之间，仅需要进行一次光刻，形成了线性梯度漂移区。本发明减少了工艺流程和制作成本，并能够满足较高关断击穿电压和较低导通阻抗。
Description
技术领域
本发明涉及电子器件技术领域，具体涉及一种横向双扩散晶体管及其漂移区的制造方法。
背景技术
横向双扩散晶体管(LDMOS)是一种短沟道的横向导电的MOSFET，通过两次扩散制作而成的器件。随着横向双扩散晶体管(LDMOS)在集成电路中的广泛应用，对于LDMOS的性能要求也越来越高。为了获得较高的关断击穿电压(off-BV)和较低的导通阻抗(Rdson)，经常会将漂移区(drift)做成线性梯度掺杂。
如图1所示，为现有技术的NLDMOS，其线性梯度漂移区是通过Ndrift1和Ndrift2两次光刻和注入实现。以上现有技术的工艺步骤如图2、3和4所示，先在硅表面淀积一层氧化层，然后分别通过Ndrift1和Ndrift2两次光刻和两次注入形成。
在上述现有技术当中，由于漂移区的线性掺杂一般是通过两次，甚至多次光刻和注入实现的，因此增加了工艺流程，极大地增加了工艺成本。
发明内容
为了提供一种满足较高关断击穿电压和较低导通阻抗，且工艺流程少的横向双扩散晶体管及其漂移区的制造方法，用以解决现有技术存在的工艺成本高的问题，以降低工艺成本，本发明中提供了一种横向双扩散晶体管漂移区的制造方法。
本发明的技术解决方案是，提供一种以下步骤的横向双扩散晶体管漂移区的制造方法，包括以下步骤：
在衬底表面依次至少淀积第一介质层和第二介质层，形成掩膜层；
通过涂覆胶层曝光打开漂移区的中间位置，利用胶层作为阻挡，对第二介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；
利用涂覆在最后介质层上的胶层作为阻挡，对第二介质层进行各向同性刻蚀；
去除胶层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；
其中，所述第一掺杂区和第二掺杂区的类型相同，二者共同组成线性梯度掺杂的漂移区。
可选地，所述的第一介质层为氧化层，所述第二介质层为氮化硅层。
可选地，所述的第一介质层的厚度为50～1000埃，所述的第二介质层的厚度为50～3000埃。
本发明的另一技术解决方案是，提供一种以下步骤的横向双扩散晶体管的制造方法，包括以下步骤：
在衬底表面依次至少淀积第一介质层、第二介质层和第三介质层，形成掩膜层；
通过涂覆胶层曝光打开漂移区的中间位置，利用胶层作为阻挡，对第二介质层和第三介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；
去掉胶层，并进行第一次退火；利用第三介质层的阻挡，对第二介质层进行各向同性刻蚀；
去除第三介质层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；
其中，所述第一掺杂区和第二掺杂区的类型相同，二者共同组成线性梯度掺杂的漂移区。
可选地，所述的第一介质层为氧化层，所述第二介质层为氮化硅层，所述的第三介质层也为氧化层。
可选地，所述的第一介质层的厚度为50～1000埃，所述的第二介质层的厚度为50～3000埃，所述的第三介质层的厚度为50～3000埃。
本发明的又一技术解决方案是，提供一种以下步骤的横向双扩散晶体管的制造方法，包括以下步骤：
在衬底表面依次至少淀积第一介质层和第二介质层，形成掩膜层；
通过涂覆胶层曝光打开漂移区的中间位置，利用胶层作为阻挡，对第二介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；
利用涂覆在最后介质层上的胶层作为阻挡，对第二介质层进行各向同性刻蚀；
去除胶层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；
其中，所述第一掺杂区和第二掺杂区的类型相反，第一掺杂区与衬底层的掺杂类型相同。
可选地，所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的阱，并将第一掺杂区切断为左右两部分，以实现对第二掺杂区的引出；第一掺杂区和衬底对第二掺杂区的共同耗尽作用，使第二掺杂区浓度更高，以获得高关断击穿电压和低导通阻抗。
本发明的又一技术解决方案是，提供一种以下步骤的横向双扩散晶体管的制造方法，包括以下步骤：
在衬底表面依次至少淀积第一介质层、第二介质层和第三介质层，形成掩膜层；
通过涂覆胶层曝光打开漂移区的中间位置，利用胶层作为阻挡，对第二介质层和第三介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；
去掉胶层，并进行第一次退火；利用第三介质层的阻挡，对第二介质层进行各向同性刻蚀；
去除第三介质层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；
其中，所述第一掺杂区和第二掺杂区的类型相反，第一掺杂区与衬底掺杂类型相同。
可选地，所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的阱，并将第一掺杂区切断为左右两部分，以实现对第二掺杂区的引出；第一掺杂区和衬底对第二掺杂区的共同耗尽作用，使第二掺杂区浓度更高，以获得高关断击穿电压和低导通阻抗。
本发明的又一技术解决方案是，提供一种横向双扩散晶体管，其漂移区由以上任意一种制造方法制造而成。
采用本发明的方法，与现有技术相比，具有以下优点：本发明中，利用了胶层和掩膜层的设计，利用涂覆在最后介质层上的胶层作为阻挡，先对第二介质层，或第二和第三介质层，进行各向异性刻蚀，打开漂移区的中间区域，进行第一次漂移区注入，再利用胶层或第三介质层作为阻挡，对第二介质层进行各向同性刻蚀，去除胶层或胶层和第三介质层，利用第二介质层作为阻挡，进行第二次漂移区注入。在两次漂移区注入之间，仅需要进行一次光刻，形成了线性梯度漂移区。本发明减少了工艺流程和制作成本，并能够满足较高关断击穿电压和较低导通阻抗。
附图说明
图1为现有技术的N型横向双扩散晶体管的结构示意图；
图2为现有技术中在衬底上敷设氧化层的示意图；
图3为现有技术中第一次光刻和注入的示意图；
图4为现有技术中第二次光刻和注入的示意图；
图5为本发明N型横向双扩散晶体管实施例一的结构示意图；
图6为本发明实施例一在衬底上敷设掩膜层的示意图；
图7为本发明实施例一第一次注入的示意图；
图8为本发明实施例一各向同性刻蚀的示意图；
图9为本发明实施例一第二次注入的示意图。
图10为本发明N型横向双扩散晶体管实施例二的结构示意图；
图11为本发明实施例二第一次注入的示意图；
图12为本发明实施例二各向同性刻蚀的示意图；
图13为本发明实施例二第二次注入的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行详细描述，但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精神和范围上做的替代、修改、等效方法以及方案。
为了使公众对本发明有彻底的了解，在以下本发明优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。
在下列段落中参照附图以举例方式更具体地描述本发明。需说明的是，附图均采用较为简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参考图5所示，示意了本发明N型横向双扩散晶体管实施例一的结构。本发明通过一次光刻和两次注入即可形成如图所示的线性梯度漂移区，主要利用掩膜层和步骤顺序的设计，并根据是否需要退火过程，分两个实施例实施。
在不需要退火过程的场合，将胶层作为阻挡层予以利用，可以减少掩膜层的层数，并采用如下步骤实现：
在衬底P-sub(衬底为P型)表面依次至少淀积第一介质层和第二介质层，形成掩膜层；为了描述方便，仅以两层为例进行描述，第一介质层为氧化层，第二介质层为氮化硅层。同时，由于是至少两层设计，从方案实现来看，可以在第一介质层和第二介质层之间再设置其他介质层，或者在第一介质层的下方或第二介质层的上方设置其他介质层。
通过涂覆胶层曝光打开N型漂移区的中间位置，利用胶层作为阻挡，对第二介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；根据器件的特性，本实施例中优选第一掺杂区的深度比第二掺杂区深。
利用涂覆在最后介质层上的胶层作为阻挡，对第二介质层进行各向同性刻蚀；在第二介质层位于最后一层的情况，则最后介质层为第二介质层。
去除胶层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；第二掺杂区的深度较第一掺杂区浅，并位于第一掺杂区的周围。
其中，所述第一掺杂区和第二掺杂区的类型相同，若为N型LDMOS，二者共同组成线性梯度掺杂的N型漂移区。同理，P型LDMOS则由二者组成线性梯度掺杂的P型漂移区。
所述的第一介质层的厚度为50～1000埃，所述的第二介质层的厚度为50～3000埃。埃单位的全称为埃格斯特朗，1埃(A)等0.1纳米。
在需要退火过程的场合，退火之前需要先去掉胶层，故采用至少三层介质层的掩膜层，其具体实现原理与上述方法一致，但实施的具体过程略有不同。本发明将在以下附图中，详细描述该场合下的LDMOS的制造方法，同样地以N型为例。
参考图6所示，示意了本发明实施例一在衬底上敷设掩膜层的状态。所述的掩膜层包括三层结构，第一介质层、第二介质层和第三介质层。如图所示，第一介质层为位于衬底P-sub表面的氧化层oxide，第二介质层Nitride为氮化硅层，位于第一介质层oxide的上面，第三介质层也为氧化层oxide位于第二介质层Nitride的上面。所述的第一介质层的厚度为50～1000埃，所述的第二介质层的厚度为50～3000埃，所述的第三介质层的厚度为50～3000埃。
除了如图6的掩膜层结构，还可以对各层进行替换，在各层之间还可以设置其他介质层。
参考图7所示，示意了本发明实施例一第一次注入时的状态。在第三介质层oxide上设置曝光胶层Photoresist，打开N型漂移区的中间位置，利用胶层作为阻挡，对第二介质层和第三介质层进行各向异性刻蚀，并进行第一次漂移区Ndrift的注入，形成第一掺杂区。
参考图8所示，示意了本发明实施例一各向同性刻蚀的状态。在完成如图7所示的第一次注入后，然后去掉胶层，并进行第一次退火。利用作为第三介质层的氧化层阻挡，对作为第二介质层的氮化硅层进行各向同性刻蚀。以形成供第二次注入的区域，便于下一步的第二次漂移区Ndrift注入。
参考图9所示，示意了本发明实施例一第二次注入的状态。在完成如图8所示的对第二介质层的各向同性刻蚀后，去除第三介质层，利用第二介质层进行阻挡，并进行第二次漂移区Ndrift注入，形成第二掺杂区。第一掺杂区和第二掺杂区的类型相同，所述的第一掺杂区和第二掺杂区共同组成线性梯度掺杂的N型漂移区。同理，P型LDMOS则由二者组成线性梯度掺杂的P型漂移区。
参考图10所示，示意了本发明N型横向双扩散晶体管实施例二的结构。本发明通过一次光刻和两次注入即可形成如图所示的漂移区，主要利用掩膜层和步骤顺序的设计，并根据是否需要退火过程，分两个实施例实施。
在不需要退火过程的场合，将胶层作为阻挡层予以利用，可以减少掩膜层的层数，并采用如下步骤实现：
在衬底P-sub(衬底为P型)表面依次至少淀积第一介质层和第二介质层，形成掩膜层；为了描述方便，仅以两层为例进行描述，第一介质层为氧化层，第二介质层为氮化硅层。同时，由于是至少两层设计，从方案实现来看，可以在第一介质层和第二介质层之间再设置其他介质层，或者在第一介质层的下方或第二介质层的上方设置其他介质层。
通过涂覆胶层曝光打开N型漂移区的中间位置，利用胶层作为阻挡，对第二介质层进行各向异性刻蚀，并进行第一次漂移区P-top的注入，形成第一掺杂区；在本实施例中，与实施例一不同的是，第一掺杂区的深度比第二掺杂区浅。
利用涂覆在最后介质层上的胶层作为阻挡，对第二介质层进行各向同性刻蚀；
去除胶层，利用第二介质层进行阻挡，再进行第二次漂移区N-drfit的注入，形成第二掺杂区；在本实施例中，与实施例一不同的是，第二掺杂区的深度比第一掺杂区深，并将第一掺杂区与衬底隔离开，第二掺杂区的范围大于第一掺杂区。
其中，所述第一掺杂区和第二掺杂区的类型相反，第一掺杂区与衬底层的掺杂类型相同。图中的衬底为P型，第一掺杂区为P型，第二掺杂区为N型。所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的N阱nwell，并将第一掺杂区切断为左右两部分，以实现对第二掺杂区的引出；第一掺杂区和衬底对第二掺杂区的共同耗尽作用，使第二掺杂区浓度更高，以获得高关断击穿电压和低导通阻抗。同理，在P型LDMOS的场合，衬底则为N型，所以第一掺杂区为N型，第二掺杂区为P型。
在需要退火过程的场合，退火之前需要先去掉胶层，故采用至少三层介质层的掩膜层，其具体实现原理与上述方法一致，但实施的具体过程略有不同。本发明将在以下附图中，详细描述该场合下的LDMOS的制造方法，同样地以N型为例。
参考图11所示，示意了本发明实施例二第一注入时的状态。因在衬底上敷设掩膜层的状态与图6相同，故该部分内容可参考图6所示，不再另行附图。在完成三层结构的掩膜层敷设后，通过涂覆胶层曝光打开N型漂移区的中间位置，利用胶层作为阻挡，对第二介质层和第三介质层进行各向异性刻蚀，并进行第一次漂移区P-top的注入，形成第一掺杂区，第一掺杂区的类型为P型，与衬底的类型相同。
参考图12所示，示意了本发明实施例二各向同性刻蚀的状态。在完成如图11所示的第一次注入后，然后去掉胶层，并进行第一次退火。利用作为第三介质层的氧化层阻挡，对作为第二介质层的氮化硅层进行各向同性刻蚀。以形成供第二次注入的区域，便于下一步的第二次漂移区Ndrift注入。
参考图13所示，示意了本发明实施例二第二次注入的状态。在完成如图12所示的对第二介质层的各向同性刻蚀后，去除第三介质层，利用第二介质层进行阻挡，并进行第二次漂移区Ndrift注入，形成第二掺杂区，第二掺杂区为N型。即所述第一掺杂区和第二掺杂区的类型相反，第一掺杂区与衬底掺杂类型相同。
图中的衬底为P型，第一掺杂区为P型，第二掺杂区为N型。所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的N阱nwell，并将第一掺杂区切断为左右两部分，以实现对第二掺杂区的引出；第一掺杂区和衬底对第二掺杂区的共同耗尽作用，使第二掺杂区浓度更高，以获得高关断击穿电压和低导通阻抗。同理，在P型LDMOS的场合，衬底则为N型，所以第一掺杂区为N型，第二掺杂区为P型，所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的P阱pwell。
本发明当中，所述的漂移区有场氧(locos)、小场氧(mini-locos)或浅沟槽隔离结构(STI)。
除此之外，虽然以上将实施例分开说明和阐述，但涉及部分共通之技术，在本领域普通技术人员看来，可以在实施例之间进行替换和整合，涉及其中一个实施例未明确记载的内容，则可参考有记载的另一个实施例。
以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。
Claims (3)
1.一种横向双扩散晶体管漂移区的制造方法，包括以下步骤：
在衬底表面依次至少淀积第一介质层和第二介质层，形成掩膜层；
通过涂覆胶层曝光打开漂移区的中间位置，利用胶层作为阻挡，对第二介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；
利用涂覆在最后介质层上的胶层作为阻挡，对第二介质层进行各向同性刻蚀；
去除胶层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；
其中，所述第一掺杂区和第二掺杂区的类型相反，第一掺杂区与衬底层的掺杂类型相同；
所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的阱，并将第一掺杂区切断为左右两部分，以实现对第二掺杂区的引出；第一掺杂区和衬底对第二掺杂区的共同耗尽作用，使第二掺杂区浓度更高，以获得高关断击穿电压和低导通阻抗。
2.一种横向双扩散晶体管漂移区的制造方法，其特征在于：
在衬底表面依次至少淀积第一介质层、第二介质层和第三介质层，形成掩膜层；
通过涂覆胶层曝光打开漂移区的中间位置，利用胶层作为阻挡，对第二介质层和第三介质层进行各向异性刻蚀，并进行第一次漂移区的注入，形成第一掺杂区；
去掉胶层，并进行第一次退火；利用第三介质层的阻挡，对第二介质层进行各向同性刻蚀；
去除第三介质层，利用第二介质层进行阻挡，再进行第二次漂移区的注入，形成第二掺杂区；
其中，所述第一掺杂区和第二掺杂区的类型相反，第一掺杂区与衬底掺杂类型相同；
所述横向双扩散晶体管的漏端引出处设置有与第二掺杂类型相同的阱，并将第一掺杂区切断为左右两部分，以实现对第二掺杂区的引出；第一掺杂区和衬底对第二掺杂区的共同耗尽作用，使第二掺杂区浓度更高，以获得高关断击穿电压和低导通阻抗。
3.一种横向双扩散晶体管，其特征在于：其漂移区由以上权利要求1-2的任意一种制造方法制造而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910942028.XA CN110729194B (zh) | 2016-12-07 | 2016-12-07 | 一种横向双扩散晶体管及其漂移区的制造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611116671.XA CN106653855A (zh) | 2016-12-07 | 2016-12-07 | 横向双扩散晶体管及其漂移区的制造方法 |
| CN201910942028.XA CN110729194B (zh) | 2016-12-07 | 2016-12-07 | 一种横向双扩散晶体管及其漂移区的制造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611116671.XA Division CN106653855A (zh) | 2016-12-07 | 2016-12-07 | 横向双扩散晶体管及其漂移区的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110729194A CN110729194A (zh) | 2020-01-24 |
| CN110729194B true CN110729194B (zh) | 2023-06-23 |
Family
ID=58819270
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611116671.XA Pending CN106653855A (zh) | 2016-12-07 | 2016-12-07 | 横向双扩散晶体管及其漂移区的制造方法 |
| CN201910942028.XA Active CN110729194B (zh) | 2016-12-07 | 2016-12-07 | 一种横向双扩散晶体管及其漂移区的制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611116671.XA Pending CN106653855A (zh) | 2016-12-07 | 2016-12-07 | 横向双扩散晶体管及其漂移区的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN106653855A (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109545854A (zh) * | 2018-11-08 | 2019-03-29 | 德淮半导体有限公司 | Ldmos器件及其制备方法 |
| CN114256131A (zh) * | 2020-09-23 | 2022-03-29 | 无锡华润上华科技有限公司 | 半导体结构的制备方法及半导体结构 |
| CN112928019B (zh) * | 2021-01-25 | 2024-06-25 | 杰华特微电子股份有限公司 | 用于半导体器件的漂移区的制造方法 |
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| CN104576361A (zh) * | 2013-10-23 | 2015-04-29 | 无锡华润上华半导体有限公司 | 功率二极管的制备方法 |
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| TW201620136A (zh) * | 2014-11-26 | 2016-06-01 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件 |
| US20160155795A1 (en) * | 2014-12-02 | 2016-06-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Nldmos transistor and fabrication method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4466176A (en) * | 1982-08-09 | 1984-08-21 | General Electric Company | Process for manufacturing insulated-gate semiconductor devices with integral shorts |
| US6521923B1 (en) * | 2002-05-25 | 2003-02-18 | Sirenza Microdevices, Inc. | Microwave field effect transistor structure on silicon carbide substrate |
| US9460926B2 (en) * | 2014-06-30 | 2016-10-04 | Alpha And Omega Semiconductor Incorporated | Forming JFET and LDMOS transistor in monolithic power integrated circuit using deep diffusion regions |
-
2016
- 2016-12-07 CN CN201611116671.XA patent/CN106653855A/zh active Pending
- 2016-12-07 CN CN201910942028.XA patent/CN110729194B/zh active Active
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| CN104576361A (zh) * | 2013-10-23 | 2015-04-29 | 无锡华润上华半导体有限公司 | 功率二极管的制备方法 |
| US20150325651A1 (en) * | 2014-05-12 | 2015-11-12 | Semiconductor Components Industries, Llc | Method of forming a semiconductor device and structure therefor |
| TW201620136A (zh) * | 2014-11-26 | 2016-06-01 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件 |
| US20160155795A1 (en) * | 2014-12-02 | 2016-06-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Nldmos transistor and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110729194A (zh) | 2020-01-24 |
| CN106653855A (zh) | 2017-05-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030 Applicant after: Jiehuate Microelectronics Co.,Ltd. Address before: Room 424, building 1, 1500 Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province Applicant before: JOULWATT TECHNOLOGY Inc.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |