CN108155227B - 横向双扩散晶体管及其制造方法 - Google Patents

横向双扩散晶体管及其制造方法 Download PDF

Info

Publication number
CN108155227B
CN108155227B CN201711337674.0A CN201711337674A CN108155227B CN 108155227 B CN108155227 B CN 108155227B CN 201711337674 A CN201711337674 A CN 201711337674A CN 108155227 B CN108155227 B CN 108155227B
Authority
CN
China
Prior art keywords
dielectric layer
layer
etching
dielectric
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711337674.0A
Other languages
English (en)
Other versions
CN108155227A (zh
Inventor
韩广涛
陆阳
周逊伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joulwatt Technology Co Ltd
Original Assignee
Joulwatt Technology Hangzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joulwatt Technology Hangzhou Co Ltd filed Critical Joulwatt Technology Hangzhou Co Ltd
Priority to CN201711337674.0A priority Critical patent/CN108155227B/zh
Publication of CN108155227A publication Critical patent/CN108155227A/zh
Application granted granted Critical
Publication of CN108155227B publication Critical patent/CN108155227B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种横向双扩散晶体管及其制造方法,通过在氧化层上额外淀积的氮化硅层,再利用胶层或者氮化硅层的阻挡,多次各向同性和各向异性刻蚀氮化硅层或者氧化层,最终使漂移区氧化层形成多段不同厚度,使得增强耗尽的靠近源极的区域氧化层较薄,而在限制关断击穿电压的漏极边界氧化层足够厚,同时获得了高的关断击穿电压(off‑BV)和低的导通阻抗(Rdson)。

Description

横向双扩散晶体管及其制造方法
技术领域
本发明涉及电子器件技术领域,更具体的说,涉及一种横向双扩散晶体管及其制造方法。
背景技术
随着横向双扩散晶体管(LDMOS)在集成电路中的广泛应用,对于LDMOS的性能要求也越来越高。为了获得较高的关断击穿电压(off-BY)和较低的导通阻抗(Rdson),需要在漂移区掺杂浓度与漂移区氧化层厚度之间做一个折中,以获得比较适合的off-BV和Rdson。
如图1所示,为现有技术的NLDMOS,其整个漂移区的氧化层厚度是一致的。现有技术的工艺步骤如图2、3、4和5所示,先在漂移区表面淀积氧化层,在漏极区域氧化层上涂覆光刻胶保护,利用各向异性刻蚀将其他区域的氧化膜刻除,然后去除光刻胶后淀积用于形成栅极的多晶硅,最后在栅极区域上方涂覆光刻胶保护,刻除其他区域的晶体硅和氧化层。
在上述现有技术当中,由于漂移区氧化层的厚度是一致的,所以无法同时得到较高的关断击穿电压(off-BV)和较低的导通阻抗(Rdson),必须两者做一个折中。
发明内容
有鉴于此,本发明提供一种横向双扩散晶体管及其制造方法,用于解决现有技术存在的横向双扩散晶体管无法同时获得较高的关断击穿电压(off-BV)和较低的导通阻抗(Rdson)的问题。
本发明提供了一种横向双扩散晶体管的制造方法,包括:在源极和漏极中间形成阶梯状的第一介质层,所述第一介质层在靠近源极较薄,靠近漏极较厚。
可选的,横向双扩散晶体管的制造方法,包括以下步骤:
步骤一:在漂移区表面依次淀积第一介质层和第二介质层,在漏极区域涂覆胶层,利用胶层作为阻挡,刻除其他区域的第二介质层;
步骤二:去除胶层,利用第二介质层作为阻挡,将没有阻挡的第一介质层刻蚀第一厚度;
步骤三:利用各向同性刻蚀将第二介质层刻除第二厚度,所述各向同性刻蚀在与硅表面垂直方向和与硅表面层平行方向均进行刻蚀;
步骤四:利用第二介质层进行阻挡,将没有阻挡的第一介质层刻蚀第三厚度,刻蚀沟道区所有的第一介质层;
步骤五:刻除所有的第二介质层,在漂移区第一介质层上淀积形成栅极的第三介质层;
步骤六:在栅极区域的第三介质层上面涂覆胶层,利用胶层作为阻挡,刻除其他区域的第一介质层和第三介质层。
可选的,横向双扩散晶体管的制造方法,包括以下步骤:
步骤一:在漂移区表面依次淀积第一介质层和第二介质层,在漏极区域涂覆胶层,利用胶层作为阻挡,刻除其他区域的第二介质层并除去除胶层,;
步骤二:利用第二介质层作为阻挡,将没有阻挡的第一介质层刻蚀第一厚度;
步骤三:利用各向同性刻蚀将第二介质层刻除第二厚度,所述各向同性刻蚀在与硅表面垂直方向和与硅表面层平行方向均进行刻蚀;
步骤四:重复步骤二和步骤三,使得第一介质层呈现出多段的阶梯状结构;
步骤五:利用第二介质层进行阻挡,将没有阻挡的第一介质层刻蚀第三厚度,刻蚀沟道区所有的第一介质层;
步骤六:刻除所有的第二介质层,在漂移区第一介质层上淀积形成栅极的第三介质层;
步骤七:在栅极区域的第三介质层上面涂覆胶层,利用胶层作为阻挡,刻除其他区域的第一介质层和第三介质层。
可选的,阶梯状结构的段数为N,步骤四中重复的次数为N-2次。
可选的,对所述第一介质层的刻蚀为各向同性刻蚀,或各向异性刻蚀,或各向异性刻蚀与各向同性刻蚀的结合。
可选的,所述的第一介质层为氧化层,所述第二介质层为氮化硅层,所述第三介质层为多晶硅层。
可选的,所述的第一介质层为氧化层和氮氧化硅层多次交替淀积形成,以控制所述第一介质层的刻蚀厚度。
可选的,所述的第一介质层采用热生长方式形成。
可选的,所述横向双扩散晶体管可以为N型或者P型。
本发明还提供了一种横向双扩散晶体管,由以上任意一种制造方法制造而成。
与现有技术相比,本发明之技术方案具有以下优点:本发明针对现有技术中无法同时获得较高的关断击穿电压(off-BV)和较低的导通阻抗(Rdson)的问题,提出了一种横向双扩散晶体管制造方法,通过额外淀积的氮化硅层,利用多次各向同性和各向异性刻蚀,使漂移区氧化层形成多段不同厚度,使得增强耗尽的靠近源极的区域氧化层较薄,而在限制off-BV的漏极边界氧化层却足够厚,由此同时获得了高的off-BV和低的Rdson。
附图说明
图1为现有技术N型横向双扩散晶体管的结构示意图;
图2为现有技术中在漂移区表面上淀积氧化层的示意图;
图3为现有技术中在漏极区域涂覆胶层保护刻除其他区域氧化层的示意图;
图4为现有技术中去除胶层后在氧化层上淀积形成栅极的多晶硅的示意图;
图5为现有技术中在栅极区域上涂覆胶层保护刻除其他区域多晶硅和氧化层的示意图;
图6为本发明N型横向双扩散晶体管实施例一的结构示意图;
图7为本发明在漂移区表面上淀积氧化层和氮化硅层的示意图;
图8为本发明在漏极区域涂覆胶层保护刻除其他区域氧化层和氮化硅层的示意图;
图9为本发明利用氮化硅层作为阻挡,各向同性刻蚀一定厚度的其他区域的氧化层。
图10为本发明各向同性刻蚀氮化硅层一定厚度;
图11为本发明利用氮化硅层作为阻挡,各向同性刻蚀一定厚度的其他区域的氧化层;
图12为本发明各向同性刻蚀氮化硅层一定厚度;
图13为本发明利用氮化硅层作为阻挡,各向同性刻蚀一定厚度的其他区域的氧化层,并刻除保证沟道区的氧化层;
图14为本发明剥除所有氮化硅层;
图15为本发明在氧化层上淀积形成栅极的多晶硅的示意图;
图16为本发明在栅极区域上涂覆胶层保护刻除其他区域多晶硅和氧化层的示意图;
图17为本发明N型横向双扩散晶体管实施例二的结构示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行详细描述,但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精神和范围上做的替代、修改、等效方法以及方案。
为了使公众对本发明有彻底的了解,在以下本发明优选实施例中详细说明了具体的细节,而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。
在下列段落中参照附图以举例方式更具体地描述本发明。需说明的是,附图均采用较为简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提出一种横向双扩散晶体管的制造方法,包括:在源极和漏极中间形成阶梯状的第一介质层,所述第一介质层在靠近源极较薄,靠近漏极较厚。
如图2所述,为本发明N型横向双扩散晶体管实施例一的结构示意图,所述的第一介质层在实施例一中为氧化层,可以看出其从A至B的漂移区氧化层总共有三种厚度。
该N型横向双扩散晶体管的制造包括以下步骤:
1)按照常规工艺形成阱(well)、漂移区(N-drift)、和硅氧化区(Locos);
2)如图7所示,在漂移区表面依次淀积氧化层和氮化硅层。
3)如图8所示,在漏极区域涂覆光刻胶保护,利用胶层作为阻挡,刻除其他区域的氮化硅层;
4)如图9所示,去除光刻胶,并利用氮化硅层作为阻挡,将没有阻挡的氧化层各向异性刻蚀总厚度的三分之一;
本发明实施例一中,漂移区氧化层厚度共分三段,如图9的步骤中,将漂移区氧化层刻蚀量定为总厚度的三分之一,后续每次刻蚀,也是大约刻蚀总厚度的三分之一。
5)如图10所示,利用各向同性刻蚀将氮化硅层刻除总厚度的三分之一,各向同性刻蚀在令氮化硅层纵向变薄的同时,横向也会回缩;
如图10步骤中,将氮化硅层刻除约三分之一的厚度,在后续刻除氧化硅的过程中,也是每次刻蚀约三分之一。
6)如图11所示,利用氮化硅层进行阻挡,将没有阻挡的氧化层各向异性刻蚀总厚度的三分之一;
7)如图12所示,再次利用各向同性刻蚀,将氮化硅刻除约三分之一。
8)如图13所示,再次利用各向异性刻蚀,将没有阻挡的氧化层刻除约三分之一,刻蚀沟道区所有的第一介质层,保证LDMOS沟道区没有残留氧化层。
9)如图14所示,将氮化硅层全部刻除。
10)如图15所示,在氧化层上方淀积一层用以形成栅极(MOS gate)的多晶硅(POLY)。
11)如图16所示,在栅极区域多晶硅上涂覆光刻胶,刻除其他区域的POLY,同时利用光刻胶和POLY的保护,刻除其他区域的漂移区氧化层。
当漂移区氧化层较厚时,为防止刻蚀过程中locos损失量太大,需要额外增加光刻版,用以刻除不需要的漂移区氧化层。
12)图16之后,再按照常规的源漏及后段工艺步骤,形成如图2所示的完整器件结构。
其中,所述氧化层和所述氮化硅层可以使用其他类似材料替代。
上述过程中,每次的各向同性刻蚀和各向同性刻蚀的厚度可以相同,也可以不同。
上述过程是将氧化层分为三段,其仅仅是本发明的一个实施例,氧化层也可以为任意多段不同厚度,在源极和漏极中间形成阶梯状的氧化层均在本发明的保护范围内。
在实施过程中,通过额外淀积一层氮化硅层,利用不同次的各向同性刻蚀和各向同性刻蚀,使得氧化层形成多段不同厚度,阶梯状结构的段数为N,重复步骤4)、5)的次数为N-2次。
本发明N型横向双扩散晶体管实施例二的结构示意图如图17所示。其中对所述第一介质层的刻蚀为各向同性刻蚀,或各向异性刻蚀与各向同性刻蚀的结合,其他过程和上述实施例一的实施过程相同。
对第一介质层刻蚀为各向同性刻蚀,或各向异性刻蚀与各向同性刻蚀的结合,会使得第一介质层表面高度落差的地方的坡度平缓。这样可以使漂移区各段不同厚度氧化层之间的过渡更加平缓,使其电场分布更加均匀,从而获得更高的off-BV和更低的Rdson。利用各向异性刻蚀与各向同性刻蚀的结合刻蚀比完全利用各向同性刻蚀的坡度更加平缓。
此外,所述的第一介质层为氧化层和氮氧化硅层多次交替淀积形成,可以控制所述第一介质层的刻蚀厚度。
例如,所述的第一介质层从下至上依次淀积为氧化层、氮氧化硅层、氧化层。下层氧化层比上层氧化层厚。下层氧化层的厚度等于或者大于上层氧化层的2倍。
其第一介质层形成阶梯状结构的步骤如下:
在漂移区表面依次淀积第一介质层和氮化硅层。
在漏极区域涂覆光刻胶保护,利用胶层作为阻挡,刻除其他区域的氮化硅层;
去除光刻胶,并利用氮化硅层作为阻挡,将没有阻挡的第一介质层的上层氧化层全部各向异性刻蚀掉;
利用氮化硅层进行阻挡,将没有阻挡的第一介质层的氮氧化硅层全部各向异性刻蚀掉;
利用各向同性刻蚀将氮化硅层刻除一定厚度,各向同性刻蚀在令氮化硅层纵向变薄的同时,横向也会回缩;
利用氮化硅层作为阻挡,将没有阻挡的第一介质层的氧化层全部各向异性刻蚀掉上层氧化层的厚度;
利用氮化硅层进行阻挡,将没有阻挡的第一介质层的氮氧化硅层全部各向异性刻蚀掉;
利用各向同性刻蚀将氮化硅层刻除一定厚度,各向同性刻蚀在令氮化硅层纵向变薄的同时,横向也会回缩;
利用氮化硅层作为阻挡,将没有阻挡的第一介质层的氧化层全部各向异性刻蚀掉上层氧化层的厚度,刻蚀沟道区所有的第一介质层,保证LDMOS沟道区没有残留氧化层。
之后过程和实施例一的过程相同。
上述过程中,本发明中以NLDMOS为例,但对于PLDMOS也同样适用。
本发明中的NLDMOS漂移区为淀积的氧化层,对于热生长或其他方式形成的氧化层也同样适用。
虽然以上将实施例分开说明和阐述,但涉及部分共通之技术,在本领域普通技术人员看来,可以在实施例之间进行替换和整合,涉及其中一个实施例未明确记载的内容,则可参考有记载的另一个实施例。
以上所述的实施方式,并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等,均应包含在该技术方案的保护范围之内。

Claims (7)

1.一种横向双扩散晶体管的制造方法,包括:在源极和漏极中间形成阶梯状的第一介质层,所述第一介质层在靠近源极较薄,靠近漏极较厚;
步骤一:在漂移区表面依次淀积第一介质层和第二介质层,在漏极区域涂覆胶层,利用胶层作为阻挡,刻除其他区域的第二介质层并去除胶层;
步骤二:利用第二介质层作为阻挡,将没有阻挡的第一介质层刻蚀第一厚度;
步骤三:利用各向同性刻蚀将第二介质层刻除第二厚度,所述各向同性刻蚀在与硅表面垂直方向和与硅表面层平行方向均进行刻蚀;
步骤四:重复步骤二和步骤三,使得第一介质层呈现出多段的阶梯状结构;
步骤五:利用第二介质层进行阻挡,将没有阻挡的第一介质层刻蚀第三厚度,刻蚀沟道区所有的第一介质层;
步骤六:刻除所有的第二介质层,在漂移区第一介质层上淀积形成栅极的第三介质层;
步骤七:在栅极区域的第三介质层上面涂覆胶层,利用胶层作为阻挡,刻除其他区域的第一介质层和第三介质层;
阶梯状结构的段数为N,步骤四中重复的次数为N-2次;
对所述第一介质层的刻蚀为各向同性刻蚀,或各向异性刻蚀,或各向异性刻蚀与各向同性刻蚀的结合。
2.根据权利要求1所述的横向双扩散晶体管的制造方法,其特征在于,包括以下步骤:
步骤一:在漂移区表面依次淀积第一介质层和第二介质层,在漏极区域涂覆胶层,利用胶层作为阻挡,刻除其他区域的第二介质层;
步骤二:去除胶层,利用第二介质层作为阻挡,将没有阻挡的第一介质层刻蚀第一厚度;
步骤三:利用各向同性刻蚀将第二介质层刻除第二厚度,所述各向同性刻蚀在与硅表面垂直方向和与硅表面层平行方向均进行刻蚀;
步骤四:利用第二介质层进行阻挡,将没有阻挡的第一介质层刻蚀第三厚度,刻蚀沟道区所有的第一介质层;
步骤五:刻除所有的第二介质层,在漂移区第一介质层上淀积形成栅极的第三介质层;
步骤六:在栅极区域的第三介质层上面涂覆胶层,利用胶层作为阻挡,刻除其他区域的第一介质层和第三介质层。
3.根据权利要求1或2所述的横向双扩散晶体管的制造方法,其特征在于:所述的第一介质层为氧化层,所述第二介质层为氮化硅层,所述第三介质层为多晶硅层。
4.根据权利要求1所述的横向双扩散晶体管的制造方法,其特征在于:所述的第一介质层为氧化层和氮氧化硅层多次交替淀积形成,以控制所述第一介质层的刻蚀厚度。
5.根据权利要求1所述的横向双扩散晶体管的制造方法,其特征在于:所述的第一介质层采用热生长方式形成。
6.根据权利要求1所述的横向双扩散晶体管的制造方法,其特征在于:所述横向双扩散晶体管可以为N型或者P型。
7.一种横向双扩散晶体管,其特征在于:由以上权利要求1-6的任意一种制造方法制造而成。
CN201711337674.0A 2017-12-14 2017-12-14 横向双扩散晶体管及其制造方法 Active CN108155227B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711337674.0A CN108155227B (zh) 2017-12-14 2017-12-14 横向双扩散晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711337674.0A CN108155227B (zh) 2017-12-14 2017-12-14 横向双扩散晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN108155227A CN108155227A (zh) 2018-06-12
CN108155227B true CN108155227B (zh) 2021-03-19

Family

ID=62467153

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711337674.0A Active CN108155227B (zh) 2017-12-14 2017-12-14 横向双扩散晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN108155227B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878294A (zh) * 2018-06-14 2018-11-23 杰华特微电子(张家港)有限公司 横向双扩散晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102859668A (zh) * 2010-03-30 2013-01-02 沃特拉半导体公司 两阶梯多蚀刻ldmos栅形成
CN106711087A (zh) * 2016-12-26 2017-05-24 武汉华星光电技术有限公司 薄膜晶体管的制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110078978A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102859668A (zh) * 2010-03-30 2013-01-02 沃特拉半导体公司 两阶梯多蚀刻ldmos栅形成
CN106711087A (zh) * 2016-12-26 2017-05-24 武汉华星光电技术有限公司 薄膜晶体管的制作方法

Also Published As

Publication number Publication date
CN108155227A (zh) 2018-06-12

Similar Documents

Publication Publication Date Title
US9431530B2 (en) Super-high density trench MOSFET
JP5746699B2 (ja) スーパージャンクショントレンチパワーmosfetデバイスの製造
CN107710418A (zh) 多屏蔽沟槽栅极场效应晶体管
KR20140019913A (ko) 반도체 소자 및 그 소자의 제조 방법
CN113471291B (zh) 一种超结器件及其制造方法
JP2013503491A (ja) スーパージャンクショントレンチパワーmosfetデバイス
CN104733531A (zh) 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet
JP7369289B2 (ja) Ldmosデバイス及びその製造方法
US20200044077A1 (en) Mosfet device with shielding region and manufacturing method thereof
TW201135939A (en) Termination structure with multiple embedded potential spreading capacitive structures for trench MOSFET and method
US20170194485A1 (en) Split-gate superjunction power transistor
EP3772110A1 (en) Charge-balance power device, and process for manufacturing the charge-balance power device
CN101689507A (zh) 扩展漏极晶体管及其制造方法
CN102543738A (zh) 高压ldmos器件及其制造方法
CN105702710A (zh) 深沟槽型超级结器件的制造方法
US20170222022A1 (en) Semiconductor device with composite trench and implant columns
CN108155227B (zh) 横向双扩散晶体管及其制造方法
CN111128706B (zh) 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法
CN114361242B (zh) 一种可调节阈值电压的平面型碳化硅mosfet及其制备方法
CN110729194B (zh) 一种横向双扩散晶体管及其漂移区的制造方法
CN114530504B (zh) 一种高阈值电压SiC MOSFET器件及其制造方法
CN110571261B (zh) 一种金属氧化物场效应晶体管及其制作方法
US11309384B2 (en) Super junction semiconductor device and method of manufacturing the same
CN114551244A (zh) 一种垂直mos晶体管的制备方法
US20140015040A1 (en) Power semiconductor device and fabrication method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant after: JOULWATT TECHNOLOGY (HANGZHOU) Co.,Ltd.

Address before: Room 424, building 1, 1500 Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province

Applicant before: JOULWATT TECHNOLOGY (HANGZHOU) Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Patentee after: Jiehuate Microelectronics Co.,Ltd.

Address before: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Patentee before: JOULWATT TECHNOLOGY (HANGZHOU) Co.,Ltd.