CN114256131A - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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Abstract

本申请涉及一种半导体结构的制备方法及半导体结构，包括：提供衬底，于所述衬底的上表面形成第一图形化掩膜层，基于所述第一图形化掩膜层刻蚀所述衬底，以于所述衬底内形成浅沟槽；于所述浅沟槽的侧壁及底部形成衬垫层；于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，其中，通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同；对所得结构进行退火处理；于所述浅沟槽内形成介质层，所述介质层填满所述浅沟槽。本申请能够在保证制成半导体器件的高耐压值的情况下降低器件的导通电阻，并减少了工艺流程步骤。

Description

半导体结构的制备方法及半导体结构
技术领域
本发明涉及半导体制造技术领域，特别是涉及半导体结构的制备方法及半导体结构。
背景技术
随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。而随着半导体产品的积集化，半导体器件的尺寸及半导体器件的隔离结构的尺寸也随之减小。现有的中高压BCD工艺为了在获取较高的器件集成度的同时提高器件的击穿电压，往往在漂移区离子注入后增加一步长时间的高温退火，来形成浓度均匀变化的漂移区掺杂。
并且，传统的半导体制造工艺中为了弥补浅沟槽内的多晶硅边缘栅氧耐压不足的问题，一般会采用浅沟槽隔离结构(Shallow Trench Isolation，STI)等作为场板。但是这种工艺做出来的BCD器件，因为开态时的电流需要从场板底部“绕行”，一般都有很大的导通电阻，并且增加了工艺流程，在增加半导体器件制造成本的同时容易降低器件的良品率。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种能够在保证制成半导体器件的高耐压值的情况下降低器件的导通电阻，并且减少了工艺流程步骤，在减少半导体器件制造成本的同时提高制成器件的良品率的半导体结构的制备方法及半导体结构。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构的制备方法，包括如下步骤：
提供衬底，于所述衬底的上表面形成第一图形化掩膜层，基于所述第一图形化掩膜层刻蚀所述衬底，以于所述衬底内形成浅沟槽；
于所述浅沟槽的侧壁及底部形成衬垫层；
于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，其中，通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同；
对所得结构进行退火处理；
于所述浅沟槽内形成介质层，所述介质层填满所述浅沟槽。
于上述实施例中的半导体结构的制备方法中，首先于衬底内形成浅沟槽，然后于所述浅沟槽的侧壁及底部形成衬垫层，以消除刻蚀浅沟槽的过程形成的损伤，同时为后续填充所述浅沟槽时提供保护层；然后于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，并通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同，来改善电流路径上的杂质浓度，可以有效改善器件的导通电阻。利用形成浅沟槽隔离结构后的衬底表面具备显著台阶差异的特性，使得形成于浅沟槽正下方第二漂移区的深度较传统半导体制备工艺中该部位形成的漂移区的深度更深，可以增加过电流的横截面积，能够进一步改善器件的导通电阻。由于在对衬垫层进行退火处理的过程中同时实现了对漂移区高温推阱的过程，相对于传统工艺流程中对衬垫层进行高温退火及对离子注入区进行高温推阱需要分别在两个不同的工艺步骤中进行，有效地减少了工艺流程的步骤。因此，本申请在保证制成半导体器件的高耐压值的情况下降低器件的导通电阻，并且减少了工艺流程步骤，在减少半导体器件制造成本的同时提高制成器件的良品率。
在其中一个实施例中，于所述衬底的上表面形成第一图形化掩膜层包括：
于所述衬底的上表面形成第一掩膜层；
于所述第一掩膜层的上表面涂覆第一光刻胶层，并进行图形化处理，以形成第一图形化光刻胶层；
基于所述第一图形化光刻胶层刻蚀所述第一掩膜层，以形成所述第一图形化掩膜层，所述第一图形化掩膜层内形成有第一开口图形，所述第一开口图形定义出所述浅沟槽的位置及形状。
在其中一个实施例中，采用热氧化工艺于所述浅沟槽的侧壁及底部形成氧化成作为所述衬垫层，可以有效地消除刻蚀浅沟槽的过程形成的损伤。
在其中一个实施例中，于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区：
于所述衬底的上表面形成第二图形化掩膜层，所述第二图形化掩膜层内形成有第二开口图形，所述第二开口图形定义出所述第一漂移区及所述第二漂移区的位置及形状；
基于所述第二图形化掩膜层对所述衬底进行离子注入，以形成所述第一漂移区及所述第二漂移区；
去除所述第二图形化掩膜层。
在其中一个实施例中，于所述浅沟槽内形成所述介质层包括：
于所述衬垫层的表面形成介质材料层；
去除位于所述衬底的上表面的第一图形化掩膜层及位于所述第一图形化掩膜层上表面的所述介质材料层，使得保留于所述浅沟槽内的所述介质材料层为所述介质层。
在其中一个实施例中，对所得结构进行退火处理的步骤包括：
采用湿法退火工艺或干法退火工艺对所得结构进行退火处理的同时，对所述第一漂移区及所述第二漂移区进行高温推阱。
在其中一个实施例中，于所述衬底内形成的所述第一漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度，并且降低第一漂移区的掺杂浓度，能够降低器件在高压状态下其中的浅沟槽隔离结构的拐角处被击穿的风险，提高器件的耐压能力，还能减少器件在沟道和栅氧附近的热载流子的产生，提升器件HCI可靠性。
在其中一个实施例中，通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同的步骤包括：
采用低能量的离子注入工序于所述第二漂移区内形成第三漂移区，并使得所述第三漂移区包括位于所述浅沟槽正下方的第三上漂移区及第三下漂移区，所述第三上漂移区位于所述浅沟槽与所述第三下漂移区之间。
在其中一个实施例中，形成的所述第三上漂移区的掺杂浓度大于所述第三下漂移区的掺杂浓度。
在其中一个实施例中，于所述浅沟槽内形成所述介质层之后还包括：
于所述衬底内形成阱区，所述阱区位于所述第一漂移区的一侧；
于所述衬底的上表面形成栅极；
于所述衬底内形成源区、漏区及体区；所述源区位于所述阱区内，且位于所述栅极远离所述第一漂移区的一侧；所述漏区位于所述第一漂移区内，且位于所述浅沟槽远离所述阱区的一侧；所述体区位于所述阱区内，且位于所述源区远离所述浅沟槽的一侧。
本申请的另一方面提供一种半导体结构，包括衬底及漂移区，所述衬底内设置有浅沟槽隔离结构，所述浅沟槽隔离结构包括浅沟槽、衬垫层及介质层，所述衬垫层位于所述浅沟槽的侧壁及底部，所述介质层位于所述浅沟槽内，且填满所述浅沟槽；所述漂移区位于所述衬底内，所述漂移区包括环绕所述浅沟槽四周的第一漂移区、位于所述浅沟槽的正下方的第二漂移区及形成于所述第二漂移区内的第三漂移区，其中，所述第三漂移区临近所述浅沟槽底部区域的掺杂浓度大于所述第一漂移区的掺杂浓度。
于上述实施例中的半导体结构中，在形成衬垫层的过程中消除了刻蚀浅沟槽的过程形成的损伤，同时为后续填充所述浅沟槽时提供保护层；所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同，改善了电流路径上的杂质浓度，可以有效改善器件的导通电阻。形成于浅沟槽正下方第二漂移区的深度较传统半导体制备工艺中该部位形成的漂移区的深度更深，可以增加过电流的横截面积。形成于所述第二漂移区内的第三漂移区临近所述浅沟槽底部区域的掺杂浓度大于所述第一漂移区的掺杂浓度，使得基于本申请提供的半导体器件结构制备的半导体器件具备较高耐压值的同时具备较低的导通电阻；并且本申请提供的半导体器件结构具备较少的工艺流程步骤，因而具备较低的制造成本且具备较高的器件制成的良品率。
在其中一个实施例中，所述半导体结构还包括：
栅极，位于所述衬底的上表面；
阱区，位于所述衬底内，且位于所述第一漂移区的一侧；
源区，位于所述阱区内，且位于所述栅极远离所述第一漂移区的一侧；
漏极，位于所述第一漂移区内，且位于所述浅沟槽远离所述阱区的一侧；
体区，位于所述阱区内，且位于所述源区远离所述浅沟槽的一侧。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参阅一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请一实施例中提供的一种半导体结构的制备方法的流程图。
图2至图4显示为本申请一实施例中提供的一种半导体结构的制备方法中步骤S1所得结构的截面结构示意图。
图5显示为本申请一实施例中提供的一种半导体结构的制备方法中步骤S2所得结构的截面结构示意图。
图6至图7显示为本申请一实施例中提供的一种半导体结构的制备方法中步骤S3所得结构的截面结构示意图。
图8至图9显示为本申请一实施例中提供的一种半导体结构的制备方法中步骤S5所得结构的截面结构示意图。
图10至图11显示为本申请另一实施例中提供的一种半导体结构的制备方法所得结构的截面结构示意图。
图12显示为图11中所示实施例中采用传统的一种在衬底内形成STI之后形成漂移区的工艺中所得结构的截面结构示意图。
图13显示为图11中所示实施例中采用传统的一种在衬底内形成STI之前形成漂移区的工艺中所得结构的截面结构示意图。
附图标记说明：
10，衬底；11，第一图形化掩膜层；20，浅沟槽；
30，衬垫层；41，第一漂移区；42，第二漂移区；43，第三漂移区；
431，第三上漂移区；432，第三下漂移区；
43，阱区；50，介质层；51，介质材料层；
60，漏区；70，栅极；80，源区；90，体区。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参阅作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中提供的一种半导体结构的制备方法中，包括如下步骤：
步骤S1：提供衬底，于所述衬底的上表面形成第一图形化掩膜层，基于所述第一图形化掩膜层刻蚀所述衬底，以于所述衬底内形成浅沟槽；
步骤S2：于所述浅沟槽的侧壁及底部形成衬垫层；
步骤S3：于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，其中，通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同；
步骤S4：对所得结构进行退火处理；
步骤S5：于所述浅沟槽内形成介质层，所述介质层填满所述浅沟槽。
具体地，于上述实施例中的半导体结构的制备方法中，首先于衬底内形成浅沟槽，然后于所述浅沟槽的侧壁及底部形成衬垫层，以消除刻蚀浅沟槽的过程形成的损伤，同时为后续填充所述浅沟槽时提供保护层；然后于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，并通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同，来改善电流路径上的杂质浓度，可以有效改善器件的导通电阻。利用形成浅沟槽隔离结构后的衬底表面具备显著台阶差异的特性，使得形成于浅沟槽正下方第二漂移区的深度较传统半导体制备工艺中该部位形成的漂移区的深度更深，可以增加过电流的横截面积，能够进一步改善器件的导通电阻。由于在对衬垫层进行退火处理的过程中同时实现了对漂移区高温推阱的过程，相对于传统工艺流程中对衬垫层进行高温退火及对离子注入区进行高温推阱需要分别在两个不同的工艺步骤中进行，有效地减少了工艺流程的步骤。因此，本申请在保证制成半导体器件的高耐压值的情况下降低器件的导通电阻，并且减少了工艺流程步骤，在减少半导体器件制造成本的同时提高制成器件的良品率。
在步骤S1中，请参阅图1中的S1步骤、图2及图3，提供衬底10，于所述衬底10的上表面形成第一图形化掩膜层11，基于所述第一图形化掩膜层11刻蚀所述衬底10，以于所述衬底10内形成浅沟槽20。
作为示例，所述衬底10可以包括但不仅限于硅衬底、硅锗衬底及绝缘体上硅衬底等。所述半导体层的材料为硅、锗或硅锗，本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底类型，因此衬底10的类型不应限制本申请的保护范围。
作为示例，步骤S1可以包括如下步骤：
步骤S10：于衬底10的上表面形成第一图形化掩膜层11，所述图形化掩膜层11内形成有开口(未示出)，所述开口定义出所述浅沟槽20的位置及形状。
步骤S12：基于所述第一图形化掩膜层11采用干法刻蚀工艺或湿法刻蚀工艺对衬底10的上表面进行刻蚀，以得到浅沟槽20。
在本实施例中，采用的干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或多种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm-400sccm，压力为3毫托-8毫托。采用的湿法刻蚀工艺的刻蚀液可以为氢氟酸和双氧水的混合溶液。
作为示例，步骤S12中的浅沟槽20的数量可以为多个，各浅沟槽的深度可以相同，也可以不同；各浅沟槽20的宽度可以相同，也可以不同；浅沟槽20的深度小于衬底10的厚度。
作为示例，步骤S10中于衬底10的上表面形成第一图形化掩膜层可以包括如下步骤：
步骤S101：于所述衬底10的上表面形成第一掩膜层(未图示)；
步骤S102：于所述第一掩膜层(未图示)的上表面涂覆第一光刻胶层(未图示)，并进行图形化处理，以形成第一图形化光刻胶层(未图示)；
步骤S103：基于所述第一图形化光刻胶层刻蚀所述第一掩膜层，以形成所述第一图形化掩膜层11，所述第一图形化掩膜层11内形成有第一开口图形，所述第一开口图形定义出所述浅沟槽的位置及形状；
步骤S104：去除所述第一图形化光刻胶层11。
作为示例，形成的第一图形化掩膜层可以包括硬掩膜层，硬掩膜层可以是单层结构，也可以是多层堆叠结构，其材质可以是氧化硅；之后在所述硬掩膜层上涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层，图形化的光刻胶层定义浅沟槽的位置及形状，再基于图形化的光刻胶层刻蚀硬掩膜层以形成图形化掩膜层，然后去除图形化的光刻胶层。当然，在本申请的其他实施例中，也可以在形成第一图形化掩膜层的过程中保留图形化的光刻胶层，在刻蚀衬底后，再去除所述图形化的光刻胶层。
在步骤S2中，请参阅图1中的S2步骤及图4，于浅沟槽20的侧壁及底部形成衬垫层30，衬垫层30覆盖浅沟槽20的表面及衬底10的上表面。
作为示例，可以采用氧化工艺于浅沟槽20的侧壁及底部形成衬垫层30。所述氧化工艺包括热氧化工艺、湿法氧化工艺或化学氧化工艺。本申请中优选采用热氧化工艺于浅沟槽20的表面及衬底10的上表面形成衬垫层30，衬垫层30可以包括但不仅限于氧化硅层。
作为示例，可以采用热氧化工艺于浅沟槽20的侧壁及底部形成衬垫层30。热氧化形成衬垫层30的过程中能够修复衬底10表面在前序刻蚀工艺过程中受到的损伤。而且，衬垫层30还能够在后续制程中保护衬底10的表面。
作为示例，请参阅图5，步骤S3中可以包括如下步骤：
步骤S32：于衬底的上表面形成第二图形化掩膜层(未图示)，所述第二图形化掩膜层内形成有第二开口图形(未图示)，所述第二开口图形定义出第一漂移区41及第二漂移区42的位置及形状。
步骤S34：基于所述第二图形化掩膜层对所述衬底10进行离子注入，以形成所述第一漂移区41及所述第二漂移区42。
作为示例，请参阅图6-图7，步骤S3中可以包括如下步骤：
对图5中所得结构采用离子注入工艺处理，于所述衬底10内形成环绕所述浅沟槽20四周的第一漂移区41及位于所述浅沟槽正下方的第二漂移区42，其中，通过控制所述第一图形化掩膜层11的厚度及离子注入的能量使得所述第一漂移区41的掺杂浓度与所述第二漂移区42的掺杂浓度不同。
作为示例，请参阅图6，在对图5中所得结构采用离子注入工艺处理的过程中，由于第一图形化掩膜层11的阻挡，使得形成的第一漂移区41的掺杂浓度比第二漂移区42的掺杂浓度小。由于浅沟槽隔离结构的存在，在采用离子注入工艺形成第二漂移区42的过程中，相比于在形成浅沟槽隔离结构之前采用离子注入工艺处理，可以采用较小的离子注入能量来使得形成的第二漂移区42具备较大的深度值，有利于拓宽漂移区电流路径。
作为示例，请参阅图7，可以在对图5中所得结构采用离子注入工艺处理的过程中，控制形成第一漂移区41与形成第二漂移区42的离子注入的能量值不同，例如，可以增加一步低能量的离子注入工序，在第二漂移区42内形成第三漂移区43，并使得形成的第三漂移区43包括位于浅沟槽20正下方的第三上漂移区431及第三下漂移区432，其中，第三上漂移区431位于浅沟槽20与第三下漂移区432之间，第三漂移区43的底部低于第三下漂移区432的底部；而在所述低能量的离子注入工序中，所述第一漂移区41因顶面的第一图形化掩膜层的遮挡，使得在低能量的离子注入工序之后，第一漂移区41的掺杂浓度小于第三上漂移区431的掺杂浓度，第三上漂移区431的掺杂浓度大于第三下漂移区432的掺杂浓度，有利于减小导通电阻的同时增大电流流通路径的横截面积。图7中示意第一漂移区41的底部低于浅沟槽20的底部，在本申请的其他实施例中，也可以设置第一漂移区41的底部高于或等于浅沟槽20的底部。
作为示例，步骤S4中可以对图7中所得结构进行高温退火处理，同时实现了对第一漂移区41及第二漂移区42进行高温推阱的过程，使得衬垫层30表面致密(densify)化，修复衬垫层30中的空隙。退火工艺可以为湿法退火工艺或干法退火工艺；所述退火工艺的参数可以包括：温度为800℃-1500℃，例如退火温度可以为800℃、900℃、1000℃、1100℃、1200℃、1300℃、1400℃或1500℃；退火气体包括H2、O2、N2、Ar和He中的一种或多种组合，退火时间为1.5小时-2.5小时，例如退火时间可以为1.5小时、2.0小时或2.5小时。其中，当退火气体包括H2和O2时，所述退火工艺为湿法退火工艺。
作为示例，请参阅图8及图9，步骤S5中可以包括如下步骤：
步骤S52：于衬垫层30的表面形成介质材料层51；
步骤S54：去除位于所述衬底10的上表面的第一图形化掩膜层11及位于所述第一图形化掩膜层11上表面的所述介质材料层51，使得保留于所述浅沟槽内的所述介质材料层为所述介质层50。
作为示例，参阅图8，步骤S52中介质材料层51的形成工艺可以为流体化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺、高密度等离子沉积(High DensityPlasma，HDP)工艺、等离子体增强沉积工艺中的一种或多种。本申请中优选采用HDP工艺于衬垫层30的表面形成介质材料层51。介质材料层51包括但不限于氧化硅。
作为示例，请参阅图10，步骤S54中可以采用化学机械研磨工艺去除位于所述衬底10的上表面的第一图形化掩膜层11及位于所述第一图形化掩膜层11上表面的所述介质材料层51；较佳的，在化学机械研磨之前，对介质材料层51进行水蒸汽退火，以释放应力，并使介质材料层51致密(densify)化，修复介质材料层51中的空隙。
作为示例，请继续参阅图10，于所述浅沟槽内形成所述介质层之后还包括：
步骤S62：于所述衬底内形成阱区，所述阱区位于所述第一漂移区的一侧。
作为示例，请继续参阅图10，可以采用离子注入工艺于衬底10内形成阱区43，阱区43位于所述第一漂移区的一侧。
步骤S64：于所述衬底10的上表面形成栅极70；
步骤S66：于所述衬底10内形成源区80、漏区60及体区90；源区80位于阱区43内，且位于栅极70远离所述第一漂移区的一侧；漏区60位于所述第一漂移区内，且位于所述浅沟槽远离阱区43的一侧；体区90位于阱区43内，且位于源区80远离所述浅沟槽的一侧。
作为示例，请参阅图11，在本申请的一个实施例中提供一种半导体结构，包括衬底10及漂移区，衬底10内设置有浅沟槽隔离结构，所述浅沟槽隔离结构包括：浅沟槽、衬垫层30及介质层50，衬垫层30位于所述浅沟槽的侧壁及底部，所述介质层50位于所述浅沟槽内，且填满所述浅沟槽；漂移区位于所述衬底10内；所述漂移区包括环绕所述浅沟槽四周的第一漂移区41、位于所述浅沟槽的正下方的第二漂移区42及形成于所述第二漂移区42内的第三漂移区43，其中，所述第三漂移区43临近所述浅沟槽底部区域的掺杂浓度大于所述第一漂移区的掺杂浓度。
具体地，请继续参阅图11，在形成衬垫层30的过程中消除了刻蚀浅沟槽的过程形成的损伤，同时为后续填充所述浅沟槽时提供保护层；所述第一漂移区41的掺杂浓度与所述第二漂移区42的掺杂浓度不同，改善了电流路径上的杂质浓度，可以有效改善器件的导通电阻。对比图11与图12、13可以发现，本申请提供的半导体结构中不仅临近浅沟槽底部的漂移区的掺杂浓度明显比传统工艺中制备半导体结构中对应部位的掺杂浓度更高，而且第二漂移区的深度较传统半导体制备工艺中该部位形成的漂移区的深度更深，有利于拓宽电流路径，能够有效减小器件导通电阻。因此，基于本申请提供的半导体器件结构制备的半导体器件具备较高耐压值的同时具备较低的导通电阻；并且本申请提供的半导体器件结构具备较少的工艺流程步骤，因而具备较低的制造成本且具备较高的器件制成的良品率。
作为示例，请继续参阅图11，形成的所述第三漂移区43包括位于所述浅沟槽正下方的第三上漂移区431及第三下漂移区432，所述第三上漂移区431位于所述浅沟槽与所述第三下漂移区432之间，可以设置所述第三上漂移区431的掺杂浓度大于所述第一掺杂区41的掺杂浓度，在保证半导体器件的高耐压值的情况下降低器件的导通电阻，同时增加电流流通路径的横截面积。
在本申请的一个实施例中，请继续参阅图11，所述半导体结构还包括漏极60、栅极70、源区80、体区90及阱区43，栅极70位于所述衬底10的上表面；阱区43位于衬底10内，且位于所述第一漂移区的一侧；源区80位于阱区43内，且位于栅极70远离所述第一漂移区的一侧；漏极60位于所述第一漂移区内，且位于所述浅沟槽远离阱区43的一侧；体区90位于阱区43内，且位于源区80远离所述浅沟槽的一侧。
作为示例，衬底10内形成的浅沟槽20的数量可以根据实际需要进行设定，浅沟槽20的数量可以为一个，也可以为多个。
综上所述，本申请提供一种半导体结构的制备方法及半导体结构，在形成衬垫层的过程中消除了刻蚀浅沟槽的过程形成的损伤，同时为后续填充所述浅沟槽时提供保护层；然后于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，并通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同，来改善电流路径上的杂质浓度；可以设置形成于所述第二漂移区内的第三漂移区临近所述浅沟槽底部区域的掺杂浓度大于所述第一漂移区的掺杂浓度，可以有效改善器件的导通电阻。利用形成浅沟槽隔离结构后的衬底表面具备显著台阶差异的特性，使得形成于浅沟槽正下方第二漂移区的深度较传统半导体制备工艺中该部位形成的漂移区的深度更深，可以增加过电流的横截面积，能够进一步改善器件的导通电阻。由于在对衬垫层进行退火处理的过程中同时实现了对漂移区高温推阱的过程，相对于传统工艺流程中对衬垫层进行高温退火及对离子注入区进行高温推阱需要分别在两个不同的工艺步骤中进行，有效地减少了工艺流程的步骤。因此，本申请在保证制成半导体器件的高耐压值的情况下降低器件的导通电阻，并且减少了工艺流程步骤，在减少半导体器件制造成本的同时提高制成器件的良品率。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供衬底，于所述衬底的上表面形成第一图形化掩膜层，基于所述第一图形化掩膜层刻蚀所述衬底，以于所述衬底内形成浅沟槽；
于所述浅沟槽的侧壁及底部形成衬垫层；
于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区，其中，通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同；
对所得结构进行退火处理；
于所述浅沟槽内形成介质层，所述介质层填满所述浅沟槽。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述衬底的上表面形成第一图形化掩膜层包括：
于所述衬底的上表面形成第一掩膜层；
于所述第一掩膜层的上表面涂覆第一光刻胶层，并进行图形化处理，以形成第一图形化光刻胶层；
基于所述第一图形化光刻胶层刻蚀所述第一掩膜层，以形成所述第一图形化掩膜层，所述第一图形化掩膜层内形成有第一开口图形，所述第一开口图形定义出所述浅沟槽的位置及形状。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，采用热氧化工艺于所述浅沟槽的侧壁及底部形成氧化成作为所述衬垫层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述衬底内形成环绕所述浅沟槽四周的第一漂移区及位于所述浅沟槽正下方的第二漂移区的步骤包括：
于所述衬底的上表面形成第二图形化掩膜层，所述第二图形化掩膜层内形成有第二开口图形，所述第二开口图形定义出所述第一漂移区及所述第二漂移区的位置及形状；
基于所述第二图形化掩膜层对所述衬底进行离子注入，以形成所述第一漂移区及所述第二漂移区；
去除所述第二图形化掩膜层。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述浅沟槽内形成所述介质层包括：
于所述衬垫层的表面形成介质材料层；
去除位于所述衬底的上表面的第一图形化掩膜层及位于所述第一图形化掩膜层上表面的所述介质材料层，使得保留于所述浅沟槽内的所述介质材料层为所述介质层。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所得结构进行退火处理的步骤包括：
采用湿法退火工艺或干法退火工艺对所得结构进行退火处理的同时，对所述第一漂移区及所述第二漂移区进行高温推阱。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述衬底内形成的所述第一漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度。
8.根据权利要求1至7任一项所述的半导体结构的制备方法，其特征在于，通过控制所述第一图形化掩膜层的厚度及离子注入的能量使得所述第一漂移区的掺杂浓度与所述第二漂移区的掺杂浓度不同的步骤包括：
采用低能量的离子注入工序于所述第二漂移区内形成第三漂移区，并使得所述第三漂移区包括位于所述浅沟槽正下方的第三上漂移区及第三下漂移区，所述第三上漂移区位于所述浅沟槽与所述第三下漂移区之间。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成的所述第三上漂移区的掺杂浓度大于所述第三下漂移区的掺杂浓度。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述浅沟槽内形成所述介质层之后还包括：
于所述衬底内形成阱区，所述阱区位于所述第一漂移区的一侧；
于所述衬底的上表面形成栅极；
于所述衬底内形成源区、漏区及体区；所述源区位于所述阱区内，且位于所述栅极远离所述第一漂移区的一侧；所述漏区位于所述第一漂移区内，且位于所述浅沟槽远离所述阱区的一侧；所述体区位于所述阱区内，且位于所述源区远离所述浅沟槽的一侧。
11.一种半导体结构，其特征在于，所述半导体结构包括：
衬底，所述衬底内设置有浅沟槽隔离结构，所述浅沟槽隔离结构包括：浅沟槽、衬垫层及介质层，所述衬垫层位于所述浅沟槽的侧壁及底部，所述介质层位于所述浅沟槽内，且填满所述浅沟槽；
漂移区，位于所述衬底内，所述漂移区包括环绕所述浅沟槽四周的第一漂移区、位于所述浅沟槽的正下方的第二漂移区及形成于所述第二漂移区内的第三漂移区，其中，所述第三漂移区临近所述浅沟槽底部区域的掺杂浓度大于所述第一漂移区的掺杂浓度。
12.根据权利要求11所述的半导体结构，其特征在于，还包括：
栅极，位于所述衬底的上表面；
阱区，位于所述衬底内，且位于所述第一漂移区的一侧；
源区，位于所述阱区内，且位于所述栅极远离所述第一漂移区的一侧；
漏极，位于所述第一漂移区内，且位于所述浅沟槽远离所述阱区的一侧；
体区，位于所述阱区内，且位于所述源区远离所述浅沟槽的一侧。
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