CN112582468A - Sgt器件及其制备方法 - Google Patents

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CN112582468A CN201910934044.4A CN201910934044A CN112582468A CN 112582468 A CN112582468 A CN 112582468A CN 201910934044 A CN201910934044 A CN 201910934044A CN 112582468 A CN112582468 A CN 112582468A
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gate
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罗志云
王飞
潘梦瑜
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Hunteck Semiconductor (shanghai) Co ltd
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Abstract

本发明提供一种SGT器件及其制备方法，SGT器件包括：第一导电类型的衬底；第一导电类型的外延层，位于第一导电类型的衬底的上表面；沟槽，位于第一导电类型的外延层内；屏蔽栅介质层，覆盖沟槽的侧壁及底部；屏蔽栅极，位于沟槽内，且位于屏蔽栅介质层远离第一导电类型的外延层的表面；多晶硅栅极，位于沟槽内，且位于屏蔽栅极的上方；栅氧化层，位于沟槽的侧壁，且位于多晶硅栅极与第一导电类型的外延层之间；绝缘隔离层，位于沟槽内，且位于多晶硅栅极与屏蔽栅极之间；第二导电类型的注入区域，位于第一导电类型的外延层内，且位于沟槽的下方。本发明的SGT器件可以实现沟槽底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻。

Description

SGT器件及其制备方法
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种SGT器件及其制备方法。
背景技术
SGT(Split Gate Trench，屏蔽栅极沟槽)器件在现有技术中已得到广泛的应用。但对于现有的SGT器件(尤其是高压SGT器件)而言，对于电耦合(Charge couple)结构，为了实现沟槽底部的电荷平衡(Charge balance)并降低SGT器件的单位面积的导通电阻，需要对沟槽的深度以及沟槽内的氧化层的厚度有着严格的要求；然而，由于受到现有工艺的限制，很难对沟槽的深度及沟槽内的氧化层的厚度进行优化，无法保证SGT器件中沟槽底部的电荷平衡，使得SGT器件的单位面积的导通电阻较大。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SGT器件及其制备方法，用于解决现有技术中的SGT器件存在的沟槽底部不平衡、单位面积的导通电阻较大的问题。
为实现上述目的及其他相关目的，本发明提供一种SGT器件，所述SGT器件包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；
沟槽，位于所述第一导电类型的外延层内，且沿所述第一导电类型的外延层的厚度方向延伸；
屏蔽栅介质层，覆盖所述沟槽的侧壁及底部；
屏蔽栅极，位于所述沟槽内，且位于所述屏蔽栅介质层远离所述第一导电类型的外延层的表面；
多晶硅栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方；
栅氧化层，位于所述沟槽的侧壁，且位于所述多晶硅栅极与所述第一导电类型的外延层之间；
绝缘隔离层，位于所述沟槽内，且位于所述多晶硅栅极与所述屏蔽栅极之间；
第二导电类型的注入区域，位于所述第一导电类型的外延层内，且位于所述沟槽的下方。
可选地，所述沟槽及所述第二导电类型的注入区域均为多个，多个所述沟槽于所述第一导电类型的外延层沿垂直于所述沟槽延伸的方向间隔排布；各所述第二导电类型的注入区域一一对应设置于各所述沟槽的下方。
可选地，所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。
可选地，所述第二导电类型的注入区域包覆所述沟槽的底部。
可选地，所述SGT器件还包括：
第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述栅氧化层的外围；
第一导电类型的源区，位于所述第一导电类型的外延层内，且位于所述栅氧化层的外围，并位于所述第二导电类型的体区上方；
栅极电极，与所述多晶硅栅极相连接；
源极电极，与所述第二导电类型的体区相连接；
漏极电极，位于所述第一导电类型的衬底的下表面。
本发明还提供一种SGT器件的制备方法，所述SGT器件的制备方法包括如下步骤：
提供第一导电类型的衬底；
于所述第一导电类型的衬底的上表面形成第一导电类型的外延层；
于所述第一导电类型的外延层内形成沟槽，所述沟槽沿所述第一导电类型的外延层的厚度方向延伸；
于所述沟槽下方的所述第一导电类型的外延层内形成第二导电类型的注入区域；
于所述沟槽的侧壁及底部形成屏蔽栅介质层；
于所述沟槽内形成屏蔽栅极，所述屏蔽栅极位于所述屏蔽栅介质层远离所述第一导电类型的外延层的表面；
于所述沟槽内形成绝缘隔离层、栅氧化层及多晶硅栅极；其中，所述多晶硅栅极位于所述屏蔽栅极的上方；所述栅氧化层位于所述沟槽的侧壁，且位于所述多晶硅栅极与所述第一导电类型的外延层之间；所述绝缘隔离层位于所述多晶硅栅极与所述屏蔽栅极之间。
可选地，于所述第一导电类型的外延层内形成的所述沟槽的数量为多个，多个所述沟槽于所述第一导电类型的外延层内沿垂直于所述沟槽延伸的方向间隔排布；于各所述沟槽下方的所述第一导电类型的外延层内形成所述第二导电类型的注入区域。
可选地，形成的所述第二导电类型的注入区域包覆所述沟槽的底部。
可选地，所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。
可选地，于所述沟槽内形成所述绝缘隔离层、所述栅氧化层及所述多晶硅栅极之后还包括如下步骤：
于所述沟槽外围的所述第一导电类型的外延层内形成第二导电类型的体区，并于所述第二导电类型的体区的上方形成第一导电类型的源区，所述第一导电类型的源区位于所述沟槽的外围；
于所述第一导电类型的外延层上形成源极电极及栅极电极，并于所述第一导电类型的衬底的下表面形成漏极电极；其中，所述源极电极与所述第二导电类型的体区相连接，所述栅极电极与所述多晶硅栅极相连接。
如上所述，本发明的SGT器件及其制备方法具有以下有益效果：
本发明的SGT器件通过在沟槽底部的第一导电类型的外延层内形成第二导电类型的注入区域，可以实现沟槽底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻；
本发明的SGT器件的制备方法不受现有工艺对沟槽深度及沟槽内氧化层厚度的限制，通过在沟槽底部的第一导电类型的外延层内形成第二导电类型的注入区域，即可以实现沟槽底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻。
附图说明
图1显示为本发明实施例一中提供的SGT器件的制备方法的流程图。
图2显示为本发明实施例一中的SGT器件的制备方法中步骤1)所得结构的截面结构示意图。
图3至显示为本发明实施例一中的SGT器件的制备方法中步骤2)所得结构的截面结构示意图。
图4显示为本发明实施例一中的SGT器件的制备方法中步骤3)所得结构的截面结构示意图。
图5显示为本发明实施例一中的SGT器件的制备方法中步骤4)所得结构的截面结构示意图。
图6显示为本发明实施例一中的SGT器件的制备方法中步骤5)所得结构的截面结构示意图。
图7至图8显示为本发明实施例一中的SGT器件的制备方法中步骤6)所得结构的截面结构示意图。
图9至图10显示为本发明实施例一中的SGT器件的制备方法中步骤7)所得结构的截面结构示意图。
图11显示为本发明实施例一中的SGT器件的制备方法中步骤8)所得结构的截面结构示意图。
图12显示为本发明实施例一中的SGT器件的制备方法中步骤9)所得结构的截面结构示意图；其中，图12亦为实施例二中提供的SGT器件的截面结构示意图。
元件标号说明
10 第一导电类型的衬底
11 第一导电类型的外延层
12 沟槽
13 第二导电类型的注入区域
14 屏蔽栅介质层
15 屏蔽栅极
151 屏蔽栅极材料层
16 绝缘隔离层
17 栅氧化层
18 多晶硅栅极
19 第二导电类型的体区
20 第一导电类型的源区
21 源极电极
22 漏极电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种SGT器件的制备方法，所述SGT器件的制备方法包括步骤：
1)提供第一导电类型的衬底；
2)于所述第一导电类型的衬底的上表面形成第一导电类型的外延层；
3)于所述第一导电类型的外延层内形成沟槽，所述沟槽沿所述第一导电类型的外延层的厚度方向延伸；
4)于所述沟槽下方的所述第一导电类型的外延层内形成第二导电类型的注入区域；
5)于所述沟槽的侧壁及底部形成屏蔽栅介质层；
6)于所述沟槽内形成屏蔽栅极，所述屏蔽栅极位于所述屏蔽栅介质层远离所述第一导电类型的外延层的表面；
7)于所述沟槽内形成绝缘隔离层、栅氧化层及多晶硅栅极；其中，所述多晶硅栅极位于所述屏蔽栅极的上方；所述栅氧化层位于所述沟槽的侧壁，且位于所述多晶硅栅极与所述第一导电类型的外延层之间；所述绝缘隔离层位于所述多晶硅栅极与所述屏蔽栅极之间。
在步骤1)中，请参阅图1中的S1步骤及图2，提供第一导电类型的衬底10。
作为示例，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的碳化硅衬底或第一导电类型的锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底10为第一导电类型的硅衬底。具体的，所述第一导电类型的衬底10可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。
在步骤2)中，请参阅图1中的S2步骤及图3，于所述第一导电类型的衬底10的上表面形成第一导电类型的外延层11。
作为示例，可以采用外延工艺于所述第一导电类型的衬底10的表面外延生长形成所述第一导电类型的外延层11。
作为示例，所述第一导电类型的外延层11可以作为漂移区。
在步骤3)中，请参阅图1中的S3步骤及图4，于所述第一导电类型的外延层11内形成沟槽12，所述沟槽12沿所述第一导电类型的外延层11的厚度方向延伸。
作为示例，所述沟槽12的深度可以根据实际需要进行设定，优选地，所述沟槽12的深度小于所述第一导电类型的外延层11的厚度；更为优选地，所述沟槽12可以为深沟槽，所述沟槽12的深宽比可以均大于5:1；更为优选地，所述沟槽12的深宽比可以大于15:1。
作为示例，所述沟槽12的数量可以为一个，也可以为多个；其中，图4中以所述沟槽12的数量为三个作为示例，在实际示例中，所述沟槽12的数量并不以此为限。多个所述沟槽12沿垂直于所述沟槽12延伸的方向间隔排布。多个所述沟槽12可以等间距间隔排布，也可以不等间距间隔排布。
作为示例，可以采用光刻刻蚀工艺形成所述沟槽12。
在步骤4)中，请参阅图1中的S4步骤及图5，于所述沟槽12下方的所述第一导电类型的外延层11内形成第二导电类型的注入区域13。
作为示例，可以采用离子注入工艺于所述沟槽12下方的所述第一导电类型的外延层11内进行第二导电类型的离子注入以形成所述第二导电类型的注入区域13。所述第二导电类型的注入区域13可以包覆所述沟槽12的底部，以最大限度地实现所述沟槽12底部的电荷平衡。
作为示例，所述第二导电类型的注入区域13的纵截面形状可以为圆形，当然，在其他示例中，所述第二导电类型的注入区域13的纵截面形状也可以为椭圆形等等。所述第二导电类型的注入区域13包覆所述沟槽12的底部。
作为示例，可以首先于所述第一导电类型的外延层11的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内的开口图形暴露出所述沟槽12，所述图形化掩膜层作为离子注入阻挡层；然后采用离子注入工艺于所述沟槽12下方的所述第一导电类型的外延层11内进行第二导电类型的离子注入以形成所述第二导电类型的注入区域13。需要说明的是，在形成所述第二导电类型的注入区域13的同时，所述沟槽12外围的所述第一导电类型的外延层11内会形成一定深度(深度较浅，不足以形成体区)的第二导电类型的浅离子注入区域(未标示出)。
作为示例，在离子注入过程中，注入能量范围可以包括但不仅限于10KeV～200KeV之间，注入剂量范围可以包括但不仅限于1012个/平方厘米～1016个/平方厘米之间。
需要说明的是，所述沟槽12的数量为多个时，各所述沟槽12正下方均形成有所述第二导电类型的注入区域13，即所述第二导电类型注入区域13与所述沟槽12一一对应设置。
在步骤5)中，请参阅图1中的S5步骤及图6，于所述沟槽12的侧壁及底部形成屏蔽栅介质层14。
在一示例中，可以直接于所述沟槽12的侧壁及底部形成所述屏蔽栅极介质层14，形成的所述屏蔽栅极介质层14的顶部不高于所述第一导电类型的外延层11的上表面。
在另一示例中，可以先于沟槽12的侧壁及底部及所述第一导电类型的外延层11的上表面形成介质层；然后采用刻蚀工艺或研磨工艺去除位于所述第一导电类型的外延层11的上表面的所述介质层以于所述沟槽12的侧壁及底部形成所述屏蔽栅极介质层14。
作为示例，所述屏蔽栅极介质层14可以包括但不仅限于氧化硅层。
作为示例，所述屏蔽栅极介质层14的厚度小于所述沟槽12宽度的一半。
在步骤6)中，请参阅图1中的S6步骤及图7至图8，于所述沟槽12内形成屏蔽栅极15，所述屏蔽栅极15位于所述屏蔽栅介质层14远离所述第一导电类型的外延层11的表面。
在一示例中，可以首先直接于所述沟槽12内沉积形成屏蔽栅极材料层151，位于所述沟槽12内的所述屏蔽栅极材料层151的上表面与所述第一导电类型的外延层11的上表面相平齐，如图7所示；然后刻蚀去除部分位于所述沟槽12内的部分所述屏蔽栅极材料层151及部分所述屏蔽栅介质层14，使得保留于所述沟槽12内的所述屏蔽栅极材料层151的上表面及所述屏蔽栅介质层14的上表面均低于所述第一导电类型的外延层11的上表面，如图8所示。
在另一示例中，首先，于所述沟槽12内及所述第一导电类型的外延层11的上表面形成屏蔽栅极材料层151；然后，采用刻蚀工艺或研磨工艺去除位于所述第一导电类型的外延层11的上表面的所述屏蔽栅极材料层151，如图7所示；最后，刻蚀去除部分位于所述沟槽12内的部分所述屏蔽栅极材料层151及部分所述屏蔽栅介质层14，使得保留于所述沟槽12内的所述屏蔽栅极材料层151的上表面及所述屏蔽栅介质层14的上表面均低于所述第一导电类型的外延层11的上表面，如图8所示。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述屏蔽栅极材料层151；需要说明的是，所述屏蔽栅极材料层151优选为掺杂多晶硅层，以确保所述屏蔽栅极材料层151的导电性。
在步骤7)中，请参阅图1中的S7步骤及图9至图10，于所述沟槽12内形成绝缘隔离层16、栅氧化层17及多晶硅栅极18；其中，所述多晶硅栅极18位于所述屏蔽栅极15的上方；所述栅氧化层17位于所述沟槽12的侧壁，且位于所述多晶硅栅极18与所述第一导电类型的外延层11之间；所述绝缘隔离层16位于所述多晶硅栅极18与所述屏蔽栅极15之间。
作为示例，步骤7)可以包括如下步骤：
7-1)于所述屏蔽栅介质层14的上表面及所述屏蔽栅极15的上表面形成所述绝缘隔离层16，如图9所示；
7-2)于所述沟槽12的上部侧壁形成所述栅氧化层17，并于所述沟槽12内形成多晶硅栅极18，所述多晶硅栅极18位于所述绝缘隔离层16上，如图10所示。
作为示例，步骤7-1)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述绝缘隔离层16；所述绝缘隔离层16至少完全覆盖所述屏蔽栅极15；优选地，所述绝缘隔离层16覆盖所述屏蔽栅极15及所述屏蔽栅介质层14。
作为示例，所述绝缘隔离层16的材料可以与所述屏蔽栅介质层14的材料相同，优选地，本实施例中，所述绝缘隔离层16的材料可以包括但不仅限于氧化硅层。
作为示例，步骤7-2)可以包括如下步骤：
7-2-1)于所述沟槽12的上部侧壁、所述绝缘隔离层16的上表面及所述第一导电类型的外延层11的上表面形成所述栅氧化层17；
7-2-2)于所述栅氧化层17的上表面形成所述多晶硅层(未标示)，所述多晶硅层填满所述沟槽12且部分位于所述第一导电类型的外延层11上；
7-2-3)去除位于所述第一导电类型的外延层11上的所述多晶硅层及位于所述第一导电类型的外延层11上的所述栅氧化层17。
作为示例，步骤7-2--1)中，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述栅氧化层17，所述栅氧化层17的厚度小于所述沟槽12的宽度的一半，以确保所述栅氧化层17形成之后，所述沟槽12内仍预留有所述多晶硅栅极18的空间。所述栅氧化层17可以包括但不仅限于氧化硅层，所述栅氧化层17的厚度可以小于所述屏蔽栅介质层14的厚度，也可以与所述屏蔽栅介质层14的厚度相同。
作为示例，步骤7-2-2)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述多晶硅层；需要说明的是，所述多晶硅层优选为掺杂多晶硅层，以确保所述多晶硅栅极18的导电性。
作为示例，步骤7-2-3)中，可以采用刻蚀工艺或化学机械研磨工艺去除位于所述第一导电类型的外延层11上的所述多晶硅层及位于所述第一导电类型的外延层11上的所述栅氧化层17。
作为示例，步骤7)之后还包括如下步骤：
8)于所述沟槽12外围的所述第一导电类型的外延层11内形成第二导电类型的体区19，并于所述第二导电类型的体区19的上方形成第一导电类型的源区20，所述第一导电类型的源区20位于所述沟槽12的外围，如图11所示；
9)于所述第一导电类型的外延层11上形成源极电极21及栅极电极(未示出)，并于所述第一导电类型的衬底10的下表面形成漏极电极22，如图12所示；其中，所述源极电极21与所述第二导电类型的体区19相连接，所述栅极电极与所述多晶硅栅极18相连接。
作为示例，可以采用离子注入工艺从所述第一导电类型的外延层11的上方进行第二导电类型的离子注入，以形成所述第二导电类型的体区19。需要说明的额是，所述第二导电类型的体区19形成之后，所述第二导电类型的浅离子注入区域被所述第二导电类型的体区19所覆盖。
作为示例，可以于已形成的所述第二导电类型的体区19内进行第一导电类型的离子的注入，以使得部分所述第二导电类型的体区18反型而形成所述第一导电类型的源区20。
在一示例中，可以先于所述第一导电类型的外延层11上形成所述源极电极21及所述栅极电极，再于所述第一导电类型的衬底10的下表面形成所述漏极电极22。
在另一示例中，可以先于所述第一导电类型的衬底10的下表面形成所述漏极电极22，再于所述第一导电类型的外延层11上形成所述源极电极21所述栅极电极。
作为示例，所述源极电极21、所述栅极电极及所述漏极电极22均可以包括金属电极，譬如，铜电极、铝电极、金电极、银电极或镍电极等等。
在一示例中，上述各步骤中的所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型。
在另一示例中，上述各步骤中的所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。
本发明的所述SGT器件的制备方法制备的所述SGT器件通过在所述沟槽12底部的所述第一导电类型的外延层11内形成所述第二导电类型的注入区域13，可以实现所述沟槽12底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻。
实施例二
请结合图2至图11继续参阅图12，本发明还提供一种SGT器件，所述SGT器件包括：第一导电类型的衬底10；第一导电类型的外延层11，所述第一导电类型的外延层11位于所述第一导电类型的衬底10的上表面；沟槽12，所述沟槽12位于所述第一导电类型的外延层11内，且所述沟槽12沿所述第一导电类型的外延层11的厚度方向延伸；屏蔽栅介质层14，所述屏蔽栅介质层14覆盖所述沟槽12的侧壁及底部；屏蔽栅极15，所述屏蔽栅极15位于所述沟槽12内，且所述屏蔽栅极15位于所述屏蔽栅介质层14远离所述第一导电类型的外延层11的表面；多晶硅栅极18，所述多晶硅栅极18位于所述沟槽12内，且所述多晶硅栅极18位于所述屏蔽栅极15的上方；栅氧化层17，所述栅氧化层17位于所述沟槽12的侧壁，且所述栅氧化层17位于所述多晶硅栅极18与所述第一导电类型的外延层11之间；绝缘隔离层16，所述绝缘隔离层16位于所述沟槽12内，且所述绝缘隔离层16位于所述多晶硅栅极18与所述屏蔽栅极15之间；第二导电类型的注入区域13，所述第二导电类型的注入区域13位于所述第一导电类型的外延层11内，且所述第二导电类型的注入区域13位于所述沟槽12的下方。
作为示例，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的碳化硅衬底或第一导电类型的锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底10为第一导电类型的硅衬底。具体的，所述第一导电类型的衬底10可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。
作为示例，所述第一导电类型的外延层11可以作为漂移区。
作为示例，所述沟槽12的深度可以根据实际需要进行设定，优选地，所述沟槽12的深度小于所述第一导电类型的外延层11的厚度；更为优选地，所述沟槽12可以为深沟槽，所述沟槽12的深宽比可以均大于5:1；更为优选地，所述沟槽12的深宽比可以大于15:1。
作为示例，所述沟槽12的数量可以为一个，也可以为多个；其中，图12中以所述沟槽12的数量为三个作为示例，在实际示例中，所述沟槽12的数量并不以此为限。多个所述沟槽12沿垂直于所述沟槽12延伸的方向间隔排布。多个所述沟槽12可以等间距间隔排布，也可以不等间距间隔排布。
作为示例，所述第二导电类型的注入区域13的纵截面形状可以为圆形，当然，在其他示例中，所述第二导电类型的注入区域13的纵截面形状也可以为椭圆形等等。
作为示例，所SGT器件还包括第二导电类型的体区19，所述第二导电类型的体区19位于所述第一导电类型的外延层11内，且所述第二导电类型的体区19位于所述栅氧化层17的外围。
作为示例，所述第二导电类型的注入区域13与所述第二导电类型的体区19可以采用同一道离子注入工艺形成，在离子注入过程中，注入能量范围可以包括但不仅限于10KeV～200KeV之间，注入剂量范围可以包括但不仅限于1012个/平方厘米～1016个/平方厘米之间。
作为示例，所述第二导电类型的注入区域13可以包覆所述沟槽12的底部，以最大限度地实现所述沟槽12底部的电荷平衡。
需要说明的是，所述沟槽12的数量为多个时，各所述沟槽12正下方均形成有所述第二导电类型的注入区域13，即所述第二导电类型注入区域13与所述沟槽12一一对应设置。
作为示例，所述屏蔽栅极介质层14可以包括但不仅限于氧化硅层。
作为示例，所述屏蔽栅极介质层14的厚度小于所述沟槽12宽度的一半。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述屏蔽栅极15；需要说明的是，所述屏蔽栅极15优选为掺杂多晶硅层，以确保所述屏蔽栅极15的导电性。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述绝缘隔离层16；所述绝缘隔离层16至少完全覆盖所述屏蔽栅极15；优选地，所述绝缘隔离层16覆盖所述屏蔽栅极15及所述屏蔽栅介质层14。
作为示例，所述绝缘隔离层16的材料可以与所述屏蔽栅介质层14的材料相同，优选地，本实施例中，所述绝缘隔离层16的材料可以包括但不仅限于氧化硅层。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述栅氧化层17，所述栅氧化层17的厚度小于所述沟槽12的宽度的一半，以确保所述栅氧化层17形成之后，所述沟槽12内仍预留有所述多晶硅栅极18的空间。所述栅氧化层17可以包括但不仅限于氧化硅层，所述栅氧化层17的厚度可以小于所述屏蔽栅介质层14的厚度，也可以与所述屏蔽栅介质层14的厚度相同。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述多晶硅层；需要说明的是，所述多晶硅层优选为掺杂多晶硅层，以确保所述多晶硅栅极18的导电性。
作为示例，所述SGT器件还包括：第一导电类型的源区20，所述第一导电类型的源区20位于所述第一导电类型的外延层11内，且位于所述栅氧化层17的外围，并位于所述第二导电类型的体区19上方；栅极电极(未示出)，所述栅极电极与所述多晶硅栅极18相连接；源极电极21，所述源极电极21与所述第二导电类型的体区19相连接；漏极电极22，所述漏极电极22位于所述第一导电类型的衬底10的下表面。
作为示例，所述源极电极21、所述栅极电极及所述漏极电极22均可以包括金属电极，譬如，铜电极、铝电极、金电极、银电极或镍电极等等。
在一示例中，上述的所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型。
在另一示例中，上述的所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。
本发明所述的SGT器件通过在所述沟槽12底部的所述第一导电类型的外延层11内形成所述第二导电类型的注入区域13，可以实现所述沟槽12底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻。
综上所述，本发明提供一种SGT器件及其制备方法，所述SGT器件包括：第一导电类型的衬底；第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；沟槽，位于所述第一导电类型的外延层内，且沿所述第一导电类型的外延层的厚度方向延伸；屏蔽栅介质层，覆盖所述沟槽的侧壁及底部；屏蔽栅极，位于所述沟槽内，且位于所述屏蔽栅介质层远离所述第一导电类型的外延层的表面；多晶硅栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方；栅氧化层，位于所述沟槽的侧壁，且位于所述多晶硅栅极与所述第一导电类型的外延层之间；绝缘隔离层，位于所述沟槽内，且位于所述多晶硅栅极与所述屏蔽栅极之间；第二导电类型的注入区域，位于所述第一导电类型的外延层内，且位于所述沟槽的下方。本发明的SGT器件通过在沟槽底部的第一导电类型的外延层内形成第二导电类型的注入区域，可以实现沟槽底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻；本发明的SGT器件的制备方法不受现有工艺对沟槽深度及沟槽内氧化层厚度的限制，通过在沟槽底部的第一导电类型的外延层内形成第二导电类型的注入区域，即可以实现沟槽底部的电荷平衡，可以降低SGT器件的单位面积的导通电阻。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种SGT器件，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；
沟槽，位于所述第一导电类型的外延层内，且沿所述第一导电类型的外延层的厚度方向延伸；
屏蔽栅介质层，覆盖所述沟槽的侧壁及底部；
屏蔽栅极，位于所述沟槽内，且位于所述沟槽介质层远离所述第一导电类型的外延层的表面；
多晶硅栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方；
栅氧化层，位于所述沟槽的侧壁，且位于所述多晶硅栅极与所述第一导电类型的外延层之间；
绝缘隔离层，位于所述沟槽内，且位于所述多晶硅栅极与所述屏蔽栅极之间；
第二导电类型的注入区域，位于所述第一导电类型的外延层内，且位于所述沟槽的下方。
2.根据权利要求1所述的SGT器件，其特征在于：所述沟槽及所述第二导电类型的注入区域均为多个，多个所述沟槽于所述第一导电类型的外延层沿垂直于所述沟槽延伸的方向间隔排布；各所述第二导电类型的注入区域一一对应设置于各所述沟槽的下方。
3.根据权利要求1所述的SGT器件，其特征在于：所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。
4.根据权利要求1所述的SGT器件，其特征在于：所述第二导电类型的注入区域包覆所述沟槽的底部。
5.根据权利要求1至4中任一项所述的SGT器件，其特征在于：所述SGT器件还包括：
第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述栅氧化层的外围；
第一导电类型的源区，位于所述第一导电类型的外延层内，且位于所述栅氧化层的外围，并位于所述第二导电类型的体区上方；
栅极电极，与所述多晶硅栅极相连接；
源极电极，与所述第二导电类型的体区相连接；
漏极电极，位于所述第一导电类型的衬底的下表面。
6.一种SGT器件的制备方法，其特征在于，包括如下步骤：
提供第一导电类型的衬底；
于所述第一导电类型的衬底的上表面形成第一导电类型的外延层；
于所述第一导电类型的外延层内形成沟槽，所述沟槽沿所述第一导电类型的外延层的厚度方向延伸；
于所述沟槽下方的所述第一导电类型的外延层内形成第二导电类型的注入区域；
于所述沟槽的侧壁及底部形成屏蔽栅介质层；
于所述沟槽内形成屏蔽栅极，所述屏蔽栅极位于所述屏蔽栅介质层远离所述第一导电类型的外延层的表面；
于所述沟槽内形成绝缘隔离层、栅氧化层及多晶硅栅极；其中，所述多晶硅栅极位于所述屏蔽栅极的上方；所述栅氧化层位于所述沟槽的侧壁，且位于所述多晶硅栅极与所述第一导电类型的外延层之间；所述绝缘隔离层位于所述多晶硅栅极与所述屏蔽栅极之间。
7.根据权利要求6所述的SGT器件的制备方法，其特征在于，于所述第一导电类型的外延层内形成的所述沟槽的数量为多个，多个所述沟槽于所述第一导电类型的外延层内沿垂直于所述沟槽延伸的方向间隔排布；于各所述沟槽下方的所述第一导电类型的外延层内形成所述第二导电类型的注入区域。
8.根据权利要求6所述的SGT器件的制备方法，其特征在于：形成的所述第二导电类型的注入区域包覆所述沟槽的底部。
9.根据权利要求6所述的SGT器件的制备方法，其特征在于：所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。
10.根据权利要求6至9中任一项所述的SGT器件的制备方法，其特征在于，于所述沟槽内形成所述绝缘隔离层、所述栅氧化层及所述多晶硅栅极之后还包括如下步骤：
于所述沟槽外围的所述第一导电类型的外延层内形成第二导电类型的体区，并于所述第二导电类型的体区的上方形成第一导电类型的源区，所述第一导电类型的源区位于所述沟槽的外围；
于所述第一导电类型的外延层上形成源极电极及栅极电极，并于所述第一导电类型的衬底的下表面形成漏极电极；其中，所述源极电极与所述第二导电类型的体区相连接，所述栅极电极与所述多晶硅栅极相连接。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410291A (zh) * 2021-06-17 2021-09-17 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件的制造方法
WO2023138153A1 (zh) * 2022-01-24 2023-07-27 华为技术有限公司 半导体器件及其制作方法、电子设备
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410291A (zh) * 2021-06-17 2021-09-17 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件的制造方法
CN113410291B (zh) * 2021-06-17 2024-05-03 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件的制造方法
WO2023138153A1 (zh) * 2022-01-24 2023-07-27 华为技术有限公司 半导体器件及其制作方法、电子设备
CN116799070A (zh) * 2023-08-28 2023-09-22 江苏应能微电子股份有限公司 具有三重resurf结构的分离栅沟槽MOS器件及工艺
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