CN106384718B - 一种中高压沟槽型mosfet器件的制作方法及结构 - Google Patents
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Abstract
本发明提供一种中高压沟槽型MOSFET器件制作方法，包括：提供有衬底和外延层的基底；在外延层上形成氧化层，利用光刻在基底上形成沟槽；在氧化层及沟槽表面形成牺牲层，去除氧化层及沟槽表面的牺牲层，在外延层及沟槽表面形成栅氧化层；在上述结构表面形成导电层，对其进行刻蚀，暴露出栅氧化层；利用光刻定义原胞区，采用离子注入在原胞区形成源极；在上述结构表面形成介质层，通过光刻在介质层上形成接触孔；通过多次离子注入在原胞区形成体区及体区的欧姆接触；在上述结构的上下表面形成导电层，通过光刻形成栅、源极引出端。通过本发明提供的制作方法及结构，解决了现有技术制作该器件时光罩次数多，体区工艺复杂且制作成本高的问题。
Description
技术领域
本发明涉及一种MOSFET器件的制作，特别是涉及一种中高压沟槽型MOSFET器件的制作方法及结构。
背景技术
沟槽型MOS器件(Trench MOS)晶体管是一种新型垂直结构器件，是在VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)的基础上发展起来的，两者均属于高原胞密度器件。但沟槽型MOS器件与VDMOS器件相比有许多性能优势：如更低的导通电阻、低栅漏电荷密度，从而有低的导通和开关损耗及快的开关速度；同时由于沟槽型MOS器件的沟道是垂直的，故可进一步提高其沟道密度，减小芯片尺寸。
沟槽型MOS器件(Trench MOS)作为一种重要的功率器件，在DC-DC转换、稳压器、电源管理模块、机电控制、显示控制、汽车电子等领域都有广泛应用，所以目前对沟槽型MOS器件的研究已经非常深入，并且这种器件设计和制造工艺已经非常成熟。
在传统的中高压沟槽型MOSFET器件设计中，由于终端结会使器件达到所需要的高击穿电压，故传统工艺中会设计有源区和保护环两个层次，来实现对器件终端的保护；即传统工艺制作中高压沟槽型MOSFET器件时，一般使用6次光罩(有源区光罩、保护环光罩、沟槽光罩、源区注入光罩、接触孔光罩和金属层光罩)来实现中高压沟槽型MOSFET器件的制作，而且一般采用普遍注入或通过光罩在需要的区域注入来形成体区。可见，传统的中高压沟槽型MOSFET器件的制作方法中光罩次数较多，体区工艺较复杂，且成本较高。
但由于中高压沟槽型MOSFET器件应用的广泛性，器件制造工艺的简化及成本的降低已经迫在眉睫。在保证器件性能的基础上，从器件的设计和制造工艺方面进行优化，以降低器件的制造成本，提高竞争力显得尤为重要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种中高压沟槽型MOSFET器件的制作方法及结构，用于解决利用现有技术制作中高压沟槽型MOSFET器件时光罩次数多，体区工艺复杂且制作成本高的问题。
为实现上述目的及其他相关目的，一种中高压沟槽型MOSFET器件的制作方法，所述制作方法包括：
S1：提供一基底，所述基底包括一重掺杂的具有第一导电类型的衬底，及在所述衬底上外延生长一轻掺杂的具有第一导电类型的外延层；
S2：在所述外延层上形成一氧化层，并利用光刻工艺在所述基底上形成沟槽；
S3：在所述氧化层及沟槽表面形成一牺牲层，再通过刻蚀去除所述氧化层及沟槽表面的牺牲层，并在所述外延层及沟槽表面形成一栅氧化层；
S4：在所述栅氧化层上形成第一导电层，并对所述第一导电层进行刻蚀，直至暴露出所述栅氧化层的上表面；
S5：采用光刻工艺定义出原胞区，并采用离子注入工艺在所述原胞区形成浓掺杂的源极；
S6：在S5所述结构上表面形成一介质层，并通过光刻工艺在所述介质层上形成接触孔，再通过多次离子注入工艺在所述原胞区形成具有第二导电类型的体区及体区的欧姆接触；
S7：在S6所述结构的上下表面均形成第二导电层，并通过光刻工艺形成栅极引出端和源极引出端。
优选地，所述S1中外延层的厚度为1～20um。
优选地，所述S2中氧化层的厚度为2000～10000埃。
优选地，所述S2中沟槽的宽度为0.2～2um，沟槽的深度为0.5～3um。
优选地，所述S3中牺牲层的厚度为500～2000埃，栅氧化层的厚度为150～2000埃。
优选地，所述离子注入剂量为1e15～1e16/平方厘米。
优选地，所述S6中介质层的厚度为0.2～1um。
优选地，所述S6中每次离子注入的能量与所述体区的结深成正比，所述体区的结深越深，所述离子注入的能量越大。
优选地，所述离子注入的能量为40～300KeV。
优选地，所述S6中每次离子注入的剂量与所述器件的预设阈值电压成正比，所述器件的预设阈值电压越大，所述离子注入的剂量越大。
优选地，所述离子注入的剂量为1e12～1e13/平方厘米。
优选地，所述第一导电层的厚度为0.5～2um，所述第二导电层的厚度为0.8～2um。
本发明还提供一种中高压沟槽型MOSFET器件结构，所述中高压沟槽型MOSFET器件结构包括：
重掺杂的具有第一导电类型的衬底；
位于所述重衬底上表面、且带有沟槽的轻掺杂的具有第一导电类型的外延层；
位于所述外延层及沟槽表面的栅氧化层；
填充在所述沟槽内的第一导电层；
位于原胞区的浓掺杂源极及具有第二导电类型的体区；
位于所述栅氧化层及第一导电层上表面的带有接触孔的介质层；
以及分别形成在所述重掺杂衬底下表面和介质层上表面的源、漏、栅极引出端。
优选地，所述重掺杂衬底的电阻率为0.001～0.003欧姆·厘米。
优选地，所述轻掺杂外延层的电阻率为0.1～5欧姆·厘米。
优选地，所述第一导电层为多晶硅层。
如上所述，本发明的一种中高压沟槽型MOSFET器件的制作方法及结构，具有以下有益效果：
1、本发明所述器件通过四次光罩形成，减少了器件制作的工艺步骤，从而大大降低了器件的生产成本，提高了竞争力。
2、本发明所述器件通过在原胞区外面设计了不同宽度和不同间距的沟槽，并在沟槽里填充了电位悬空的多晶硅，利用沟槽与沟槽之间的分压作用削弱器件表面的电场，使击穿发生在原胞区，从而实现高的击穿电压。
3、本发明所述器件在形成接触孔时通过多次高能量的离子注入形成体区，使得体区工艺简化。
附图说明
图1～图7显示为本发明制作所述中高压沟槽型MOSFET器件的步骤示意图。
元件标号说明
S1～S8 步骤
101 基底
1011 衬底
1012 外延层
102 氧化层
103 沟槽
104 牺牲层
105 栅氧化层
106 第一导电层
107 源极
108 介质层
109 接触孔
110 体区
111 源极引出端
112 漏极引出端
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1～图7所示，本实施例提供一种中高压沟槽型MOSFET器件的制作方法，所述制作方法包括：
S1：提供一基底101，所述基底101包括一重掺杂的具有第一导电类型的衬底1011，及在所述衬底1011上外延生长一轻掺杂的具有第一导电类型的外延层1012；
S2：在所述外延层1012上形成一氧化层102，并利用光刻工艺在所述基底101上形成沟槽103；
S3：在所述氧化层102及沟槽103表面形成一牺牲层104，再通过刻蚀去除所述氧化层102及沟槽103表面的牺牲层104，并在所述外延层1012及沟槽103表面形成一栅氧化层105；
S4：在所述栅氧化层105上形成第一导电层106，并对所述第一导电层106进行刻蚀，直至暴露出所述栅氧化层105的上表面；
S5：采用光刻工艺定义出原胞区，并采用离子注入工艺在所述原胞区形成浓掺杂的源极107；
S6：在S5所述结构上表面形成一介质层108，并通过光刻工艺在所述介质层108上形成接触孔109，再通过多次离子注入工艺在所述原胞区形成具有第二导电类型的体区110及体区的欧姆接触；
S7：在S6所述结构的上下表面均形成第二导电层，并通过光刻工艺形成栅极引出端和源极引出端111。
下面请参阅图1至图7对本实施例所述中高压沟槽型MOSFET器件的制作方法进行详细介绍。
如图1所示，提供一基底101，所述基底101包括一重掺杂的具有第一导电类型的衬底1011，及在所述衬底1011上外延生长一轻掺杂的具有第一导电类型的外延层1012。
具体的，所述重掺杂衬底1011的电阻率为0.001～0.003欧姆·厘米。优选地，在本实施例中，所述重掺杂衬底1011的电阻率为0.002欧姆·厘米。
具体的，所述外延层1012的厚度为1～20um，所述轻掺杂外延层1012的电阻率为0.1～5欧姆·厘米。优选地，在本实施例中，所述外延层1012的电阻率为3欧姆·厘米；当然，在其它实施例中，所述外延层1012的电阻率还可以为0.1欧姆·厘米、1欧姆·厘米、2欧姆·厘米、4欧姆·厘米或5欧姆·厘米等。
需要说明的是，所述外延层的厚度及电阻率共同决定了所述器件的击穿电压大小，优选地，在本实施例中，所述外延层的厚度为10um。当然，在其它实施例中，所述外延层的厚度还可以为1um、5um、15um、20um等。
具体的，所述第一导电类型可以为P型也可以为N型，优选地，在本实施例中，所述第一导电类型为N型。
如图2a和2b所示，在所述外延层1012上形成一氧化层102，并利用光刻工艺在所述基底101上形成沟槽103。
如图2a所示，通过化学气相沉积法在所述外延层1012上形成一氧化层102。
具体的，所述氧化层102的厚度为2000～10000埃。优选地，在本实施例中，所述氧化层102的厚度为6000埃；当然，在其它实施例中，所述氧化层102的厚度还可以为5000埃、7000埃、8000埃、或10000埃等。
如图2b所示，先在所述氧化层102上涂覆光刻胶，通过光刻显影工艺定义出沟槽图形，之后通过干法刻蚀工艺在所述外延层1012上形成沟槽103。
具体的，所述沟槽103的宽度为0.2～2um，所述沟槽103的深度为0.5～3um。
优选地，在本实施例中，所述沟槽103的宽度分别为0.5um和1.5um；当然，在其它实施例中，所述沟槽103的宽度还可以为其它不同数值的组合。
优选地，在本实施例中，所述沟槽103的深度为2um；当然，在其它实施例中，所述沟槽103的深度还可以为0.5um、1um、1.5um、2.5um或3um等。
如图3a至3c所示，在所述氧化层102及沟槽103表面形成一牺牲层104，再通过刻蚀去除所述氧化层102及沟槽103表面的牺牲层104，并在所述外延层1012及沟槽103表面形成一栅氧化层105。
如图3a所示，通过热氧工艺在所述氧化层102及沟槽103表面形成一牺牲层104。
具体的，所述牺牲层104的厚度为500～2000埃。优选地，在本实施例中，所述牺牲层104的厚度为800埃；当然，在其它实施例中，所述牺牲层104的厚度还可以为500埃、700埃、900埃、1100埃、1300埃、1500埃、1700埃、或2000埃等。
需要说明的是，通过在所述沟槽表面形成一牺牲层，修复了干法刻蚀形成沟槽时对沟槽表面造成的损伤。
如图3b所示，采用湿法刻蚀工艺去除所述氧化层102及沟槽103表面的牺牲层104。
如图3c所示，利用高温氧化工艺在外延层1012及沟槽103表面生长一栅氧化层105。
具体的，所述栅氧化层105的厚度为150～2000埃。优选地，在本实施例中，所述栅氧化层105的厚度为600埃；当然，在其它实施例中，所述栅氧化层105的厚度还可以为150埃、300埃、500埃、700埃、900埃、1100埃、1300埃、1500埃、1700埃或2000埃等。
如图4a和4b所示，在所述栅氧化层105上形成第一导电层106，并对所述第一导电层106进行刻蚀，直至暴露出所述栅氧化层105的上表面。
如图4a所示，通过化学气相沉积法在所述栅氧化层105表面形成第一导电层106。
具体的，所述第一导电层106为多晶硅层，所述多晶硅层的厚度为0.5～2um。优选地，在本实施例中，所述第一导电层106的厚度为1.5um；当然，在其它实施例中，所述第一导电层106的厚度还可以为0.5um、0.75um、1um、1.25um、1.75um或2um等。
如图4b所示，通过干法刻蚀工艺刻蚀所述第一导电层106，直至暴露出所述栅氧化层105的上表面。
如图5所示，采用光刻工艺定义出原胞区，并采用离子注入工艺在所述原胞区形成浓掺杂的源极107。
具体的，所述离子注入剂量为1e15～1e16/平方厘米。优选地，在本实施例中，所述离子注入的剂量为1e16/平方厘米；当然，在其它实施例中，所述离子注入的剂量还可以为1e15、5*1e15或10*1e15/平方厘米等。
需要说明的是，根据所述MOSFET器件的类型不同，其源极离子注入的类型也不同。当所述MOSFET器件为NMOS器件时，源极离子注入的类型为N型离子；优选地，在本实施例中，注入离子为磷离子或砷离子。当所述MOSFET器件为PMOS器件时，源极离子注入的类型为P型离子；优选地，在本实施例中，注入离子为硼离子或二氟化硼离子。
如图6a～6c所示，在S5所述结构上表面形成一介质层108，并通过光刻工艺在所述介质层108上形成接触孔109，再通过多次离子注入工艺在所述原胞区形成具有第二导电类型的体区110及体区的欧姆接触。
如图6a所示，通过化学气相沉积法在S5所述结构的上表面形成一介质层108。
具体的，所述介质层108为氧化层或硼磷硅玻璃，所述介质层108的厚度为0.2～1um。优选地，在本实施例中，所述介质层108的厚度为0.7um；当然，在其它实施例中，所述介质层108的厚度还可以为0.2um、0.3um、0.4um、0.5um、0.6um、0.8um、0.9um或1um等。
如图6b所示，通过光刻工艺在所述介质层108上形成接触孔109。
如图6c所示，最后通过多次离子注入工艺在所述原胞区形成具有第二导电类型的体区110及体区的欧姆接触。
具体的，每次离子注入的能量与所述体区的结深成正比，所述体区的结深越深，所述离子注入的能量越大。优选地，在本实施例中，所述离子注入的能量为40～300KeV。
优选地，在本实施例中，每次离子注入的能量为150KeV；当然，在其它实施例中，所述离子注入的能量还可以为40KeV、100KeV、200KeV、240KeV、280KeV或300KeV等。
具体的，每次离子注入的剂量与所述器件的预设阈值电压成正比，所述器件的预设阈值电压越大，所述离子注入的剂量越大。优选地，在本实施例中，所述离子注入的剂量为1e12～1e13/平方厘米。
优选地，在本实施例中，每次离子注入的剂量为5*1e12/平方厘米；当然，在其它实施例中，所述离子注入的剂量还可以为1e12、10*1e12或1e13/平方厘米等。
需要说明的是，每次离子注入的能量与剂量可以相同也可以不同，需要根据MOSFET器件的结深及阈值电压进行调整。
具体的，所述第二导电类型为P型或N型。优选地，在本实施例中，所述第二导电类型为P型。
如图7所示，通过物理气相沉积法在S6所述结构的上下表面均形成第二导电层，并通过光刻工艺形成栅极引出端和源极引出端111。
具体的，所述第二导电层为多晶硅层，所述多晶硅层的厚度为0.8～2um。优选地，在本实施例中，所述第二导电层的厚度为1.4um；当然，在其它实施例中，所述第二导电层的厚度还可以为0.8um、1um、1.2um、1.6um、1.8um或2um等。
具体的，所述MOSFET器件的栅极引出端是通过将原胞区的多晶硅层引出形成，漏极引出端112则直接是通过衬底背面的第二导电层形成，而源极引出端111是通过源极引出形成。
需要说明的是，由于图示截面图的角度不同，所述MOSFET器件的栅极引出端并未在图示中体现出来。
实施例二
如图7所示，本实施例提供了一种中高压沟槽型MOSFET器件结构，所述中高压沟槽型MOSFET器件结构包括：
重掺杂的具有第一导电类型的衬底1011；
位于所述重衬底1011上表面、且带有沟槽103的轻掺杂的具有第一导电类型的外延层1012；
位于所述外延层1012及沟槽103表面的栅氧化层105；
填充在所述沟槽103内的第一导电层106；
位于原胞区的浓掺杂源极107及具有第二导电类型的体区110；
位于所述栅氧化层105及第一导电层106上表面的带有接触孔109的介质层108；
以及分别形成在所述重掺杂衬底1011下表面和介质层108上表面的源、漏、栅极引出端。
具体的，所述重掺杂衬底1011的电阻率为0.001～0.003欧姆·厘米。优选地，在本实施例中，所述重掺杂衬底1011的电阻率为0.002欧姆·厘米。
具体的，所述沟槽103的宽度为0.2～2um，所述沟槽103的深度为0.5～3um。
优选地，在本实施例中，所述沟槽103的宽度分别为0.5um和1.5um；当然，在其它实施例中，所述沟槽103的宽度还可以为其它不同数值的组合。
优选地，在本实施例中，所述沟槽103的深度为2um；当然，在其它实施例中，所述沟槽103的深度还可以为0.5um、1um、1.5um、2.5um或3um等。
具体的，所述外延层1012的厚度为1～20um，所述轻掺杂外延层1012的电阻率为0.1～5欧姆·厘米。
优选地，在本实施例中，所述外延层1012的电阻率为3欧姆·厘米；当然，在其它实施例中，所述外延层1012的电阻率还可以为0.1欧姆·厘米、1欧姆·厘米、2欧姆·厘米、4欧姆·厘米或5欧姆·厘米等。
需要说明的是，所述外延层的厚度及电阻率共同决定了所述器件的击穿电压大小，优选地，在本实施例中，所述外延层的厚度为10um。当然，在其它实施例中，所述外延层的厚度还可以为1um、5um、15um、20um等。
具体的，所述第一导电类型可以为P型也可以为N型，优选地，在本实施例中，所述第一导电类型为N型。
具体的，所述栅氧化层105的厚度为150～2000埃。优选地，在本实施例中，所述栅氧化层105的厚度为600埃；当然，在其它实施例中，所述栅氧化层105的厚度还可以为150埃、300埃、500埃、700埃、900埃、1100埃、1300埃、1500埃、1700埃或2000埃等。
具体的，所述第一导电层106为多晶硅层，所述多晶硅层的厚度为0.5～2um。优选地，在本实施例中，所述第一导电层106的厚度为1.5um；当然，在其它实施例中，所述第一导电层106的厚度还可以为0.5um、0.75um、1um、1.25um、1.75um或2um等。
具体的，根据所述MOSFET器件的类型不同，其源极离子注入的类型也不同。当所述MOSFET器件为NMOS器件时，源极离子注入的类型为N型离子；优选地，在本实施例中，注入离子为磷离子或砷离子。当所述MOSFET器件为PMOS器件时，源极离子注入的类型为P型离子；优选地，在本实施例中，注入离子为硼离子或二氟化硼离子。
具体的，所述第二导电类型为P型或N型。优选地，在本实施例中，所述第二导电类型为P型。
具体的，所述介质层108为氧化层或硼磷硅玻璃，所述介质层108的厚度为0.2～1um。优选地，在本实施例中，所述介质层108的厚度为0.7um；当然，在其它实施例中，所述介质层108的厚度还可以为0.2um、0.3um、0.4um、0.5um、0.6um、0.8um、0.9um或1um等
具体的，所述第二导电层为多晶硅层，所述多晶硅层的厚度为0.8～2um。优选地，在本实施例中，所述第二导电层的厚度为1.4um；当然，在其它实施例中，所述第二导电层的厚度还可以为0.8um、1um、1.2um、1.6um、1.8um或2um等。
具体的，所述MOSFET器件的栅极引出端是通过将原胞区的多晶硅层引出形成，漏极引出端112则直接是通过衬底背面的第二导电层形成，而源极引出端111是通过源极引出形成。
需要说明的是，由于图示截面图的角度不同，所述MOSFET器件的栅极引出端并未在图示中体现出来。
综上所述，本发明的一种中高压沟槽型MOSFET器件的制作方法及结构，具有以下有益效果：
1、本发明所述器件通过四次光罩形成，减少了器件制作的工艺步骤，从而大大降低了器件的生产成本，提高了竞争力。
2、本发明所述器件通过在原胞区外面设计了不同宽度和不同间距的沟槽，并在沟槽里填充了电位悬空的多晶硅，利用沟槽与沟槽之间的分压作用削弱器件表面的电场，使击穿发生在原胞区，从而实现高的击穿电压。
3、本发明所述器件在形成接触孔时通过多次高能量的离子注入形成体区，使得体区工艺简化。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种中高压沟槽型MOSFET器件的制作方法，其特征在于，所述制作方法包括：
S1：提供一基底，所述基底包括一重掺杂的具有第一导电类型的衬底，及在所述衬底上外延生长一轻掺杂的具有第一导电类型的外延层；
S2：在所述外延层上形成一氧化层，并利用光刻工艺在所述基底上形成沟槽；
S3：在所述氧化层及沟槽表面形成一牺牲层，再通过刻蚀去除所述氧化层及沟槽表面的牺牲层，并在所述外延层及沟槽表面形成一栅氧化层；
S4：在所述栅氧化层上形成第一导电层，并对所述第一导电层进行刻蚀，直至暴露出所述栅氧化层的上表面；
S5：采用光刻工艺定义出原胞区，并采用离子注入工艺在所述原胞区形成浓掺杂的源极；
S6：在S5结构上表面形成一介质层，并通过光刻工艺在所述介质层上形成接触孔，再通过多次离子注入工艺在所述原胞区形成具有第二导电类型的体区及体区的欧姆接触；
S7：在S6所述结构的上下表面均形成第二导电层，并通过光刻工艺形成栅极引出端和源极引出端。
2.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S1中外延层的厚度为1～20um。
3.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S2中氧化层的厚度为2000～10000埃。
4.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S2中沟槽的宽度为0.2～2um，沟槽的深度为0.5～3um。
5.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S3中牺牲层的厚度为500～2000埃，栅氧化层的厚度为150～2000埃。
6.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S5中离子注入剂量为1e15～1e16/平方厘米。
7.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S6中介质层的厚度为0.2～1um。
8.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S6中每次离子注入的能量与所述体区的结深成正比，所述体区的结深越深，所述离子注入的能量越大。
9.根据权利要求8所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述离子注入的能量为40～300KeV。
10.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述S6中每次离子注入的剂量与所述器件的预设阈值电压成正比，所述器件的预设阈值电压越大，所述离子注入的剂量越大。
11.根据权利要求10所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述离子注入的剂量为1e12～1e13/平方厘米。
12.根据权利要求1所述的中高压沟槽型MOSFET器件的制作方法，其特征在于，所述第一导电层的厚度为0.5～2um，所述第二导电层的厚度为0.8～2um。
13.一种通过如权利要求1至12任一项所述制作方法制作的中高压沟槽型MOSFET器件结构，其特征在于，所述中高压沟槽型MOSFET器件结构包括：
重掺杂的具有第一导电类型的衬底；
位于所述衬底上表面、且带有沟槽的轻掺杂的具有第一导电类型的外延层；
位于所述外延层及沟槽表面的栅氧化层；
填充在所述沟槽内的第一导电层；
位于原胞区的浓掺杂源极及具有第二导电类型的体区；
位于所述栅氧化层及第一导电层上表面的带有接触孔的介质层；
以及分别形成在所述重掺杂衬底下表面和介质层上表面的源、漏、栅极引出端。
14.根据权利要求13所述的中高压沟槽型MOSFET器件结构，其特征在于，所述重掺杂衬底的电阻率为0.001～0.003欧姆·厘米。
15.根据权利要求13所述的中高压沟槽型MOSFET器件结构，其特征在于，所述轻掺杂外延层的电阻率为0.1～5欧姆·厘米。
16.根据权利要求13所述的中高压沟槽型MOSFET器件结构，其特征在于，所述第一导电层为多晶硅层。
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