CN101924104B - 金属氧化物半导体的结构及其制造方法 - Google Patents

Abstract

本发明提供一种金属氧化物半导体的结构及其制造方法，其制造方法包含提供一第一导电型的半导体衬底；于该半导体衬底的一第一表面上形成一第一外延层；于该第一外延层中形成复数个深沟槽；于该些深沟槽中形成与该第一外延层的导电型相反的复数个掺杂柱；于该些掺杂柱及该第一外延层上形成一第一导电型的第二外延层；于该第二外延层中形成复数个栅极区及复数个源极区。借此，直接以外延生长该些掺杂柱而可减少逐层外延所需的光罩次数，并可降低生产成本。

Description

金属氧化物半导体的结构及其制造方法

技术领域

本发明关于一种半导体结构及其制造方法，更特别的是关于一种金属氧化物半导体的结构及其制造方法。

背景技术

金属氧化物半导体已被广泛地使用在许多的功率开关组件上，这些应用最需要的是高崩溃电压和低导通电阻的特性。一般的功率金属氧化物半导体于降低导通电阻的同时也会使崩溃电压下降，反之，若提高崩溃电压则会导致较高的导通电阻。

其主要原因在于这些金属氧化物半导体于导通时的电阻主要取决于外延层的厚度，其崩溃电压亦由外延层的厚度来决定。故为了提高崩溃电压而使外延层厚度增加的话反而会使导通电阻增加；相反地，若减少外延层的厚度以降低导通电阻的话，反而会使崩溃电压跟着下降而无法两者兼得。

而为了改善一般的金氧半导体所带来的缺点，并寻求低导通电阻与高崩溃电压兼得的解决方案，一种具有超结(Super Junction)结构的金氧半导体被提出以解决现有技术的缺点，如：1999年由L.Lorenz，G.Deboy于PowerSemiconductor Devices and ICs发表之论文”COOLMOS-a new milestone inhigh voltage power MOS”。(COOLMOS为德国Infinion公司的登录商标)。

此具有超结结构的金氧半导体如图1所示，具有交替的N型柱状结构13与P型柱状结构15于一N型衬底11上。其中，N型柱状结构13构成电流的路径。当漏极/源极间被施以逆偏压时，N型柱状结构13与P型柱状结构15间所产生的空乏区会横向扩张关断导通路径。由此可知，此金属氧化物半导体的导通电阻是取决于N型柱状结构13的掺杂浓度，而其崩溃电压值则是取决外延层的厚度。基于此，即使提高N型柱状结构13的掺杂浓度以降低导通电阻，也不至于导致崩溃电压的降低。是故，此金属氧化物半导体的最大特征是可以解决导通电阻降低的同时，耐压特性也随着下跌的窘境，因而可以发挥比传统功率金属氧化物半导体更高的耐压特性，并且有效抑制导通电阻。

然而，此超结结构如图1所示需要重复多次外延层A～F成长、图案形成(Patterning)与离子植入(Implantation)制程，其步骤繁琐。并且，每一次的微影制程都必须对准前次形成的掺杂区，以完成此柱状结构。如此会使生产成本大幅提高并相当地耗时。

因此，如何利用简化的制程来达成高崩溃电压与低导通电阻的金属氧化物半导体即是本发明所欲积极提供之处。

发明内容

有鉴于现有超结结构于制程上复杂的缺点，本发明主要目的在于提出一种简化的制程并可达到高崩溃电压与低导通电阻特性，其不需要现有的多次外延步骤、光罩制程等复杂制程，而以一次性的外延步骤，直接蚀刻一深沟槽并于其中填满外延材料的方式或蚀刻外延材料而形成掺杂柱的方式取代之。

本发明的再一目的在于提供一种有效改善崩溃电流的金属氧化物半导体的结构及其制造方法，其主要在源极区之间加入一浅沟槽结构，而可提升雪崩崩溃电压。

为达上述目的，本发明的金属氧化物半导体的结构具有一主动区，该主动区包含：一半导体基底，其包含第一导电型的一半导体衬底，该半导体衬底具有一第一表面及一第二表面；一第一外延层，形成于该第一表面上，该第一外延层并具有复数个深沟槽；及复数个掺杂柱，形成于该些深沟槽中，该掺杂柱的导电型与该第一外延层相反；该主动区并包含：复数个第一浅沟槽及复数个第二浅沟槽，交替地形成于该半导体基底中，该些第一浅沟槽向下延伸至相对应的该掺杂柱，并且，该第一浅沟槽的宽度大于该第二浅沟槽；复数个栅极区，分别位于该些第一浅沟槽内；复数个源极区，形成于该些第一浅沟槽与该些第二浅沟槽之间；及一源极金属导线，连接该些源极区。

为达上述目的，本发明的金属氧化物半导体的制造方法，用于形成一主动区，其包含下列步骤：提供一第一导电型的半导体衬底，其具有一第一表面及一第二表面；于该半导体衬底的第一表面上形成一第一外延层与复数个掺杂柱位于该第一外延层内；于该些掺杂柱及该第一外延层上方形成交替的复数个第一浅沟槽及复数个第二浅沟槽，其中，该第一浅沟槽的宽度大于该第二浅沟槽的宽度，并且，该第一浅沟槽向下延伸至相对应的该掺杂柱；于该些第一浅沟槽内分别形成一栅极区；于该些第一浅沟槽的两侧边分别形成一源极区；及形成一源极金属导线以连接该些源极区。

本发明的另一目的在于提供一种金属氧化物半导体的结构及其制造方法，利用终端区的掺杂柱的环绕与连接，使主动区内的掺杂柱电性连接至栅极区。借此，即使掺杂柱未完全对准栅极区，亦可于终端区连接，而仍可使半导体组件作动，而不会因未完全对准而直接失效。

为达上述目的，本发明的金属氧化物半导体的结构于该半导体衬底上更包含具有复数个终端区掺杂柱的一终端区，且该些终端区掺杂柱呈复数个同心环而包围位于该主动区中的该些掺杂柱。

为达上述目的，本发明的金属氧化物半导体的制造方法于该主动区形成该些掺杂柱的同时，更包括于该金属氧化物半导体的一终端区形成复数个终端区掺杂柱，呈同心环包围位于该主动区中的该些掺杂柱。

于本发明的一实施例中，该半导体基底更包含第一导电型的一第二外延层，形成于该些掺杂柱及该第一外延层上，该些第一浅沟槽及第二浅沟槽交替地形成于该第二外延层中。

于本发明的一实施例中，该第一外延层可为第一导电型或第二导电型的其中一种。于本发明之一实施例中，该第一浅沟槽的深度大于该第二浅沟槽的深度，且该第一浅沟槽的侧壁具有一阶梯状结构，将该第一浅沟槽区分为一上部分与一下部分，该上部分的宽度大于该下部分的宽度。

于本发明的一实施例中，相邻二该第一浅沟槽的距离不大于相邻二该掺杂柱的距离。

于本发明的一实施例中，该些第一浅沟槽及该些第二浅沟槽的两侧分别具有一源极区。

于本发明的一实施例中，于形成该些第一浅沟槽及该些第二浅沟槽的步骤包含：形成一图案层于该第二外延层上，以定义该些第一浅沟槽及该些第二浅沟槽；透过该图案层蚀刻该第二外延层，以形成复数个第一浅沟槽及该些第二浅沟槽；形成一保护层覆盖该些第一浅沟槽的内壁及底部，并且填满该些第二浅沟槽；蚀刻该保护层以使该些第一浅沟槽的底部裸露；以及透过剩余的该保护层及该图案层蚀刻该第二外延层，以形成复数个凹陷于该些第一浅沟槽的一下部分。

于本发明的一实施例中，该些第二浅沟槽向下延伸至该第一外延层，该些第一浅沟槽与该些第二浅沟槽具有相同深度。

附图说明

图1为现有的超结结构的金属氧化物半导体部分剖面图。

图2A至H为本发明一实施例中的金属氧化物半导体于制程步骤中的部分剖面图。

图3为本发明一实施例中的属氧化物半导体包含终端区的部分剖面图。

图4为本发明一实施例中的属氧化物半导体的俯视图。

图5为本发明另一实施例中的属氧化物半导体包含终端区的部分剖面图。

图6A至B为本发明另一实施例的部分制程步骤的剖面图。

图7为本发明另一实施例中的属氧化物半导体包含终端区的部分剖面图。

图8为本发明再一实施例中的属氧化物半导体包含终端区的部分剖面图。

【主要组件符号说明】

11N型衬底

13N型柱状结构

15P型柱状结构

21半导体衬底

23第一外延层

25深沟槽

27掺杂柱

29第二外延层

31第一浅沟槽

32图案层

33第二浅沟槽

34保护层

34a残余保护层

35第一介电质层

37多晶硅结构

38开口

39第二介电质层

41源极金属导线

43汲极金属导线

45终端区掺杂柱

101主动区

103终端区

X部位

具体实施方式

为充分了解本发明的目的、特征及功效，现借由下述具体的实施例，并配合所附的图式，对本发明做一详细说明，说明如后：

本发明的任一实施例所指的第一导电型与第二导电型可为P型或N型，即当第一导电型为N型时，第二导电型即指P型；反之，当第一导电型为P型时，第二导电型即指N型。于本发明的实施例中以第一导电型为N型，第二导电型为P型为示例。

此外，本发明的任一实施例中，N⁺及P⁺分别指重掺杂的N及P区；N^-及P^-分别指轻掺杂的N及P区。于此，重掺杂与轻掺杂是为相对的用语，并不为一种限制。

接下来将以图2A至2H所描述的示例性步骤来完成本发明的金属氧化物半导体。图2A至2H是本发明一实施例中的金属氧化物半导体于制程步骤中的部分剖面图。

请参阅图2A，显示金属氧化物半导体的一主动区101的部分剖面。首先，N^-型(第一导电型)掺杂的一第一外延层23外延生长于N⁺型(第一导电型)掺杂的一半导体衬底21的一第一表面上。第一外延层23典型的厚度(即纵深)约为15～50微米，可适用于导通电阻介于2～10奥姆-公分且耐压为400～600伏的半导体装置，于本实施例中以第一外延层23的厚度为50微米并适用于导通电阻为2～6奥姆-公分且耐压为400～600伏的半导体装置来做说明。

接着，利用蚀刻制程于第一外延层23中形成复数个深沟槽25，该些深沟槽25的蚀刻深度小于第一外延层23的厚度。蚀刻的方式可利用掩模进行干式蚀刻，然亦可用其他本领域技术人员所知的其他蚀刻方式来达成。

在本实施例中，该些深沟槽25的深度小于该第一外延层23的厚度。不过，本发明并不限于此，形成于该第一外延层23的该些深沟槽25亦可贯穿该第一外延层23至该半导体衬底21，此结构将于后述揭露，并绘示于图7。

接着请参阅图2B，于该些深沟槽25中外延生長具有P^-掺杂(第二导电型)的复数个掺杂柱27，接着可于该第一外延层23及该些深沟槽25的表面进行平坦化制程去除多余的外延材料，最后再于其上形成N^-型(第一导电型)掺杂的一第二外延层29，以构成一半导体基底。

其中应注意的是，该第一外延层23与该些掺杂柱27具有的导电型为相反，即该第一外延层23为第一导电型时该些掺杂柱27为第二导电型；而该第一外延层23为第二导电型时该些掺杂柱27为第一导电型，上述二种情况皆可适用本发明。

接着请参阅图2C，先于第二外延层29上形成一图案层32，如：可沉积氮化硅硬质罩幕层(hard mask)。随后，再透过此图案层32进行蚀刻制程以形成交替配置的复数个第一浅沟槽31及复数个第二浅沟槽33。如图中所示，该些浅沟槽31与33具有相同的蚀刻深度，于实施例中约为1.0～3.0微米。其次，就一较佳实施例而言，相邻的二该第一浅沟槽31的距离不大于相邻的二该掺杂柱27的距离。在本实施例中，相邻二个第一浅沟槽31的距离等于相邻二个掺杂柱27的距离。

接着请参阅图2D，于该图案层32上及该些浅沟槽31与33的内壁及底部沉积一保护层34，如：可沉积一氮化硅层(SiNx)。相较于该第一浅沟槽31，该第二浅沟槽33的开口较小，因此，透过适当调整该保护层34的厚度，该保护层34可以选择性地填满该第二浅沟槽33。

接着请参阅图2E，以非等向性蚀刻去除部分的保护层34，而于该些浅沟槽31与33中留下残余保护层34a。其中，由于该些第二浅沟槽33先前被该保护层34所填满，故经过非等向性蚀刻后，该些第二浅沟槽33的底部仍会被残余保护层34a所保护。相较之下，经过非等向性蚀刻后，该些第一浅沟槽31的底部则会裸露，残余保护层34a则是位于该些第一浅沟槽31的侧壁形成衬边(Spacer)，以利后续延伸沟槽的制作。接着以残余保护层34a及该图案层32当做罩幕层，向下蚀刻该第二外延层29，使该些第一浅沟槽31底部产生凹陷并延伸至接触该些掺杂柱27。经过此步骤，第一浅沟槽31的侧边形成一阶梯状结构，而将第一浅沟槽31区分为一上部分及一下部分(即凹陷的部分)，该上部分之宽度大于该下部份的宽度。随后，去除残余保护层34a及该图案层32。

接着请参阅图2F，于该些第一浅沟槽31及该些第二浅沟槽33的内壁及底部沉积一第一介电质层35，其中位于该些第一浅沟槽31的底部的该第一介电质层35与该些掺杂柱27接触。随后，再于该些第一浅沟槽31及该些第二浅沟槽33中填满一多晶硅结构37。该第一介电质层35可为一氮化硅层或一氧化硅层。该些第一浅沟槽31内分别定义为一栅极区。

接着请参阅图2G，进行离子注入制程。首先，可利用硼元素进行离子注入以形成井区。接着以高温长时间加热作驱入(drive-in)及退火(anneal)动作，最后形成如图中所示的P型井区(P-well)。接着再进行源极区的制作，可利用砷元素进行离子注入以形成重掺杂的N⁺源极区。其中，井区或源极区内的掺杂可使用全面性注入(blanket implantation)的方式来植入，然亦可分别利用掩模来制作。于此，复数个源极区即被定义在该些第一浅沟槽31与该些第二浅沟槽33间的该第二外延层29中，即，该些第一浅沟槽31的两侧及该些第二浅沟槽33的两侧均分别具有该源极区。接着沉积一第二介电质层39，该第二介电质层39可为一硼磷硅酸盐玻璃(Boron-Phosphosilicateglass，BPSG)层。再透过掩模微影制程形成一图案化的光阻层，用来蚀刻部分的该第二介电质层39以暴露源极区。接着，于去除掉光阻层后，以剩余下来的该第二介电质层39当做罩幕层向下蚀刻该第二外延层29，其蚀刻的深度可做适当的调整，如此所形成的开口38即为源极接点区(Sourcecontact)。

最后请参阅图2H，沉积与该些源极区接触的一源极金属导线41，以及于该半导体衬底21的一第二表面形成一漏极金属导线43以完成金属氧化物半导体的制程。

接着请参阅图3，图3为本发明一实施例中金属氧化物半导体包含终端区103的部分剖面图。根据前述步骤，于该主动区101形成该些深沟槽25及该些掺杂柱27时亦于该金属氧化物半导体的终端区103形成复数个终端区掺杂柱45，然后于该终端区103处上形成有该第二介电质层39及该源极金属导线41。

接着请同时参阅图3及4，图4为本发明一实施例中的金属氧化物半导体的俯视图。图3的剖面图为图4中的AA’线段切面。于该终端区103所形成的结构其特征在于：该些终端区掺杂柱45为复数个同心环而包围位于该主动区101中的该些掺杂柱27。因此，该主动区101内的该些掺杂柱27与栅极区即使未完全对准(如图5的X部位所示)，该些掺杂柱27亦可透过位于该终端区103的同心环，电性连接此金属氧化物半导体的栅极或源极，以维持此金属氧化物半导体的正常运作。

接着请再参阅图6A及6B，本发明另一实施例的部分制程步骤的剖面图。本发明于该半导体衬底21上形成该些掺杂柱27的方法中，除了前述先于该半导体衬底21上成长该第一外延层23，接着蚀刻该第一外延层23以形成该些深沟槽25，再于该些深沟槽25中外延生长该掺杂柱27的方法外，更可置换为：首先，于该半导体衬底21上成长一掺杂柱层，接着蚀刻该掺杂柱层而形成该些掺杂柱27(见图6A)，最后于该些掺杂柱27间外延生长该第一外延层23(见图6B)。其中，于该终端区103亦以相同方法来形成该第一外延层23及该些掺杂柱27，而形成如图7所示的金属氧化物半导体的结构。

图2A至2H所示的实施例利用蚀刻方式在该第一外延层23中制作该些深沟槽25，然后再填入外延材料于该些深沟槽25中以形成该些掺杂柱27。受限于掺杂柱27的宽度，该些深沟槽25的开口尺寸不宜过大，因而导致蚀刻制作该些深沟槽25的步骤以及填入外延材料于该些深沟槽25的步骤的困难。相较之下，图6A至6B的实施例则是先形成该些掺杂柱27，然后再形成该第一外延层23于该些掺杂柱27之间。由于该些掺杂柱27之间具有较大的空间，因此，填入外延材料于该些掺杂柱27之间以形成该第一外延层23的步骤相对来说较为简单。

前述实施例在完成该第一外延层23与该些掺杂柱27的制作后，在该第一外延层23上会形成一第二外延层29。然后，再进行源极与栅极的制作。不过，本发明并不限于此。就一较佳实施例而言，本发明再一实施例的制作方法亦可在完成该第一外延层23与该些掺杂柱27的制作后，直接于经适当厚度选择的该第一外延层23上制作该些源极区与栅极区。本实施例中的该半导体基底包含该半导体衬底21、该第一外延层23及该些掺杂柱27，而省略了第二外延层29。

举例来说，前述直接于该第一外延层23上制作该些源极区与栅极区的步骤，其可直接以蚀刻方式，在该第一外延层23上制作交替的该些第一浅沟槽31与第二浅沟槽33。其中，该些第一浅沟槽31直接制作于该些掺杂柱27上方。该些第一浅沟槽31的宽度大于该些第二浅沟槽33的宽度，并且，该些第一浅沟槽31的宽度大于该些掺杂柱27的宽度。随后，如同图2C至2F的制作步骤，制作栅极区于该些第一浅沟槽31内。然后，如同图2G与2H所示，形成源极区于该些第一浅沟槽31与该些第二浅沟槽33的侧边，并且形成该第二介电质层39。接下来，形成该源极金属导线41连接至源极区与井区。最后完成如图8所示的金属氧化物半导体的结构。

本发明在上文中已以较佳实施例公开，然本领域技术人员应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以所附的权利要求所界定者为准。

Claims (18)

1.一种金属氧化物半导体的结构，具有一主动区，该主动区包含：

一半导体基底，其包含：

第一导电型的一半导体衬底，该半导体衬底具有一第一表面及一第二表面；

一第一外延层，形成于该第一表面上，该第一外延层并具有复数个深沟槽；及

复数个掺杂柱，形成于该些深沟槽中，该掺杂柱的导电型与该第一外延层相反；

复数个第一浅沟槽及复数个第二浅沟槽，交替地形成于该半导体基底中，该些第一浅沟槽向下延伸至相对应的该掺杂柱，并且，该第一浅沟槽的宽度大于该第二浅沟槽；

复数个栅极区，分别位于该些第一浅沟槽内；

复数个源极区，形成于该些第一浅沟槽与该些第二浅沟槽之间；

一源极金属导线，连接该些源极区；及

一漏极金属导线，形成于该半导体衬底的该第二表面上。

2.如权利要求1所述的金属氧化物半导体的结构，其中，该半导体基底更包含第一导电型的一第二外延层，形成于该些掺杂柱及该第一外延层上，该些第一浅沟槽及第二浅沟槽交替地形成于该第二外延层中。

3.如权利要求1所述的金属氧化物半导体的结构，其中于该半导体衬底上更包含具有复数个终端区掺杂柱的一终端区，且该些终端区掺杂柱呈复数个同心环而包围位于该主动区中的该些掺杂柱。

4.如权利要求1所述的金属氧化物半导体的结构，其中该第一浅沟槽的深度大于该第二浅沟槽的深度。

5.如权利要求4所述的金属氧化物半导体的结构，其中该第一浅沟槽的侧壁具有一阶梯状结构，将该第一浅沟槽区分为一上部分与一下部分，该上部分的宽度大于该下部分的宽度。

6.如权利要求1所述的金属氧化物半导体的结构，其中相邻二该第一浅沟槽的距离不大于相邻二该掺杂柱的距离。

7.如权利要求1所述的金属氧化物半导体的结构，其中该第二浅沟槽的内壁及底部覆盖有一介电层。

8.如权利要求7所述的金属氧化物半导体的结构，其中该第二浅沟槽内填入一多晶硅结构。

9.如权利要求1所述的金属氧化物半导体的结构，其中该些第一浅沟槽及该些第二浅沟槽的两侧分别具有一源极区。

10.一种金属氧化物半导体的制造方法，用于形成一主动区，其包含下列步骤：

提供一第一导电型的半导体衬底，其具有一第一表面及一第二表面；

于该半导体衬底的第一表面上形成一第一外延层与复数个掺杂柱位于该第一外延层内；

于该些掺杂柱及该第一外延层上方形成交替的复数个第一浅沟槽及复数个第二浅沟槽，其中，该第一浅沟槽的宽度大于该第二浅沟槽的宽度，并且，该第一浅沟槽向下延伸至相对应的该掺杂柱；

于该些第一浅沟槽内分别形成一栅极区；

于该些第一浅沟槽的两侧边分别形成一源极区；

形成一源极金属导线以连接该些源极区；及

形成一漏极金属导线于该半导体衬底的该第二表面上。

11.如权利要求10所述的金属氧化物半导体的制造方法，其中，于该半导体衬底的第一表面上形成该第一外延层与该些掺杂柱的步骤包含：

于该半导体衬底的第一表面上形成该第一外延层；

于该第一外延层中形成复数个深沟槽；及

于该些深沟槽中形成与该第一外延层的导电型相反的该些掺杂柱。

12.如权利要求10所述的金属氧化物半导体的制造方法，其中，于该半导体衬底的第一表面上形成该第一外延层与该些掺杂柱的步骤包含：

于该半导体衬底的第一表面上形成一掺杂柱层；

蚀刻该掺杂柱层以形成该些掺杂柱；及

于该些掺杂柱之间形成与该掺杂柱的导电型相反的该第一外延层。

13.如权利要求10所述的金属氧化物半导体的制造方法，其中，在形成该些掺杂柱与该第一外延层之后，更包括于该些掺杂柱及该第一外延层上形成一第一导电型的第二外延层，该些第一浅沟槽与该些第二浅沟槽形成于该第二外延层中。

14.如权利要求10所述的金属氧化物半导体的制造方法，其中于该主动区形成该些掺杂柱的同时，更包括于该金氧半导体的一终端区形成复数个终端区掺杂柱，呈同心环包围位于该主动区中的该些掺杂柱。

15.如权利要求13所述的金属氧化物半导体的制造方法，其中，形成该些第一浅沟槽及该些第二浅沟槽的步骤包含：

形成一图案层于该第二外延层上，以定义该些第一浅沟槽及该些第二浅沟槽；

透过该图案层蚀刻该第二外延层，以形成复数个第一浅沟槽及该些第二浅沟槽；

形成一保护层覆盖该些第一浅沟槽的内壁及底部，并且填满该些第二浅沟槽；

蚀刻该保护层以使该些第一浅沟槽的底部裸露；以及

透过剩余的该保护层及该图案层蚀刻该第二外延层，以形成复数个凹陷于该些第一浅沟槽的该底部。

16.如权利要求10所述的金属氧化物半导体的制造方法，其中该些第一浅沟槽的深度大于该些第二浅沟槽的深度。

17.如权利要求10所述的金属氧化物半导体的制造方法，其中于形成该栅极区于该些第一浅沟槽的步骤中，同时形成一多晶硅结构填满该些第二浅沟槽。

18.如权利要求10所述的金属氧化物半导体的制造方法，其中于该些第一浅沟槽的两侧边分别形成该源极区的步骤中，同时于该些第二浅沟槽的两侧边分别形成一源极区。

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