CN110190029B - 一种功率半导体器件的制备方法 - Google Patents
一种功率半导体器件的制备方法 Download PDFInfo
- Publication number
- CN110190029B CN110190029B CN201910347370.5A CN201910347370A CN110190029B CN 110190029 B CN110190029 B CN 110190029B CN 201910347370 A CN201910347370 A CN 201910347370A CN 110190029 B CN110190029 B CN 110190029B
- Authority
- CN
- China
- Prior art keywords
- region
- type
- ion implantation
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000002360 preparation method Methods 0.000 title description 11
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000005468 ion implantation Methods 0.000 claims abstract description 36
- 230000000873 masking effect Effects 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 48
- 238000012545 processing Methods 0.000 claims description 28
- 150000002500 ions Chemical class 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 6
- 239000000470 constituent Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 54
- 239000010410 layer Substances 0.000 description 47
- 229920002120 photoresistant polymer Polymers 0.000 description 34
- 230000015556 catabolic process Effects 0.000 description 21
- 239000011248 coating agent Substances 0.000 description 20
- 238000000576 coating method Methods 0.000 description 20
- 230000005684 electric field Effects 0.000 description 12
- 239000002019 doping agent Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241001354791 Baliga Species 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/42—Bombardment with radiation
- H01L21/423—Bombardment with radiation with high-energy radiation
- H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明为一种功率半导体器件的制备方法，在制备功率半导体器件时，为了支持器件在关闭(turn‑off)时阳极和阴极两端能够连接高电压，必须在功率半导体器件周围形成边缘终端区域。基本的构成要素包括，在形成PN结的P型well或N型well的加工过程中，无需经过另外的掩蔽层步骤和离子注入步骤，而是与有源区的多数MOS栅极结构cell或者二极管cell的形成所需要的离子注入步骤同时进行，由于同时进行离子注入加工所以形成了相同浓度的well。
Description
技术领域
本发明涉及功率半导体领域，具体涉及一种可以使工艺简单化和同时减少制备费用的功率半导体器件的制备方法。
背景技术
根据最近应用机器具有的大型化，大容量化的趋势，具有高击穿电压(breakdownvoltage)，高电流(high current)和快速开关特性的电力用半导体器件的需求急增，特别是为了减少使电流过大而产生的电力损失，需要具有低导通电阻(on-resistance)和低饱和电压(saturation voltage)的功率半导体器件。
另外，在关闭(off)状态或开关关闭瞬间，需要能够支持功率半导体器件两端施加的与PN结相反方向的高电压，即需要具有高的击穿电压特性；另一方面，半导体器件的击穿电压是由PN结形成的耗尽层决定的，这是因为在PN结施加的反方向高电压将会导致耗尽层区域扩散。据悉，击穿电压也会受到耗尽层的曲率(curvature)影响。即比起平坦结合区域具有较小曲率区域处的电场更加拥挤(electric field crowding)，换句话来说，具有较小曲率的边缘区域比起平坦地结合区域电场更为集中。因此，在边缘区域容易发生雪崩击穿(Avalanche breakdown)，在整个耗尽层的影响下击穿电压减小。
为了缓解PN结的边缘处电场集中的现象，减少表面电场，以及提高击穿电压而提出了多项技术建议。即在电力用半导体器件的制备中，根据半导体器件的额定电压来决定所使用的原材料的外延材质(EPi)和漂移区域(drift)的浓度和厚度。根据击穿电压理论，除了对原材料浓度及厚度的规格要求以外，为了获得符合要求的击穿电压，利用PN结结构在反向偏压模式下，耗尽层扩大会引起电场分散，为了使半导体和绝缘体的边界面处表面电场最小化升高，这就需要在边缘终端设计。根据边缘终端设计的功率半导体器件其击穿电压能够充分支持原材料固有临界的电场。此时，包含在边缘终端结构的P型或N型well(或ring)的结深(junction depth)适当，能够获得有效减少电场拥挤的效果，获得较高的击穿电压。关于这些的基本理论参考图书(power semiconductor devices"，B.J.Baliga，PWSpublishing company)给出了详细的叙述。
边缘终端结构中well的浓度，根据原材料本底浓度(background concentration)适当变化，理论上参考硅击穿发生的临界电场，浓度要求在1E12/cm2以上。
另一方面，在边缘终端结构和有源区中，为了电流传导(current conduction)而形成的MOS门cell(gate cell)和二极管cell(diode cell)在电流导通时减小导通损失，为了改善反向恢复(reverse recovery)特性，维持器件的额定电压在一定范围内，一般朝着浅结(shallow junction)和改变掺杂浓度的方向设计。
因此，通常功率半导体器件制备过程中，为了形成边缘终端所需要的N型或者P型well，作为电流传导的有源区形成之前需要通过另外的加工，即按照所需求的掺杂离子注入剂量进行掺杂离子注入以及扩散加工。这与有源区形成的有源区cell一般需要分开加工而形成。但是，这种方法不仅使半导体元件的制备工艺复杂化，而且还要求进行另外的掺杂离子注入所需的光刻掩膜版(photo masking)，从而提高了器件的制备费用。
发明内容
本发明是为了解决上述半导体器件中为了形成边缘终端结构需要另外的掺杂离子注入和扩散加工的问题，在形成边缘终端时省略另外的掺杂离子注入及扩散工序，提供一种在简化工序的同时减少制备费用的功率半导体器件的制备方法。
为了达成上述目标，所述功率半导体器件的制备方法是：
步骤①：在已经分出有源区(A)和边缘终端区域(B)的第一导电类型半导体基板(101)的正面生成一层热氧化膜(103)，对所述有源区(A)和边缘终端区域(B)其上的热氧化膜(103)选择性地去除；
步骤②：在所述有源区(A)淀积栅氧化膜(106)以形成栅电极(107a)；以所述栅电极(107a)作为掩蔽层在所述半导体基板(101)的正面进行第二导电类型掺杂离子注入，以实现在有源区(A)和边缘终端区域(B)同时形成第二导电类型掺杂well区域(109)；
步骤③：在已经形成第二导电类型掺杂well区域(109)的半导体基板(101)上进行第一导电类型掺杂离子注入，以形成源极区域(111)；
步骤④：在所述半导体基板(101)的正面形成绝缘薄膜(112)，为了使所述栅电极(107a)、第二导电类型掺杂well区域(109)及源极区域(111)的特定部分显露出来，对所述绝缘薄膜(112)选择性去除，以形成接触孔(116)；
步骤⑤：随后利用所述接触孔(116)使源极区域(111)和栅电极(107a)相连接形成金属排线(118)。
进一步地，所述热氧化膜(103)选择性地去除之后，在显露出来的区域上进行第一导电类型掺杂离子注入，以形成第一导电类型掺杂well区域(105)。
进一步地，所述栅电极(107a)其制备方法为：在所述有源区(A)进行热氧化以形成栅氧化膜(106)，在所述栅氧化膜(106)的半导体基板(101)的正面淀积一层多晶硅薄膜(107)，通入气体进行离子注入加工以减小所述多晶硅薄膜(107)的电阻，所述多晶硅薄膜(107)选择性去除以形成栅电极(107a)。
进一步地，所述多晶硅薄膜(107)选择性去除以形成栅电极(107a)的同时还形成了场板电极(107b)。
进一步地，所述绝缘薄膜(112)是利用间隔加工在半导体基板(101)上形成的一层绝缘型薄膜，以所述绝缘薄膜(112)和栅电极(107a)作为掩蔽层，在所述第二导电类型well区域(109)上进行第二导电类型掺杂离子注入，形成高浓度第二导电类型掺杂well区域(113)，所述第二导电类型掺杂离子注入所使用掺杂离子的浓度比形成第二导电类型well区域(109)所使用掺杂离子的浓度高，由此形成所述高浓度第二导电类型掺杂well区域(113)。
进一步地，在所述金属排线(118)形成以后，在所述半导体基板(101)其背面通过研磨以适当的减少厚度，然后在所述背面进行第一导电类型或者第二导电类型掺杂离子注入，或者第一导电类型和第二导电类型离子都注入的过程，以形成电极(119)。
有益技术效果：本发明的电力用功率半导体器件为了支持器件在关闭(turn-off)时阳极和阴极两端能够连接高电压，即需要在器件周围形成边缘终端区域，边缘终端区域的制备不需要需经过另外的掩蔽层步骤和离子注入步骤，而是与有源区的多数MOS栅极结构cell或者二极管cell的形成所需要的离子注入步骤同时进行，由于同时进行离子注入加工所以形成了相同浓度的well，这就使工艺简单化，降低了制备成本，并且边缘终端区域面积也适当减小。
附图说明
图1～图9是利用本发明方法制备N沟道(N channel)电力用的MOSFET功率半导体器件的截面图。
图10是利用本发明方法制备的600V N沟道功率半导体器件，通过器件加工仿真软件Tsuprem4仿真边缘终端结构后，并利用Medici仿真程序对器件的击穿电压特性进行仿真的结果。图中A为有源区的边缘区域，A’为边缘终端区域的边缘区域，x轴代表器件有源区的边缘区域到边缘终端的边缘区域的距离，代表器件表面到器件底部的距离，x轴、y轴的单位均为μm。
图11依照本发明方法制备的600V MOSFET功率半导体器件的边缘终端结构对击穿电压特性仿真的结果。图中x轴代表器件有源区的边缘区域到边缘终端的边缘区域的距离，单位为μm，y轴代表击穿电压，单位为V。
图中编号说明：101：半导体基板，102：外延层，103：热氧化膜，104：第一次涂抹光刻胶，105：N型掺杂well区域，106：栅氧化膜，107：多晶硅薄膜，108：第二次涂抹光刻胶，107a：栅电极，107b：场板(field plate)电极，109：P型掺杂well区域，110：第三次涂抹光刻胶，111：源极区域，112：绝缘薄膜，113：高浓度P型掺杂well区域，114：层间绝缘层，115：第四次涂抹光刻胶，116：接触孔，117：第五次涂抹光刻胶，118：金属排线，119：电极，A：有源区，B：边缘终端区。
具体实施方式
以下结合附图及具体实施例进一步描述本发明，但不限制本发明范围。
实施例1
图1到图9是利用本发明方法制备N沟道(N channel)电力用的MOSFET功率半导体器件的截面图。
步骤①“在已经分出有源区(A)和边缘终端区域(B)的第一导电类型半导体基板(101)的正面生成一层热氧化膜(103)，对所述有源区(A)和边缘终端区域(B)其上的热氧化膜(103)选择性地去除”的制备过程如下：
如图1所示，在锑(Sb)衬底的半导体基板(101)上生长一层磷(phosphorus)掺杂的外延层(102)；将含有所述外延层(102)的所述半导体基板(101)在900～1200℃的温度下进行热氧化加工，在所述外延层(102)上生长一层厚度为
的热氧化膜(103)；在所述热氧化膜(103)上第一次涂抹光刻胶(104)，并经过曝光、显影加工之后使第一次涂抹光刻胶(104)图形化，由此已经图形化的所述第一次涂抹光刻胶(104)被去除的部分称为有源区，残留有光刻胶的区域称为场区。
接着，以已经图形化的所述第一次涂抹光刻胶(104)作为掩蔽层，选择性地去除热氧化膜(103)，热氧化膜被去除部分为有源区(A)，热氧化膜未被去除部分为边缘终端区域(B)。
其中所述热氧化膜(103)的制备方法不仅限于热氧化加工，也可以通过化学气相沉积(CVD)等方法形成。
步骤②“在所述有源区(A)淀积栅氧化膜(106)以形成栅电极(107a)；以所述栅电极(107a)作为掩蔽层在所述半导体基板(101)的正面进行第二导电类型掺杂离子注入，以实现在有源区(A)和边缘终端区域(B)同时形成第二导电类型掺杂well区域(109)”的制备过程如下：
如图2所示，在步骤①的基础上，在即有源区(A)和边缘终端区域(B)进行比外延层(102)更高浓度的N型掺杂离子注入加工，这样就在外延层(102)的表面内部形成N型掺杂well区(105)；已经图形化的所述第一次涂抹光刻胶(104)全部去除之后包括残余部分的去除，将所述半导体基板(101)在900～1200℃的温度下保存60～240分钟以完成推进加工，即在所述半导体基板(101)的表面内部形成活性化掺杂区域以及达到设计所要求的结深；将所述半导体基板(101)其有源区(A)在所述推进加工过程中生成的自然氧化层去除，并在所述半导体基板(101)的有源区(A)生长栅氧化膜(106)；在具有所述栅氧化膜(106)的所述半导体基板(101)上整个区域淀积一层厚度为
的多晶硅薄膜(107)，为了减小所述多晶硅薄膜(107)的电阻，将多晶硅薄膜(107)在800～1000℃下通入三氯化磷(Pocl3)气体以实现掺杂，然后进行刻蚀加工，所述刻蚀加工是使用具有腐蚀性的HF和H2O2溶液，两者的使用体积比为10:1，各刻蚀3min。
其中所述N型离子为磷离子，掺杂离子注入剂量为2E12/cm2，能量为100KeV。掺杂离子注入步骤也可以在去除已经图形化的第一次涂抹光刻胶(104)后进行，而这种方式是将热氧化膜(103)作为掩蔽层。
其中N型掺杂well区(105)的作用是为了减小有源区cell和cell之间存在的电阻。
其中所述栅氧化膜(106)是通过热氧化过程所形成，厚度为
也可以通过化学气相沉淀(CVD)方法来形成。
其中所述多晶硅薄膜(107)是通过低压力化学气相沉积法(LPCVD)或者等离子体增强化学的气相沉积法(PECVD)来制备。
其中所述刻蚀加工是为了去除所述多晶硅薄膜(107)其表面在通过所述三氯化磷(PCl3)气体以实现掺杂的过程中同时生成的自然氧化层。
如图3所示，在所述多晶硅薄膜(107)上进行第二次涂抹光刻胶(108)，经过曝光、显影加工之后使第二次涂抹光刻胶(108)图形化；接着以已经图形化的第二次涂抹光刻胶(108)作为掩蔽层，将所述多晶硅薄膜(107)选择性去除，即在所述半导体基板(101)上形成有源区(A)，以及在热氧化膜(103)上的指定区域形成栅电极(107a)和场板电极(107b)。
如图4所示，去除已图形化的所述第二次涂抹光刻胶(108)，将所述半导体基板(101)通过清洗步骤以去除刻蚀加工中生成的污染物；然后利用所述栅电极(107a)、场电极(107b)以及热氧化膜(103)作为掩蔽层，在外延层(102)露出的部分进行低浓度P型掺杂离子注入加工，形成低浓度P型掺杂区域，由此定义了有源区cell的沟道区域和边缘终端的环(ring)区域；然后在900～1200℃的高温下进行60～240分钟的推进过程，以使低浓度P型掺杂区域扩散，这样就在含有所述N型掺杂well区(105)的所述半导体基板(101)上形成了P型掺杂well区域(109)，同时，在边缘终端区域(B)和有源区(A)也形成well区域。
其中所述多晶硅薄膜(107)选择性去除的过程中栅氧化膜(106)的厚度会有所减少，残留的厚度大致为
其中低浓度P型离子为硼离子，剂量为6E13/cm2，能量为120KeV。
其中所述掺杂离子注入加工是在已经图形化的第二次涂抹光刻胶(108)去除之后进行的，这一过程是将所述栅电极(107a)、场电极(107b)和热氧化膜(103)作为掩蔽层，但是也可以不去除已经图形化的第二次涂抹光刻胶(108)，以已经图形化的第二次涂抹光刻胶(108)作为掩蔽层来进行低浓度P型掺杂离子注入加工。
步骤③“在已经形成第二导电类型掺杂well区域(109)的半导体基板(101)上进行第一导电类型掺杂离子注入，以形成源极区域(111)”的制备过程如下：
如图5所示，在步骤②的基础上进行第三次涂抹光刻胶(110)，经过曝光、显影加工之后使第三次涂抹光刻胶(110)图形化，然后对所述第三次涂抹光刻胶(110)选择性地去除，使所述栅电极(107a)和相邻的有源区显露出来；以已经图形化的所述第三次涂抹光刻胶(110)作为掩蔽层，对露出的半导体基板(101)的有源区进行高浓度N型掺杂离子注入加工，由此形成源极(source)区域(111)。
其中所述高浓度N型离子为磷离子，注入剂量为5E15/cm2，能量为120KeV。
步骤④“在所述半导体基板(101)的正面形成绝缘薄膜(112)，为了使所述栅电极(107a)、第二导电类型掺杂well区域(109)及源极区域(111)的特定部分显露出来，对所述绝缘薄膜(112)选择性去除，以形成接触孔(116)”的制备过程如下：
然后在700～1000℃高温下进行20～60分钟的推进加工过程，以使注入的掺杂离子活性化。如图6所示，去除已经图形化的所述第三次涂抹光刻胶(110)之后，将所述半导体基板(101)通过清洗步骤以去除在推进加工过程中生成的污染物；然后在所述半导体基板(101)上利用间隔加工淀积厚度为
的绝缘薄膜(112)；接着，以所述栅电极(107a)和所述绝缘薄膜(112)作为掩蔽层，进行高浓度P型掺杂离子注入加工，在所述P型掺杂well区域(109)内部生成高浓度P型掺杂well区域(113)。
其中所述绝缘薄膜(112)是起隔离层作用的二氧化硅和氮化硅等绝缘物质所形成的一层绝缘型薄膜，在形成所述绝缘薄膜(112)的过程中要适当控制绝缘薄膜(112)的厚度以使得栅电极(117a)和绝缘薄膜(112)始终保持一定的间隔距离，并且也要考虑到随后的刻蚀过程中对绝缘薄膜(112)厚度的影响。
其中所述高浓度P型掺杂well区域(113)形成的过程中所用高浓度P型掺杂离子为硼离子，注入剂量为3E15/cm2，能量为150KeV；设计所述高浓度P型掺杂well区域(113)是为了优化随后金属排线的接触电阻和无阻尼感应开关(UIS:Unclamped InductiveSwitching)特性。
如图7所示，在步骤③的基础上进行一层厚度为
的层间绝缘层(114)的生长；在所述层间绝缘层(114)上进行第四次涂抹光刻胶(115)，经过曝光、显影加工之后使第四次涂抹光刻胶(115)图形化，然后对已经图形化的所述第四次涂抹光刻胶(115)选择性去除，由此定义了接触区域；接着，以已经图形化的所述第四次涂抹光刻胶(115)作为掩蔽层，将所述层间绝缘层(114)、绝缘薄膜(112)、栅氧化膜(106)选择性去除，使在所述源极区域(111)生成的所述P型掺杂well区域(109)显露出来，由此形成接触孔(116)。
其中所述层间绝缘层(114)可以使用硼磷硅玻璃BPSG(Boron PhosphorusSilicate Glass)、磷硅玻璃PSG(Phosphorus Silicate Glass)、氮化硅(Si3N4)或者氧化硅(SiO2)等无机绝缘物质来形成；设计所述层间绝缘层(114)的作用是为了使栅电极(107a)和源极区域(111)绝缘而生长的。
步骤⑤“随后利用所述接触孔(116)使源极区域(111)和栅电极(107a)相连接形成金属排线(118)”的制备过程如下：
如图8所示，在步骤④的基础上去除已经图形化的所述第四次涂抹光刻胶(115)，将所述半导体基板(101)通过清洗步骤以去除加工过程中生成的污染物；然后在包含所述接触孔(116)的所述半导体基板(101)上淀积一层金属薄膜，在所述金属薄膜上进行第五次涂抹光刻胶(117)，再经过曝光、显影加工之后使所述第五次涂抹光刻胶(117)图形化，然后选择性的去除已经图形化的所述第五次涂抹的光刻胶(117)，由此定义了排线区域；接着，以已经图形化的第五次涂抹光刻胶(117)作为掩蔽层，通过刻蚀去除露出区域的金属，由此在所述接触孔(116)的区域使半导体基板(101)的源极区域(111)和栅电极(107a)相连形成金属排线(118)。
如图9所示，去除所述第五次涂抹光刻胶(117)，将所述半导体基板(101)通过清洗步骤去除在加工过程中产生的污染物；接着，根据实际情况可将所述半导体基板(101)进行热处理；然后将所述半导体基板(101)的背面通过研磨去除掉一定的厚度，使其和外延层(102)的总厚度约为200um～350um，并在所述半导体基板(101)的背面进行掺杂离子PH3的注入加工；然后再沉积多层金属以形成电极(119)。
其中所述金属薄膜可以通过化学气相沉积法或溅射金属法来实现，所述金属薄膜的材质为铝或铜。
其中所述热处理的目的是为了降低所述源极区域(111)、栅电极(107a)以及金属排线(118)的接触电阻。
其中所述掺杂离子PH3的注入加工所用剂量为1E15/cm2，能量为50KeV。
其中所述多层金属其沉积方法为蒸发或者溅射法，通过蒸发或者溅射法沉积多层金属形成金属薄膜，所述金属薄膜的材质为铝/钛/镍的多层金属。
由上述5个步骤来制备N沟道(N channel)电力用的MOSFET器件，本发明是高电压功率半导体器件在关闭(turn off)时为了能够支持阳极和阴极(漏级和源极(drain-to-source)或者集电极和发射极(collector-to-emitter))两端连接高电压时，需要在管芯周围加入边缘终端结构，基本构造是由P型或者N型well构成的PN结，加工过程不需要单独的掩蔽层以及掺杂离子注入工序，而是和称为有源区的多数MOS的栅极结构cell和二极管cell形成的掺杂离子注入工序一起加工，获得具有相同浓度的well的结构。即按照本发明的边缘终端结构加工过程不需要单独的掺杂离子注入工序，而是和有源区形成时所必须的掺杂离子注入加工工序一起进行掺杂离子注入。这样制备过程将会更加简单化，伴随着半导体器件的生产成本也会降低。
图10和图11是依照本发明制备的600V MOSFET功率半导体器件的边缘终端结构的仿真结果和对击穿电压特性仿真的结果。
图10是利用本发明方法制备600V N沟道功率半导体器件，通过器件加工仿真软件Tsuprem4仿真边缘终端结构后，并Medici仿真程序对器件的击穿电压特性进行仿真的结果(图10为彩色图，但为了审查需要将图进行了灰度处理，但不影响结果)。在上述边缘终端构造的漏级和源区之间加入电压，比较PN结施加的逆向电压和耗尽层区域大小可以看到，耗尽区域沿着X轴和Y轴方向扩散。这时在耗尽层内部电场的最大值达到半导体的临界电场值时，由于雪崩增倍现象的发生产生了击穿电压，在实施例1中，如图11所示，600V的功率半导体器件具有700V击穿电压的特性。
需要说明的是：
第一，依照本发明方法制备的功率半导体器件的实施例1是以N型半导体为基板的，N型掺杂离子注入形成N型掺杂well区(105)，以低浓度P型掺杂离子注入形成P型well区域(109)，以高浓度N型掺杂离子注入形成源极区域(111)。但是如果使用的是以P型半导体为基板，则P型掺杂离子注入形成N型掺杂well区(105)，以低浓度N型掺杂离子注入形成N型well区域(109)，高浓度P型掺杂离子注入形成源极区域(111)。
第二，在本发明实施例1中，是在半导体基板(101)上生长一层外延层(102)，但这不是固定的，只要是在半导体基板上生长一层与半导体基板导电类型相反的外延层即可，即P型半导体基板上生长一层N型掺杂外延层。
第三，除了生长一层外延层，也可以利用掺杂离子注入半导体基板以获得相同的效果，即N型半导体基板上器件加工完成之后，对半导体基板背面减薄加工，保留一定厚度，然后在背面进行P型掺杂离子注入。这样就不需要生长外延层就可以获得上层为N型、下层为P型的半导体基板。
以上所述的本发明不限于上述实施例及示意附图，显而易见的，对于所属技术领域的普通技术人员来说，在不脱离本发明构思的范围内，可以进行多种置换、变形及变更。
Claims (4)
1.一种功率半导体器件的制备方法，其特征在于，在已经分出有源区(A)和边缘终端区域(B)的第一导电类型半导体基板(101)的正面生成一层热氧化膜(103)，对所述有源区(A)和边缘终端区域(B)其上的热氧化膜(103)选择性地去除；所述热氧化膜(103)选择性地去除之后，在显露出来的区域上进行第一导电类型掺杂离子注入，以形成第一导电类型掺杂well区域(105)；
在所述有源区(A)淀积栅氧化膜(106)以形成栅电极(107a)；以所述栅电极(107a)作为掩蔽层在所述半导体基板(101)的正面进行第二导电类型掺杂离子注入，以实现在有源区(A)和边缘终端区域(B)同时形成第二导电类型掺杂well区域(109)；
在已经形成第二导电类型掺杂well区域(109)的半导体基板(101)上进行第一导电类型掺杂离子注入，以形成源极区域(111)；
在所述半导体基板(101)的正面形成绝缘薄膜(112)，为了使所述栅电极(107a)、第二导电类型掺杂well区域(109)及源极区域(111)的特定部分显露出来，对所述绝缘薄膜(112)选择性去除，以形成接触孔(116)；
所述绝缘薄膜(112)是利用间隔加工在半导体基板(101)上形成的一层绝缘型薄膜，以所述绝缘薄膜(112)和栅电极(107a)作为掩蔽层，在所述第二导电类型well区域(109)上进行第二导电类型掺杂离子注入，形成高浓度第二导电类型掺杂well区域(113)，所述第二导电类型掺杂离子注入所使用掺杂离子的浓度比形成第二导电类型well区域(109)所使用掺杂离子的浓度高，由此形成所述高浓度第二导电类型掺杂well区域(113)；
随后利用所述接触孔(116)使源极区域(111)和栅电极(107a)相连接形成金属排线(118)。
2.根据权利要求1所述的一种功率半导体器件的制备方法，其特征在于，所述栅电极(107a)其制备方法为：在所述有源区(A)进行热氧化以形成栅氧化膜(106)，在所述栅氧化膜(106)的半导体基板(101)的正面淀积一层多晶硅薄膜(107)，通入气体进行离子注入加工以减小所述多晶硅薄膜(107)的电阻，所述多晶硅薄膜(107)选择性去除以形成栅电极(107a)。
3.根据权利要求2所述的一种功率半导体器件的制备方法，其特征在于，所述多晶硅薄膜(107)选择性去除以形成栅电极(107a)的同时还形成了场板电极(107b)。
4.根据权利要求1所述的一种功率半导体器件的制备方法，其特征在于，在所述金属排线(118)形成以后，在所述半导体基板(101)其背面通过研磨以适当的减少厚度，然后在所述背面进行第一导电类型或者第二导电类型掺杂离子注入，或者第一导电类型和第二导电类型离子都注入的过程，以形成电极(119)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910347370.5A CN110190029B (zh) | 2019-04-28 | 2019-04-28 | 一种功率半导体器件的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910347370.5A CN110190029B (zh) | 2019-04-28 | 2019-04-28 | 一种功率半导体器件的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110190029A CN110190029A (zh) | 2019-08-30 |
| CN110190029B true CN110190029B (zh) | 2021-07-09 |
Family
ID=67715218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910347370.5A Active CN110190029B (zh) | 2019-04-28 | 2019-04-28 | 一种功率半导体器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110190029B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2341528A1 (en) * | 2010-01-05 | 2011-07-06 | ABB Technology AG | Power Semiconductor Device and its manufacturing method |
| CN103887331A (zh) * | 2012-12-21 | 2014-06-25 | 微机电科技香港有限公司 | 高压igbt器件的vld终端及其制备方法 |
| CN103985746A (zh) * | 2014-06-05 | 2014-08-13 | 无锡新洁能股份有限公司 | 沟槽型igbt器件及其制造方法 |
| US20170294526A1 (en) * | 2014-12-23 | 2017-10-12 | Abb Schweiz Ag | Reverse-conducting semiconductor device |
| CN108807501A (zh) * | 2018-06-05 | 2018-11-13 | 北京世港晟华科技有限公司 | 一种低导通压降的绝缘栅双极晶体管及其制备方法 |
-
2019
- 2019-04-28 CN CN201910347370.5A patent/CN110190029B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2341528A1 (en) * | 2010-01-05 | 2011-07-06 | ABB Technology AG | Power Semiconductor Device and its manufacturing method |
| CN103887331A (zh) * | 2012-12-21 | 2014-06-25 | 微机电科技香港有限公司 | 高压igbt器件的vld终端及其制备方法 |
| CN103985746A (zh) * | 2014-06-05 | 2014-08-13 | 无锡新洁能股份有限公司 | 沟槽型igbt器件及其制造方法 |
| US20170294526A1 (en) * | 2014-12-23 | 2017-10-12 | Abb Schweiz Ag | Reverse-conducting semiconductor device |
| CN108807501A (zh) * | 2018-06-05 | 2018-11-13 | 北京世港晟华科技有限公司 | 一种低导通压降的绝缘栅双极晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110190029A (zh) | 2019-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100415490B1 (ko) | 파워 모스 소자 및 그 제조 방법 | |
| EP2242107A1 (en) | Semiconductor device | |
| JPH06169088A (ja) | 半導体装置及びその製造方法 | |
| KR101955055B1 (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| CN101083284A (zh) | 具有槽电荷补偿区的半导体器件及方法 | |
| US9716187B2 (en) | Trench semiconductor device having multiple trench depths and method | |
| JP2008529279A (ja) | パワーダイオードを包含する集積回路 | |
| WO2018082455A1 (zh) | 功率器件及其制造方法 | |
| CN114975602A (zh) | 一种高可靠性的igbt芯片及其制作方法 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| CN107425054A (zh) | 一种功率半导体器件的终端结构 | |
| CN111211168A (zh) | 一种rc-igbt芯片及其制造方法 | |
| CN114464667A (zh) | 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法 | |
| CN103839990B (zh) | 一种igbt的缓冲层结构及其制作方法 | |
| CN110190029B (zh) | 一种功率半导体器件的制备方法 | |
| CN112133750A (zh) | 深沟槽功率器件及其制备方法 | |
| CN106384718B (zh) | 一种中高压沟槽型mosfet器件的制作方法及结构 | |
| CN115117151A (zh) | 一种具复合元胞结构的igbt芯片及其制作方法 | |
| CN115020240A (zh) | 一种低压超结沟槽mos器件的制备方法及结构 | |
| CN111463282B (zh) | 集成启动管和采样管的低压超结dmos结构及制备方法 | |
| CN209843715U (zh) | 一种通过连接孔改善uis的功率器件 | |
| CN107895738B (zh) | 一种阱局部高掺的mos型器件及制备方法 | |
| CN113363315A (zh) | 平面t型栅晶体管原胞结构及制作方法 | |
| JP6024117B2 (ja) | 半導体装置の製造方法 | |
| CN110729196A (zh) | 一种降低沟槽型金属氧化物半导体导通电阻的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |