JPH06169088A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH06169088A JP5191259A JP19125993A JPH06169088A JP H06169088 A JPH06169088 A JP H06169088A JP 5191259 A JP5191259 A JP 5191259A JP 19125993 A JP19125993 A JP 19125993A JP H06169088 A JPH06169088 A JP H06169088A
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Abstract

(57)【要約】 【構成】 バーチカル絶縁ゲート電界効果装置２を具え
た半導体装置１である。一主表面５に隣接する一導電型
の第１領域４を有する半導体本体３を具え、該半導体本
体に、第１領域４内に形成された反対導電型の第２領域
６及びこの第２領域と一主表面に達する整流接合８を形
成する第３領域７を設ける。一主表面から第１領域内ま
で延在する凹部９を第２及び第３領域に隣接するよう形
成し、この凹部内に、第１及び第３領域間の第２領域の
導通チャネル領域６１の導通を制御する絶縁ゲート１０
を設ける。更に、凹部から遠く離れた第２領域の部分６
ｂと整流接合を形成する第４領域１１を設ける。この整
流接合が装置の少なくとも一動作モードにおいて逆バイ
アスされ、且つ所定の降伏電圧を有し、臨界電圧以上の
印加電圧時に装置を凹部から遠く離れたこの整流接合の
近くで降伏せしめる。 【効果】 アバランシ降伏が凹部近くで生ずることが避
けられる。第４領域は浅い領域とすることができ、精密
に形成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バーチカル絶縁ゲート
電界効果装置、特に絶縁ゲートが半導体本体内に延在す
る凹部内に形成された絶縁ゲート電界効果装置を具えた
半導体装置及びその製造方法に関するものである。ここ
で、「バーチカル絶縁ゲート電界効果装置」とは、主電
流路が半導体本体の対向主表面間に存在する絶縁ゲート
電界効果装置を意味する。
【０００２】
【従来の技術】ＵＳ−Ａ− 5072266号にこのタイプのバ
ーチカル絶縁ゲート電界効果装置が開示されている。特
に、これには、半導体本体の一主表面に隣接する第１領
域内に多数の並列接続絶縁ゲート電界効果装置セルを形
成し、第１領域が半導体本体の他方の主表面上に形成さ
れた主電極への導電路として作用するようにしてパワー
MOSFETが記載されている。各装置セルは一主表面に隣接
する第１領域内に形成された反対導電型の第２半導体領
域と、第２領域と一主表面に達するｐｎ接合を形成する
第３半導体領域と、第２及び第３領域を貫通して第１領
域内まで延在する凹部とから成る。多数の装置セルの凹
部を連続トレンチを形成するよう互いに接続し、この連
続トレンチ内に連続絶縁ゲート構造を設けてトレンチに
隣接する第２領域の導通チャネル領域の導通を制御し得
るようにする。
【０００３】パワー MOSFET のような絶縁ゲート電界効
果装置を形成するのにこのような構成を使用すると、所
定の導通チャネル長に対し、プレーナ構造、即ち絶縁ゲ
ートが一主表面上に形成された構造の場合よりも高い装
置セル実装密度を達成することが可能になる。しかし、
このような構造ではトレンチの鋭いエッジ又はコーナ部
で電界が強くなるので、降伏を生ずる点が一般にトレン
チに隣接した位置になる。これは、ゲート絶縁層へのホ
ット電荷キリャアの注入による装置性能の劣化及び特に
誘導性負荷のスイッチング時における破壊的なバイポー
ラ降伏の可能性の増大のような問題を生じ得る。ＵＳ−
Ａ− 5072266号は、これらの問題を解消もしくは少なく
とも軽減するために、各第２領域に、トレンチで限界さ
れた装置セルの、導通チャネル領域から遠く離れた中心
部に強く彎曲した高ドープの補助領域を設け、この補助
領域を第１領域内にトレンチより深く延在させて、臨界
電圧以上のときに装置の降伏が半導体本体のバルク内
の、第２領域の中心高ドープ補助領域と第１領域との逆
バイアスｐｎ接合の近傍で生ずるようにしている。
【０００４】このようにすると、アバランシ降伏の開始
点がトレンチから遠く離れた位置に移り、ゲート絶縁層
へのホット電荷キャリアの注入の可能性が減少する。ア
バランシ降伏の開始点の半導体バルクの内への移動は、
装置を誘導性負荷のスイッチングに使用する場合に有利
となる。その理由は、半導体本体のバルク内では大電流
を流すことができるので、誘導性負荷のスイッチング時
に発生し得る装置の端子電圧の急上昇により生ずる過大
エネルギーを、アバランシ降伏がトレンチ絶縁ゲート構
造近くで始まる場合よりも遥かに高速に消散させること
ができるためである。
【０００５】
【発明が解決しようとする課題】ＵＳ−Ａ− 5072266号
に記載されているように、製造に当っては第２領域の高
ドープの補助領域を第１マスクを経て不純物を導入して
形成し、次いで第２マスクを用いて不純物を導入して第
２領域の導通チャネル形成領域及び第３領域を形成する
と共に第３マスクを用いてトレンチを形成する。これら
３つの別個のマスク間のミスアライメント公差を考慮す
る必要があること勿論であり、このアライメント公差は
最小製造寸法又は設計に制限を課し、また発生し得るミ
スアライメントは装置セルのいくつかを他の製造セルよ
りも寄生バイポーラ作用による降伏を受け易くする。更
にアライメント問題はバッチ製造においてバッチごとに
製造特性の再現性に悪影響を与える。
【０００６】また、第２領域の中心高ドープ補助領域の
形成には高いドーピング濃度及び長い拡散又はドライブ
イン時間を必要とし、中心高ドープ補助領域の深さ及び
曲率を精密に制御することが困難であり、降伏を生じる
電圧が正確にならず、再現性も悪くなる。更に、これら
の補助領域は高濃度にドープされ且つ深いために、これ
ら領域が導通チャネル領域を侵食して装置のしきい値電
圧に悪影響を及ぼす可能性がある。更に、中心高ドープ
補助領域を一般に低ドープのドレインドリフト領域内ま
で延在させることは装置をパンチスルーし易くし、従っ
て降伏電圧が一般にエピタキシヤル層である第１領域の
厚さ及びドーピング濃度に一層影響されやすくなる。第
１領域の特性もバッチごとに変化し得る。
【０００７】
【課題を解決するための手段】本発明は、バーチカル絶
縁ゲート電界効果装置を具えた半導体装置であって、一
主表面に隣接する一導電型の第１半導体領域を有する半
導体本体と、一主表面に隣接するこの第１領域内に形成
された反対導電型の第２半導体領域と、この第２領域と
一主表面に達する整流接合を形成する第３領域と、一主
表面から第１領域内まで延在し第２及び第３領域に隣接
する凹部と、この凹部内に形成され、この凹部に隣接す
る第２領域の比較的低ドープの第１部分で形成される第
１及び第３領域間の導通チャネル領域の導通を制御する
絶縁ゲートと、前記凹部から遠く離れた第２領域の比較
的高ドープの第２部分と整流接合を形成する第４領域と
を具え、この整流接合が装置の少なくとも一つの動作モ
ードにおいて逆バイアスされ、且つこの整流接合が臨界
電圧以上の印加電圧時に装置を前記凹部から遠く離れた
この整流接合の近くで降伏せしめる所定の降伏電圧を有
していることを特徴とする。
【０００８】このように、本発明装置では、第４領域が
凹部から遠く離れた第２領域の一部分と整流接合を形成
し、臨界電圧以上の印加電圧時に凹部から遠く離れたこ
の整流接合が装置をその接合の近傍で降伏せしめる。従
って、トレンチ近くでアバランシ降伏を生ずる可能性が
なくなる、或は少なくとも減少する。US-A- 507266号に
記載された構造と異なり、第４及び第２領域で与えられ
る降伏構造は半導体本体内に深く延在させる必要がな
い。第４領域は極めて浅い領域にすることができ、従っ
てこの領域を半導体領域とする場合には極めて精密に制
御された特性、例えばドーピング濃度及び深さを有する
ものとすることができる。更に、本発明による降伏構造
はパンチスルーの可能性を増大しない。
【０００９】第２領域の第２部分は一主表面に隣接さ
せ、一主表面上に設けられる装置の主電極により第３領
域に電気的に短絡させて寄生バイポーラトランジスタ作
用を禁止させることができる。第３領域は一導電型の領
域にすることができ、またＵＳ−Ａ− 4983535号に記載
されているように第２領域への整流（例えばショット
キ）接点とすることもできる。第４領域は、第１領域よ
り高濃度にドープされ、第２領域の第２部分とｐｎ接合
を形成する半導体領域とするのが好ましい。絶縁ゲート
は凹部表面を覆う絶縁層と、凹部内に絶縁層上に設けら
れた導電材料の充填体とを具えるものとすることができ
る。
【００１０】絶縁ゲート電界装置は、並列接続装置セル
のアレーを具えるパワー半導体装置とすることができ、
各装置セルは一主表面に隣接する第１領域内に形成され
た反対導電型の第２半導体領域と、この第２領域と一主
表面に達する整流接合を形成する第３領域と、一主表面
から第１領域内まで延在して第２及び第３領域に隣接す
る凹部とを具え、これら装置セルの凹部が互いに接続さ
れて連続トレンチを構成し、絶縁ゲートがこのトレンチ
内に形成され、これら装置セルの第２領域の導通チャネ
ル領域の導通を制御する連続絶縁ゲート構造を構成し、
各第２領域が、トレンチから離れて位置すると共に各別
の第４領域と整流接合を形成する比較的高ドープの第２
部分を有し、この整流接合が装置の少なくとも一動作モ
ードにおいて逆バイアスされ、且つこの整流接合が臨界
電圧以上の印加電圧時に装置をトレンチから遠く離れた
この整流接合の近くで降伏せしめる所定の降伏電圧を有
するようにすることができる。
【００１１】一例では、各第４領域を第２領域の比較的
低ドープの部分で限界し、第２領域の比較的高ドープの
部分を一主表面に隣接させると共に第３領域で限界す
る。一般に、各第２領域の第２部分が関連する第４領域
を一主表面から離間させる。本発明はバーチカル絶縁ゲ
ート電界効果装置を具えた半導体装置を製造する方法も
提供するものであり、本発明方法においては、一主表面
に隣接する一導電型の第１領域を有する半導体本体を準
備し；規則正しいメッシュ状の第１マスク窓を有する第
１マスクを一主表面上に設け；不純物を第１マスク孔を
通して導入して、後に複数の反対導電型の第２領域の比
較的低ドープの第１部分になる反対導電型の比較的低ド
ープの第１エリアを形成し；他の不純物を第１マスクを
通して導入して、後に複数の一導電型の第３領域になる
一導電型の第２エリアを形成し；第２エリアの上方に規
則正しいメッシュ状マスク孔を有する第２マスクを一主
表面上に設け、第２マスクを通して半導体本体をエッチ
ングして第１及び第２エリアを貫通して第１領域内まで
延在するメッシュ状トレンチを形成して第１及び第２エ
リアを複数の第２領域の第１部分及び第３領域にそれぞ
れ分割し；トレンチ表面上に絶縁層を設けると共にこの
絶縁層上に導電層を設けて、トレンチに隣接する第２領
域の比較的低ドープの部分で形成される第１及び第３領
域間の導通チャネル領域の導通を制御する絶縁ゲート構
造を形成し；一導電型の不純物を一主表面内に、第２領
域の第１部分をオーバドープするには不十分な濃度で導
入して第３領域のドーパント濃度より低く第１領域のド
ーパント濃度より高いドーパント濃度を有する一導電型
の第４領域を形成し；反対導電型の不純物を第３領域を
オーバドープするには不十分な濃度で導入して第２領域
の比較的高ドープの第２部分を形成し、トレンチから遠
く離れた各第２領域のこの各第２部分が関連する第４領
域との間に、装置の少なくとも一動作モードにおいて逆
バイアスされ且つ臨界電圧以上の印加電圧時に降伏する
所定の降伏電圧を有するｐｎ接合を形成するようにした
ことを特徴とする。
【００１２】この方法は比較的簡単であり、第２領域の
第１部分と第３領域をセルフアライメントで形成するこ
とができる。更に、第２領域の第２部分及び第４領域が
それぞれ第３領域及び第２領域の第１部分をオーバドー
プしないためにこれら領域の形成にマスクを必要としな
いので、これら領域も自動的にアライメントし、従って
所要の降伏構造が他に何のマスクも必要とすることなく
得られる。このことは、考慮しなければならない起り得
るミスアライメントの数が減少し、装置寸法の減少、オ
ン抵抗値の低減又はチップサイズの縮小が可能になるこ
とを意味する。
【００１３】
【実施例】本発明の実施例を図面を参照して以下に詳細
に説明する。尚、図面は正しい寸法比で示してなく、明
瞭のために種々の寸法、特に層や領域の厚さを大きく拡
大してある。また、全図を通して対応する部分には同一
の参照番号を付してある。
【００１４】図面につき説明すると、図面にはバーチカ
ル絶縁ゲート電界効果装置２を具えた本発明半導体装置
が示されており、この半導体装置は、一主表面５に隣接
する一導電型の第１半導体領域４を有する半導体本体３
と、一主表面５に隣接する前記第１領域４内に形成され
た反対導電型の第２半導体領域６と、前記第２領域６と
一主表面５に達する整流接合８を形成する第３領域７
と、一主表面５から前記第１領域４内まで延在し前記第
２及び第３領域６及び７に隣接する凹部９と、前記凹部
９内に形成され、前記凹部９に隣接する前記第２領域６
の比較的低ドープの第１部分６ａで形成される第１及び
第３領域内の導通チャネル領域６１の導通を制御する絶
縁ゲート１０と、前記凹部９から遠く離れた前記第２領
域の比較的高ドープの第２部分６ｂと整流接合１２を形
成する第４領域１１とを具え、この整流接合が装置の少
なくとも一つの動作モードにおいて逆バイアスされると
共に臨界電圧以上の印加電圧時に装置を前記凹部９から
遠く離れたこの整流接合１２の近くで降伏せしめる所定
の降伏電圧を有している。
【００１５】このように、本発明装置では、第４領域１
１が凹部９から遠く離れた第２領域６の一部分６ｂと整
流接合１２を形成し、臨界電圧Ｖｃ以上の印加電圧時に
凹部９から遠く離れたこの整流接合１２が装置をその接
合の近傍で降伏せしめる。従って、凹部９近くでアバラ
ンシ降伏を生ずる可能性がなくなる、或は少なくとも減
少する。第４領域は極めて浅い領域にすることができ、
従ってこの領域を半導体領域とする場合には極めて精密
に制御された特性、例えばドーピング濃度及び深さを有
するものとすることができる。更に、本発明による降伏
構造はパンチスルーの可能性を増大しない。
【００１６】図面につき更に詳しく説明すると、図１及
び２は本発明半導体装置の一実施例の一部分の断面図及
び上部金属化層を除去した上面図を示す。本例では、半
導体装置１は共通のドレイン領域を有する多数（一般に
何百）の並列接続絶縁ゲート電界効果装置セル２０（図
１には１つのセルが、図２には複数のセルが示されてい
る）から成るバーチカルパワー絶縁ゲート電界効果トラ
ンジスタ２を具えている。本例では共通ドレイン領域は
一導電型（ｎ導電型）の比較的高ドープの基板１３によ
り与えられ、その上に第１領域４が低ドープエピタキシ
ャル層として設けられ、これがドレインドリフト領域を
形成する。ドレイン電極１４が基板１３の自由表面１５
上に設けられる。
【００１７】第１領域のドーピング濃度及び厚さは装置
の所望の定格電圧に依存するが、例えば６〜７μm の厚
さ及び１Ω−cmの抵抗率を有するものとすることができ
る。装置セル２０は、図２に示すように規則正しい格子
又はメッシュを形成する単一の連続トレンチとして形成
した凹部９により限界される。図２に示す例では、格子
は方形格子である。しかし、装置セルは他の形状、例え
ば六角形又は長方形の格子にすることもでき、また平行
行の形に形成することもできる。絶縁ゲート１０はトレ
ンチ９内に、同様に連続絶縁ゲート構造として形成す
る。絶縁ゲート構造１０は、本例ではトレンチの壁面上
に設けた薄い熱酸化ゲート絶縁層１０ａと、トレンチ９
内にゲート絶縁層１０ａ上に設けた一般にドープ多結晶
シリコンの導電性充填体１０ｂの形態のゲート導電領域
とを具える。
【００１８】プレーナ装置、即ちＤＭＯＳ技術と同様
に、図２から明らかなように、各装置セルは絶縁ゲート
構造１０により限界され、各セルは図２に破線Ｘで示す
ようなトレンチの中心線に沿って仮想の境界を有する。
各セル２０は、第１領域４とｐｎ接合４ａを形成する比
較的低ドープの第１部分６ａを有する第２領域６から成
る。この第１部分６ａは、後に詳述するようにプレーナ
技術を用いて、第１部分６ａがトレンチ９により限界さ
れてこれに隣接し、この第１部分６ａが絶縁ゲート構造
１０に隣接する導通チャネル領域６１を与えるように形
成する。その上に何の領域もなければ、ｐｎ接合４ａは
各セルの中心部で一主表面５に現れる。第４領域１１と
整流接合１２を形成する第２領域６の第２部分６ｂを比
較的高ドープに、且つトレンチ９から遠く離れた第１部
分６ａの内周縁を越えて延在するように形成する。図１
の実施例では、各セル２０の比較的高ドープの第２部分
６ｂが装置セル２０の中心部において一主表面まで延在
している。
【００１９】装置セルの第３、即ちソース領域７は、比
較的低ドープの第１部分６ａと同様にプレーナ技術を用
いて、各ソース領域の外周縁がトレンチ９により限界さ
れ、その内周縁が第２領域６の比較的高ドープの第２部
分６ｂとｐｎ接合７ａを形成するように形成する。本例
では、第４領域１１は、ドレインリフト領域４より僅か
に高ドープであるがソース領域７ほど高ドープでない一
導電型の半導体領域とする。代表的には、第４領域１１
はドレインドリフト領域４の２〜１０倍のドーピング濃
度を有し、比較的低ドープの第１部分６ａの内周縁によ
り限界されると共に比較的高ドープの第２部分６ｂの下
に位置して第２部分６ｂとｐｎ接合１２を形成するよう
にする。
【００２０】半導体本体３の一主表面５を絶縁層１６で
被覆し、これに接点窓をあけ、金属化層をソース領域７
及び絶縁ゲート構造に接触させる。ソース金属化層１７
のみを図１に示してある。図１から明らかなように、ソ
ース金属化層１７はソース領域７を並列に接続すると共
に各ソース領域７を関連する第２領域６の第２部分６ｂ
に短絡させて寄生バイポーラ作用を禁止している。
【００２１】当業者であれば、特に絶縁ゲート電界効果
装置がパワー装置である場合にはその周縁に電界軽減エ
ッジ終端手段を設けるのが好ましいことを理解される。
このエッジ終端手段はUS-A-5072266号に記載されている
ものと同様のものとすることができ、例えばその図２に
示されているように絶縁ゲート構造１０を含む格子状ト
レンチ９の最外側コーナ部を包囲する比較的高ドープの
ｐ導電型ガードリング３０とすることができる。このガ
ードリング３０はアクティブ装置構造の形成前に形成す
ることができる。このガードリング３０には、このリン
グから絶縁ゲート電界効果装置を取り囲むフィールド酸
化物（図示せず）上まで延在する電界軽減電極を設ける
ことができる。例えば 800〜1000ボルト又はそれ以上の
ような高い降伏電圧装置に対しては、エッジ終端手段
は、例えば US-A- 4573066号（特開昭58-227791 号）、
US-A- 4774560号（特開昭58-10358号) 及び US-A- 470
7719号（特開昭60-256814 号）に記載されているように
１個以上の電界軽減半導体リングを含むものとすること
ができる。
【００２２】図１及び２に示す装置を製造する好適な方
法を図３〜８参照して以下に簡単に説明する。一主表面
上のマスク１８を慣例のフォトリソグラフィ方法を用い
てパターン化して格子状又はメッシュ状窓１８ｂを限界
するマスク部分１８ａを形成する。本例ではマスク１８
は硬質マスク、即ち酸化シリコン層のような堆積絶縁層
とする。反対導電型、本例ではｐ導電型の不純物、通例
ホウ素イオンを、代表的には４５〜100 KeV の範囲内の
エネルギー、例えば７０Kev 及び２〜３×１０13イオン
／cm2 のドーズで導入、一般に注入し、次いで半導体本
体を加熱してドライブインさせて、図３に示すようにマ
スク部分１８ａの下に開口部を有する所望の深さの連続
ｐ導電型第１エリア６ａ′を形成する。
【００２３】次に、一導電型、本例ではｎ導電型の不純
物をヒ素イオン又はリンイオンとして代表的には約８０
KeVのエネルギー及び５×１０15／cm2 のドーズで同一
のマスク１８を通して導入、一般に注入してｐ導電型第
１エリア６′ａ内にこれにアライメントした連続ｎ導電
型第２エリア７′（後にソース領域７になる）を形成す
る。次に、再び一導電型の不純物をヒ素イオンとして導
入、一般に注入して第４領域１１を形成する。それぞれ
の注入のドーズ及びエネルギーは、第４領域１１がｎ導
電型第２エリア７′より低ドープであるが第１領域４よ
り高ドープになると共に、図４に示すようにｐ導電型第
１エリア６′ａオーパドープしないように選択する。ｎ
導電型第２エリア７′を形成する不純物及び第４領域１
１を形成する不純物は慣例の技術を用いて第１領域４内
に一緒にドライブイン（拡散）させることができ、或は
第４領域１１を形成する不純物をｎ導電型第２エリア
７′を形成する不純物のドライブイン後に注入し、次い
で既に拡散した不純物を殆ど移動させないように極めて
短い急速熱アニール処理を施すことができる。後者の方
法の方が第４領域１１の深さを大きく制御することがで
きる。後者の場合には第４領域を形成する不純物を絶縁
ゲート構造の形成後に注入させることができる。
【００２４】他の可能な変更例では、第４領域を、マス
ク１８の形成前にｎ導電型不純物、代表的にはリンイオ
ンを２×１０12イオン／cm2 のドーズ及び１２０KeV の
エネルギーで一主表面５内に注入し、得られた連続層を
後にｐ導電型第１エリア６′ａを形成する不純物の導入
によるオーバドーピングにより第４領域１１に分割する
ことにより形成することもできる。この場合には、不純
物が後続の製造工程中にドライブインされる。しかし、
この方法では第４領域１１の深さ及びドーピングプロフ
ァイルをあまり良好に制御することはできない。
【００２５】次に、同じく一般に硬質マスクである他の
マスク１９を、図５に示すように先のマスク窓１８ｂの
中心に位置する格子状又はメッシュ状窓１９ａを画成す
るよう形成する。次に、トレンチ９を一般にプラズマエ
ッチング又はＲＩＥ（反応イオンエッチング）のような
異方性エッチング方法を用いてエッチングし、次いでで
きれば短時間の等方性エッチングによりトレンチのコー
ナ部９ａを丸める。
【００２６】当業者であれば理解されるように、トレン
チのエッチングは各別の導通チャネル領域形成領域６ａ
及び各別のソース領域７を限界する（図６）。次に薄い
熱酸化層２３を図７に示すように一主表面５上及びトレ
ンチ９内に成長させる。この熱酸化層２３をゲート絶縁
層として使用する。
【００２７】次に、導電材料の層、本例ではｎ導電型ド
ープ多結晶シリコンの層を堆積し、次いで絶縁層２３の
上表面が露出するまでエッチバックし、トレンチ９内の
導電材料は残存させてゲート導電領域１０ｂを形成す
る。次に、不純物を導入、一般に注入し、次いでドライ
ブインして図８に示すような第２領域６の比較的高ドー
プの第２部分６ｂを形成する。一般にこの不純物は代表
的には６０KeV のエネルギー及び約１×１０15イオン／
cm2 のドーズのホウ素イオンとする。この注入工程は、
そのドーズがソース領域をオーバドープするのに不十分
であるためにマスク無しで実施することができ、次のド
ライブインを部分６ｂが第４領域１１の上部を、ｐｎ接
合１２の所望の深さに応じてオーバドープするよう選択
することができる。必要に応じ、絶縁ゲート構造１０を
この注入工程中マスクすることができる。
【００２８】次に、絶縁層、例えば酸化シリコン層を堆
積し、慣例の技術を用いてパターン化して絶縁領域１６
を形成する。次に金属化層を一主表面上に設けパターン
化してソース領域７を第２部分６ｂに短絡するソース金
属化層１７及び絶縁ゲート金属化層（図示していないが
ゲート電極線Ｇで模式的に示してある）を形成する。ド
レイン金属化層１４を図１に示すように他方の主表面１
５上に設ける。
【００２９】図１及び２に示す上述した装置の動作にお
いては、適切な電圧をソース及びドレイン金属化層１７
及び１４に供給すると共に適切なゲート電圧をゲートＧ
に供給して導通チャネル領域６１に導通チャネルを発生
させると、電流がソース及びドレイン電極Ｓ及びＤ間を
流れる。誘導性負荷のスイッチング時に発生するような
臨界電圧以上の電圧がドレイン電極に供給されても、ア
バランシ降伏がトレンチコーナ部９ａの近くではなくト
レンチ９から遠く離れた半導体本体のバルク内のｐｎ接
合１２の近くで発生するので、装置をトレンチコーナ部
近くの降伏の副作用、即ちバイポーラ降伏による装置破
壊又はゲート絶縁層１０ａ内へのホットキャリア注入に
よる性能劣化から保護することができる。
【００３０】アバランシ降伏がｐｎ接合１２で発生する
実際の電圧は種々の領域の相対不純物濃度により決り、
特に第２部分６ｂ及び第４領域１１の不純物濃度により
決まる。当業者であればこれらの濃度を所望の如く選択
して装置の所望の定格電圧に等しい降伏電圧を達成する
ことができる。ｐｎ接合１２は平面ではなく彎曲させて
逆バイアス時の接合部の電界を増大させ、これによりｐ
ｎ接合１２の降伏電圧を調整することもできる。
【００３１】上述した種々の領域の導電型は反対にする
こともでき、またシリコン以外の他の種々の材料又はそ
れらの組合せを用いることもできること勿論である。上
述の例ではソース領域７を半導体領域としたが、ＵＳ−
Ａ−4983535 号に記載されているように第２領域に対し
ショットキ接点を形成する導電領域とすることもでき
る。上述した絶縁ゲート電界効果装置は個別装置とする
ことができ、また他のアクティブ装置素子、例えば論理
装置と集積化することもでき、この場合には絶縁ゲート
電界効果装置をパワー装置としていわゆるインテリジェ
ントパワースイッチ又はスマート個別装置を製造するこ
とができる。
【００３２】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形を加えることができ
る。例えば、上述した各構成要素と等価の構成要素や、
半導体分野で従来公知の構成要素を用いることができ、
さらに上述した実施例の構成要素の構成の一部を交換し
たり、構成要素を加えることもできる。特許請求の範囲
は構成要素の組み合わせとして記載されているが、本発
明で解決すべき技術的な問題の一部又は全部を解決す
る、しないにかかわらず、本明細書に開示された新規な
構成又は構成要素の組合せも本発明の範囲に含まれるも
のである。
【図面の簡単な説明】
【図１】本発明半導体装置の一実施例の一部を示す断面
図である。
【図２】本発明半導体装置の一部を、上部金属化層を除
去して示す上面図である。
【図３】図１に示す半導体装置の製造方法の一工程を示
す断面図である。
【図４】図１に示す半導体装置の製造方法の次の工程を
示す断面図である。
【図５】図１に示す半導体装置の製造方法の次の工程を
示す断面図である。
【図６】図１に示す半導体装置の製造方法の次の工程を
示す断面図である。
【図７】図１に示す半導体装置の製造方法の次の工程を
示す断面図である。
【図８】図１に示す半導体装置の製造方法の次の工程を
示す断面図である。
【符号の説明】
１ 半導体装置 ２ バーチカル絶縁ゲート電界効果装置 ３ 半導体本体 ４ 第１領域（ドレインドリフト領域） ５ 一主表面 ６ 第２領域 6a 第１部分 6b 第２部分 ７ 第３領域（ソース領域） ８ 整流接合 ９ 凹部（トレンチ） 10 絶縁ゲート構造 10a ゲート絶縁層 10b ゲー導電領域 11 第４領域 12 整流接合 13 基板 14 ドレイン電極 15 反対側主表面 16 絶縁層 17 ソース電極 20 絶縁ゲート電界効果装置セル 61 導通チャネル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー レオナード グッドイヤー イギリス国 サリー レッドヒル リッジ ウェイ コート 19

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 バーチカル絶縁ゲート電界効果装置を具
    えた半導体装置であって、一主表面に隣接する一導電型
    の第１半導体領域を有する半導体本体と、一主表面に隣
    接するこの第１領域内に形成された反対導電型の第２半
    導体領域と、この第２領域と一主表面に達する整流接合
    を形成する第３領域と、一主表面から第１領域内まで延
    在し第２及び第３領域に隣接する凹部と、この凹部内に
    形成され、この凹部に隣接する第２領域の比較的低ドー
    プの第１部分で形成される第１及び第３領域間の導通チ
    ャネル領域の導通を制御する絶縁ゲートと、前記凹部か
    ら遠く離れた第２領域の比較的高ドープの第２部分と整
    流接合を形成する第４領域とを具え、この整流接合が装
    置の少なくとも一つの動作モードにおいて逆バイアスさ
    れ、且つこの整流接合が臨界電圧以上の印加電圧時に装
    置を前記凹部から遠く離れたこの整流接合の近くで降伏
    せしめる所定の降伏電圧を有していることを特徴とする
    半導体装置。
  2. 【請求項２】 第２領域の第２部分が一主表面に隣接
    し、一主表面に設けられた装置の主電極により第３領域
    に電気的に短絡されていることを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 第３領域が一導電型の半導体領域である
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 【請求項４】 第４領域が、第１領域より高濃度にドー
    プされ且つ第２領域の第２部分とｐｎ接合を形成する一
    導電型の半導体領域であることを特徴とする請求項１〜
    ３の何れかに記載の半導体装置。
  5. 【請求項５】 第２領域の第２部分が前記第４領域を一
    主表面から分離していることを特徴とする請求項４記載
    の半導体装置。
  6. 【請求項６】 絶縁ゲート電界効果装置が並列接続の装
    置セルのアレーを具え、各装置セルが一主表面に隣接す
    る第１領域内に形成された反対導電型の第２半導体領域
    と、この第２領域と一主表面に達する整流接合を形成す
    る第３領域と、一主表面から第１領域内まで延在して第
    ２及び第３領域に隣接する凹部とを具え、これら装置セ
    ルの凹部が互いに接続されて連続トレンチを構成し、絶
    縁ゲートがこのトレンチ内に形成され、これら装置セル
    の第２領域の導通チャネル領域の導通を制御する連続絶
    縁ゲート構造を構成し、各第２領域が、トレンチから離
    れて位置すると共に各別の第４領域と整流接合を形成す
    る比較的高ドープの第２部分を有し、この整流接合が装
    置の少なくとも一動作モードにおいて逆バイアスされ、
    且つこの整流接合が臨界電圧以上の印加電圧時に装置を
    トレンチから遠く離れたこの整流接合の近くで降伏せし
    める所定の降伏電圧を有していることを特徴とする請求
    項１〜３の何れかに記載の半導体装置。
  7. 【請求項７】 各第４領域が、第１領域より高濃度にド
    ープされ且つ第２領域の比較的低ドープの第１部分によ
    り限界された一導電型の半導体領域を具え、第２領域の
    比較的高ドープの第２部分が一主表面に隣接すると共に
    第３領域により限界されていることを特徴とする請求項
    ６記載の半導体装置。
  8. 【請求項８】 各第２領域の第２部分が関連する第４領
    域を一主表面から分離していることを特徴とする請求項
    ７記載の半導体装置。
  9. 【請求項９】 絶縁ゲートが凹部表面を覆う絶縁層と、
    凹部内にこの絶縁層上に設けられた導電材料の充填体と
    を具えていることを特徴とする請求項１〜８の何れかに
    記載の半導体装置。
  10. 【請求項１０】 バーチカル絶縁ゲート電界効果装置を
    具えた半導体装置を製造するに当り、一主表面に隣接す
    る一導電型の第１領域を有する半導体本体を準備し；規
    則正しいメッシュ状の第１マスク窓を有する第１マスク
    を一主表面上に設け；不純物を第１マスク孔を通して導
    入して、後に複数の反対導電型の第２領域の比較的低ド
    ープの第１部分になる反対導電型の比較的低ドープの第
    １エリアを形成し；他の不純物を第１マスクを通して導
    入して、後に複数の一導電型の第３領域になる一導電型
    の第２エリアを形成し；第２エリアの上方に規則正しい
    メッシュ状マスク孔を有する第２マスクを一主表面上に
    設け、第２マスクを通して半導体本体をエッチングして
    第１及び第２エリアを貫通して第１領域内まで延在する
    メッシュ状トレンチを形成して第１及び第２エリアを複
    数の第２領域の第１部分及び第３領域にそれぞれ分割
    し；トレンチ表面上に絶縁層を設けると共にこの絶縁層
    上に導電層を設けて、トレンチに隣接する第２領域の比
    較的低ドープの部分で形成される第１及び第３領域間の
    導通チャネル領域の導通を制御する絶縁ゲート構造を形
    成し；一導電型の不純物を一主表面内に、第２領域の第
    １部分をオーバドープするには不十分な濃度で導入して
    第３領域のドーパント濃度より低く第１領域のドーパン
    ト濃度より高いドーパント濃度を有する一導電型の第４
    領域を形成し；反対導電型の不純物を第３領域をオーバ
    ドープするには不十分な濃度で導入して第２領域の比較
    的高ドープの第２部分を形成し、トレンチから遠く離れ
    た各第２領域のこの各第２部分が関連する第４領域との
    間に、装置の少なくとも一動作モードにおいて逆バイア
    スされ且つ臨界電圧以上の印加電圧時に降伏する所定の
    降伏電圧を有するｐｎ接合を形成するようにしたことを
    特徴とする半導体装置の製造方法。
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