CN111933527A - 沟槽igbt和其制作方法 - Google Patents

沟槽igbt和其制作方法 Download PDF

Info

Publication number
CN111933527A
CN111933527A CN201910395360.9A CN201910395360A CN111933527A CN 111933527 A CN111933527 A CN 111933527A CN 201910395360 A CN201910395360 A CN 201910395360A CN 111933527 A CN111933527 A CN 111933527A
Authority
CN
China
Prior art keywords
manufacturing
trench igbt
semiconductor substrate
trench
oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910395360.9A
Other languages
English (en)
Inventor
高东岳
薛维佳
蔡文伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GTA Semiconductor Co Ltd
Original Assignee
Advanced Semiconductor Manufacturing Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Manufacturing Co ltd filed Critical Advanced Semiconductor Manufacturing Co ltd
Priority to CN201910395360.9A priority Critical patent/CN111933527A/zh
Publication of CN111933527A publication Critical patent/CN111933527A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽IGBT和其制作方法,其中制作方法包括以下步骤:在半导体衬底的上表面注入p型杂质离子;对半导体衬底进行刻蚀以形成沟槽;进行牺牲氧化,再进行栅氧化以在半导体衬底的上表面形成第一氧化层和在沟槽中形成栅氧化层;p型杂质离子在牺牲氧化和栅氧化的过程中的温度的作用下向半导体衬底的内部扩散以形成p型体区;在沟槽中淀积多晶硅。本发明在沟槽IGBT的制作过程中,将p型体区注入步骤移到沟槽形成之前,利用沟槽牺牲氧化和栅氧化的热过程推进以形成p型体区,使得半导体衬底的翘曲程度大大降低。

Description

沟槽IGBT和其制作方法
技术领域
本发明属于IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)制作技术领域,尤其涉及一种沟槽IGBT和其制作方法。
背景技术
现有的沟槽IGBT往往包含p型体区,为了制作该p型体区,往往采用如下步骤:首先,在如图1所示的半导体衬底11中进行刻蚀,形成沟槽101。然后,进行牺牲氧化。在牺牲氧化的过程中,首先参照图2形成牺牲氧化层110,牺牲氧化层110覆盖沟槽101的内表面以及半导体衬底11的上表面;然后参照图3将牺牲氧化层110腐蚀掉。接下来,参照图4,进行栅氧化,在半导体衬底11的上表面形成第一氧化层106,并在沟槽101的内表面形成栅氧化层102。接下来,如图5所示,在沟槽101中淀积多晶硅,并对淀积的多晶硅进行腐蚀,以使多晶硅的上表面与第一氧化层106的上表面处于同一平面,形成多晶硅栅103,其中,第一氧化层106也受到腐蚀而变薄。然后,向半导体衬底11中注入p型杂质离子。p型杂质离子注入半导体衬底11后,集中于半导体衬底11的上表面。然后,经过1100℃以上的热过程推进,参照图6,形成一定深度的p型体区104。作为半导体衬底的多晶材料在经过高温以后,晶粒会增大,晶界会减少,即多晶会收缩,从而使半导体衬底(圆片)的应力发生明显改变,使半导体衬底产生明显的张应力,半导体衬底向上翘曲。沟槽IGBT由于深沟槽的存在,多晶的表面积很大,半导体衬底经过高温后张应力更大,半导体衬底向上翘曲的会很严重,最终导致半导体衬底在后续的注入和光刻工艺无法被设备吸住,无法加工。特别是随着沟槽IGBT的沟槽密度的增加,多晶的表面积会更大,半导体衬底经过高温后的张应力也会更大,翘曲问题会更严重。
发明内容
本发明要解决的技术问题是为了克服现有技术在沟槽IGBT的过程中,半导体衬底翘曲严重、影响制作的缺陷,提供一种沟槽IGBT和其制作方法。
本发明是通过下述技术方案来解决上述技术问题:
本发明提供一种沟槽IGBT的制作方法,该制作方法包括以下步骤:
S1、在半导体衬底的上表面注入p型杂质离子;
S2、对半导体衬底进行刻蚀以形成沟槽;
S3、进行牺牲氧化,再进行栅氧化以在半导体衬底的上表面形成第一氧化层和在沟槽中形成栅氧化层;p型杂质离子在牺牲氧化和栅氧化的过程中的温度的作用下向半导体衬底的内部扩散以形成p型体区;
S4、在沟槽中淀积多晶硅。
较佳地,牺牲氧化和栅氧化的温度为1000~1200摄氏度。
较佳地,牺牲氧化和栅氧化的温度为1100摄氏度。
较佳地,牺牲氧化和栅氧化持续时间的总和为60~120分钟。
较佳地,牺牲氧化和栅氧化持续时间的总和为90分钟。
较佳地,p型杂质离子包括硼离子。
较佳地,步骤S2包括:采用干法刻蚀工艺对半导体衬底进行刻蚀以形成沟槽。
较佳地,步骤S4包括:采用化学气相沉积工艺在沟槽中淀积多晶硅。
较佳地,在步骤S4之后,制作方法还包括以下步骤:
S5、对多晶硅进行腐蚀,以使多晶硅的上表面与第一氧化层的上表面处于同一平面。
本发明还提供一种沟槽IGBT,该沟槽IGBT采用本发明的沟槽IGBT的制作方法制作。
本发明的积极进步效果在于:本发明在沟槽IGBT的制作过程中,将p型体区注入步骤移到沟槽形成之前,利用沟槽牺牲氧化和栅氧化的热过程推进以形成p型体区,使得半导体衬底的翘曲程度大大降低。
附图说明
图1为现有技术的沟槽IGBT在制作形成沟槽后的状态示意图。
图2为现有技术的沟槽IGBT在制作形成牺牲氧化层后的状态示意图。
图3为现有技术的沟槽IGBT在完成牺牲氧化后的状态示意图。
图4为现有技术的沟槽IGBT在制作形成栅氧化层后的状态示意图。
图5为现有技术的沟槽IGBT在制作形成多晶硅栅后的状态示意图。
图6为现有技术的沟槽IGBT在制作形成p型体区后的状态示意图。
图7为本发明的一较佳实施例的沟槽IGBT的制作方法的流程图。
图8为本发明的一较佳实施例的沟槽IGBT的制作方法在注入p型杂质离子的步骤后的状态示意图。
图9为本发明的一较佳实施例的沟槽IGBT的制作方法在形成沟槽后的状态示意图。
图10为本发明的一较佳实施例的沟槽IGBT的制作方法在牺牲氧化和栅氧化的步骤后的状态示意图。
图11为本发明的一较佳实施例的沟槽IGBT的制作方法在形成多晶硅栅后的状态示意图。
具体实施方式
下面通过一较佳实施例的方式进一步说明本发明,但并不因此将本发明限制在所述的实施例范围之中。
本实施例提供一种沟槽IGBT的制作方法,参照图7,该制作方法包括以下步骤:
步骤S201、如图8所示,在半导体衬底的上表面注入p型杂质离子。在本实施例中,p型杂质离子采用硼离子。p型杂质离子注入后,不直接施加高温推进工艺,p型杂质离子集中于半导体衬底11的上表面。
步骤S202、参照图9,对半导体衬底11进行刻蚀以形成沟槽101。在本实施例中,采用干法刻蚀工艺对半导体衬底进行刻蚀以形成沟槽,其工艺效果较好。
步骤S203、参照图10,进行牺牲氧化,再进行栅氧化以在半导体衬底的上表面形成第一氧化层106和在沟槽中形成栅氧化层102。在本实施例中,牺牲氧化和栅氧化的温度均为1100摄氏度,牺牲氧化和栅氧化的步骤持续时间的总和为90分钟。在牺牲氧化和栅氧化的过程中,p型杂质离子在牺牲氧化和栅氧化的高温的作用下向半导体衬底11的内部扩散以形成p型体区104。也即,形成p型体区104的过程利用了牺牲氧化和栅氧化的高温,不必再专门设置高温推进的步骤。在其他可选的实施方式中,牺牲氧化和栅氧化的较佳的温度范围为1000~1200摄氏度,牺牲氧化和栅氧化持续时间的总和的较佳范围为60~120分钟。
步骤S204、在沟槽中淀积多晶硅。在本实施例中,采用化学气相沉积工艺在沟槽中淀积多晶硅,以获得较佳的淀积效果。
在沟槽中淀积多晶硅后,多晶硅填满沟槽。但时常会发生多晶硅凸出于沟槽的上表面的情况,此时,还需要进行以下步骤:
步骤S205、对多晶硅进行腐蚀,以使多晶硅的上表面与第一氧化层106的上表面处于同一平面。腐蚀后形成多晶硅栅103后的状态见图11,第一氧化层106也受到腐蚀而变薄。
在对多晶硅进行腐蚀之后,还对多晶硅栅103进行氧化。
本实施例对现有技术中的沟槽IGBT制作流程与本实施例的沟槽IGBT的制作方法的效果进行了测试和比较,测试过程中,分别采用现有技术中的沟槽IGBT制作流程和本实施例的沟槽IGBT的制作方法制作相同的沟槽IGBT器件。依据现有技术中的沟槽IGBT制作流程,在对多晶硅栅进行氧化之后,半导体衬底的翘曲值大于300微米,该翘曲程度使得半导体衬底不能通过注入和光刻设备,从而无法进行后续的制作流程。而采用本实施例的沟槽IGBT的制作方法,在对多晶硅栅进行氧化之后,半导体衬底的翘曲值小于100微米,翘曲问题得到明显改善,该翘曲程度使得半导体衬底能够顺利通过注入和光刻设备,从而保障了后续的制作流程的顺利进行。
在对多晶硅栅103进行氧化之后,进行该沟槽IGBT的其他部分的制作,沟槽IGBT所包含的其他部分的结构是本领域技术人员根据所掌握的本领域知识清楚的,此处不再赘述;沟槽IGBT包含的其他部分的制作流程可以参考本领域现有技术实现,此处不再赘述。
在本实施例的沟槽IGBT的制作方法中,形成p型体区的过程利用了牺牲氧化和栅氧化步骤中的高温的作用,省略了为使p型杂质离子向半导体衬底的内部扩散以形成p型体区而专门设置的高温推进过程。因此,减少了在形成沟槽后,半导体衬底处于高温环境的时间,明显降低了半导体衬底在该沟槽IGBT制作过程中产生的翘曲程度,从而为后续的制作流程提供了有利的条件,便于后续流程的制作,以提高该沟槽IGBT制作的良率。并且,省略了为使p型杂质离子向半导体衬底的内部扩散以形成p型体区而专门设置的高温推进过程,也节省了能源、缩短了该沟槽IGBT的制作周期,可以减少该沟槽IGBT的制作成本。
本实施例还提供一种沟槽IGBT,该沟槽IGBT采用本实施例的沟槽IGBT的制作方法制作,具体制作流程,此处不再赘述。如图11所示,该沟槽IGBT包括多晶硅栅103、栅氧化层102、p型体区104。该沟槽IGBT的其他部分的结构是本领域技术人员根据所掌握的本领域知识清楚的,此处不再赘述。
虽然以上描述了本发明的具体实施方式,但是本领域的技术人员应当理解,这些仅是举例说明,本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下,可以对这些实施方式做出多种变更或修改,但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种沟槽IGBT的制作方法,其特征在于,所述制作方法包括以下步骤:
S1、在半导体衬底的上表面注入p型杂质离子;
S2、对所述半导体衬底进行刻蚀以形成沟槽;
S3、进行牺牲氧化,再进行栅氧化以在所述半导体衬底的上表面形成第一氧化层和在所述沟槽中形成栅氧化层;所述p型杂质离子在所述牺牲氧化和所述栅氧化的过程中的温度的作用下向所述半导体衬底的内部扩散以形成p型体区;
S4、在所述沟槽中淀积多晶硅。
2.如权利要求1所述的沟槽IGBT的制作方法,其特征在于,所述牺牲氧化和所述栅氧化的温度为1000~1200摄氏度。
3.如权利要求2所述的沟槽IGBT的制作方法,其特征在于,所述牺牲氧化和所述栅氧化的温度为1100摄氏度。
4.如权利要求2所述的沟槽IGBT的制作方法,其特征在于,所述牺牲氧化和所述栅氧化持续时间的总和为60~120分钟。
5.如权利要求4所述的沟槽IGBT的制作方法,其特征在于,所述牺牲氧化和所述栅氧化持续时间的总和为90分钟。
6.如权利要求1所述的沟槽IGBT的制作方法,其特征在于,所述p型杂质离子包括硼离子。
7.如权利要求1所述的沟槽IGBT的制作方法,其特征在于,步骤S2包括:采用干法刻蚀工艺对所述半导体衬底进行刻蚀以形成沟槽。
8.如权利要求1所述的沟槽IGBT的制作方法,其特征在于,步骤S4包括:采用化学气相沉积工艺在所述沟槽中淀积多晶硅。
9.如权利要求1所述的沟槽IGBT的制作方法,其特征在于,在步骤S4之后,所述制作方法还包括以下步骤:
S5、对所述多晶硅进行腐蚀,以使所述多晶硅的上表面与所述第一氧化层的上表面处于同一平面。
10.一种沟槽IGBT,其特征在于,所述沟槽IGBT采用如权利要求1~9中任意一项所述的沟槽IGBT的制作方法制作。
CN201910395360.9A 2019-05-13 2019-05-13 沟槽igbt和其制作方法 Pending CN111933527A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910395360.9A CN111933527A (zh) 2019-05-13 2019-05-13 沟槽igbt和其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910395360.9A CN111933527A (zh) 2019-05-13 2019-05-13 沟槽igbt和其制作方法

Publications (1)

Publication Number Publication Date
CN111933527A true CN111933527A (zh) 2020-11-13

Family

ID=73282697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910395360.9A Pending CN111933527A (zh) 2019-05-13 2019-05-13 沟槽igbt和其制作方法

Country Status (1)

Country Link
CN (1) CN111933527A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802742A (zh) * 2021-03-24 2021-05-14 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070138547A1 (en) * 2005-12-09 2007-06-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20090159989A1 (en) * 2007-12-24 2009-06-25 Jeong Pyo Hong Semiconductor Device and Method of Fabricating the Same
CN103000534A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN105655246A (zh) * 2016-01-04 2016-06-08 株洲南车时代电气股份有限公司 一种沟槽式igbt栅极的制作方法
CN106384718A (zh) * 2016-10-21 2017-02-08 中航(重庆)微电子有限公司 一种中高压沟槽型mosfet器件的制作方法及结构
CN108615707A (zh) * 2018-02-13 2018-10-02 株洲中车时代电气股份有限公司 一种具有折叠型复合栅结构的igbt芯片的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070138547A1 (en) * 2005-12-09 2007-06-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20090159989A1 (en) * 2007-12-24 2009-06-25 Jeong Pyo Hong Semiconductor Device and Method of Fabricating the Same
CN103000534A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN105655246A (zh) * 2016-01-04 2016-06-08 株洲南车时代电气股份有限公司 一种沟槽式igbt栅极的制作方法
CN106384718A (zh) * 2016-10-21 2017-02-08 中航(重庆)微电子有限公司 一种中高压沟槽型mosfet器件的制作方法及结构
CN108615707A (zh) * 2018-02-13 2018-10-02 株洲中车时代电气股份有限公司 一种具有折叠型复合栅结构的igbt芯片的制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802742A (zh) * 2021-03-24 2021-05-14 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

Similar Documents

Publication Publication Date Title
US9583587B2 (en) Method for manufacturing injection-enhanced insulated-gate bipolar transistor
JP2018515939A (ja) 横方向拡散金属酸化物半導体電界効果トランジスタ及びその製造方法
JP6555552B2 (ja) 横型絶縁ゲートバイポーラトランジスタの製造方法
CN111933527A (zh) 沟槽igbt和其制作方法
CN103178103B (zh) 半导体器件及其制造方法
JP6125568B2 (ja) 半導体用の最適化層
US8722483B2 (en) Method for manufacturing double-layer polysilicon gate
TWI460823B (zh) 製造溝槽式金屬氧化物半導體場效電晶體的方法
TWI447817B (zh) 單元溝槽金屬氧化物半導體場效電晶體(mosfet)及其製造方法、以及使用單元溝槽金屬氧化物半導體場效電晶體之功率轉換系統
JP5301091B2 (ja) 半導体装置の製造方法
CN106252282B (zh) 一种半导体器件及其制造方法、电子装置
CN106298868B (zh) 一种超结mosfet结构及其制备方法
JP3490060B2 (ja) 半導体装置およびその製造方法
US9431270B2 (en) Method for producing semiconductor device
CN108054099B (zh) 半导体功率器件的制作方法
JPWO2012099080A1 (ja) 逆阻止型半導体素子の製造方法
JPS58220443A (ja) 半導体装置の製造方法
CN104425572B (zh) 一种自对准硅化物晶体管及其制作方法
CN111933526B (zh) Igbt和其制作方法
JP3238159B2 (ja) 半導体装置の製造方法
CN107481931B (zh) 晶闸管的制造方法
CN117690790A (zh) 一种微沟槽栅绝缘场效应管的制造方法
CN106257646A (zh) 嵌入pip电容的cmos制作方法
CN116779666A (zh) 一种带esd结构的igbt芯片及其制作方法
CN116779662A (zh) 一种抗静电的igbt芯片及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No.385, Hongcao Road, Xuhui District, Shanghai 200233

Applicant after: SHANGHAI ADVANCED SEMICONDUCTO

Address before: No.385, Hongcao Road, Xuhui District, Shanghai 200233

Applicant before: ADVANCED SEMICONDUCTOR MANUFACTURING Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210527

Address after: 200131 No.600 Yunshui Road, Lingang New District, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Applicant after: Shanghai Jita Semiconductor Co.,Ltd.

Address before: No.385, Hongcao Road, Xuhui District, Shanghai 200233

Applicant before: SHANGHAI ADVANCED SEMICONDUCTO

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination