CN104425572B - 一种自对准硅化物晶体管及其制作方法 - Google Patents

一种自对准硅化物晶体管及其制作方法 Download PDF

Info

Publication number
CN104425572B
CN104425572B CN201310406499.1A CN201310406499A CN104425572B CN 104425572 B CN104425572 B CN 104425572B CN 201310406499 A CN201310406499 A CN 201310406499A CN 104425572 B CN104425572 B CN 104425572B
Authority
CN
China
Prior art keywords
grid
self
layer
thickness
aligned silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310406499.1A
Other languages
English (en)
Other versions
CN104425572A (zh
Inventor
马万里
闻正锋
赵文魁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201310406499.1A priority Critical patent/CN104425572B/zh
Publication of CN104425572A publication Critical patent/CN104425572A/zh
Application granted granted Critical
Publication of CN104425572B publication Critical patent/CN104425572B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/4175Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及半导体器件制造技术领域,公开了一种自对准硅化物晶体管及其制作方法,所述自对准硅化物晶体管的制作方法,包括:形成位于衬底上的栅极及位于所述栅极上的抗氧化层;将离子注入及驱入所述栅极一侧的衬底内形成体区,所述衬底表面和所述栅极两侧生成设定的第一厚度氧化层;对所述抗氧化层进行去除;形成位于所述栅极上的自对准硅化物层;对所述第一厚度氧化层进行刻蚀,形成设定的第二厚度氧化层;形成位于所述体区内的源区及位于所述栅极另一侧的衬底内的漏区。采用本发明的技术方案,可以方便形成自对准硅化物晶体管的源区和漏区,并减少源区和漏区的桥接现象。

Description

一种自对准硅化物晶体管及其制作方法
技术领域
本发明涉及半导体器件制造技术领域,特别是涉及一种自对准硅化物晶体管及其制作方法。
背景技术
目前,国内射频水平双扩散金属氧化物半导体场效应晶体管(Radio FrequencyLateral double-Diffused Metal Oxide Semiconductor,简称RF LDMOS)的研究正逐步展开,在RF LDMOS的制作工艺中,需要在栅极表面形成自对准硅化物,从而减小栅极的接触电阻。为了实现此目的,现有的做法包括:首先在衬底上形成栅极及位于栅极上的抗氧化层;再在位于栅极一侧的衬底内进行离子注入和驱入形成体区,在形成体区过程中在衬底表面和栅极的两个侧壁上生长出氧化层;然后穿过氧化层在栅极两侧的衬底内进行源区及漏区的注入;再去除栅极上的抗氧化层;最后进行自对准硅化物工艺在栅极上形成自对准硅化物层。在上述制作工艺中,存在以下问题:在源区和漏区注入时,要求源区和漏区表面的氧化层不能太厚,否则会影响注入,而在后续的自对准硅化物工艺形成自对准硅化物时又要求源区和漏区表面的氧化层要足够厚,否则硅化物的金属会穿透源区和漏区表面的氧化层,形成桥接现象。
现有技术的缺陷在于,现有的制作工艺使源区和漏区的形成较难,使得制作源区和漏区的工时较长,并易在源区和漏区形成桥接现象。
发明内容
本发明的目的是提供一种自对准硅化物晶体管及其制作方法,用以方便形成自对准硅化物晶体管的源区和漏区,并减少源区和漏区的桥接现象。
本发明自对准硅化物晶体管的制作方法,包括:
形成位于衬底上的栅极及位于所述栅极上的抗氧化层;
将离子注入及驱入所述栅极一侧的衬底内形成体区,所述衬底表面和所述栅极两侧生成设定的第一厚度氧化层;
对所述抗氧化层进行去除;
形成位于所述栅极上的自对准硅化物层;
对所述第一厚度氧化层进行刻蚀,形成设定的第二厚度氧化层;
形成位于所述体区内的源区及位于所述栅极另一侧的衬底内的漏区。
在本发明技术方案中,将离子注入及驱入所述栅极一侧的衬底内形成体区,在衬底表面和栅极的两个侧面生成设定的第一厚度氧化层之后,再形成自对准硅化物层,再将第一厚度氧化层刻蚀减薄形成设定的第二厚度氧化层后再形成源区和漏区,由于自对准硅化物工艺要求源区和漏区表面的氧化层较厚,而形成源区和漏区时需要的氧化层较薄,因此,第一厚度氧化层和第二厚度氧化层均可满足不同步骤对氧化层厚度的需求,方便形成源区和漏区,缩短制作源区和漏区的时间,也减少甚至避免了源区和漏区的桥接现象。另外,相对于现有的制作工艺,本发明的技术方案工艺复杂程度并不增加。
优选的,所述栅极为硅栅极,比如多晶硅栅极或单晶硅栅极,优选为多晶硅栅极;所述抗氧化层为在形成体区时具有抗氧化性能的抗氧化层,可以选用致密的硅化物,优选抗氧化层为氮化硅层。
考虑到第一厚度氧化层用于防止形成自对准硅化物层时金属渗入至定义的源区和漏区,因此,设定的第一厚度氧化层的厚度较厚,优选的,所述第一厚度氧化层的厚度范围为0.05~0.10微米,更优选为0.07~0.10微米,例如,第一厚度氧化层的厚度为0.05微米、0.07微米、0.08微米或0.10微米;考虑到刻蚀第一厚度氧化层,形成的剩余厚度的氧化层,即设定的第二厚度氧化层用于形成源区和漏区,一般采用离子注入形成源区和漏区,因此,设定的第二厚度氧化层的厚度相对较薄,优选的,所述第二厚度氧化层的厚度范围为小于0.03微米,更优选为0.01~0.03微米,例如,第二厚度氧化层的厚度为0.005微米、0.01微米、0.02微米或0.03微米。
优选的,所述形成位于所述栅极上的自对准硅化物层具体为:
形成覆盖所述栅极和所述第一厚度氧化层的金属层;
对形成金属层后的衬底进行退火,在所述栅极上生成金属硅化物层;
对未反应的金属层进行去除。
优选的,所述金属层为金属钛层,所述退火的温度为700℃~900℃。
一般地,抗氧化层采用氮化硅层,由于加热后的磷酸易腐蚀氮化硅,但对晶体管的其它部分没有影响,因此,所述对所述抗氧化层进行去除具体为:采用加热后的磷酸腐蚀掉所述抗氧化层。较佳的,所述加热后的磷酸的加热温度为160℃~170℃,浓度为85%~87%,更优的,所述加热温度为165℃,所述磷酸的浓度为86%。
优选的,所述将离子注入及驱入所述栅极一侧的衬底内形成体区具体为:将注入剂量为1.0E13cm-2的硼离子注入及驱入所述栅极一侧的衬底内形成体区。
优选的,所述栅极的厚度为0.2~0.6微米,所述抗氧化层的厚度为0.1~0.3微米。
本发明还涉及上述任一种自对准硅化物晶体管的制作方法制作得到的自对准硅化物晶体管,并涉及该制作方法在半导体器件制造工艺中的应用,本发明上述任一种自对准硅化物晶体管的制作方法特别适合应用于射频水平双扩散金属氧化物半导体场效应晶体管的制作之中。
附图说明
图1为本发明实施例自对准硅化物晶体管的制作方法流程示意图;
图2a为本发明实施例形成位于衬底上的栅极及位于栅极上的抗氧化层后的自对准硅化物晶体管结构示意图;
图2b为本发明实施例在栅极一侧衬底内进行离子注入后的自对准硅化物晶体管结构示意图;
图2c为本发明实施例在衬底表面和栅极两侧生成设定的第一厚度氧化层后的自对准硅化物晶体管结构示意图;
图2d为本发明实施例去除抗氧化层后的自对准硅化物晶体管结构示意图;
图2e为本发明实施例形成覆盖栅极和第一厚度氧化层的金属层后的自对准硅化物晶体管结构示意图;
图2f为本发明实施例在栅极上生成金属硅化物层后的自对准硅化物晶体管结构示意图;
图2g为本发明实施例形成设定的第二厚度氧化层后的自对准硅化物晶体管结构示意图;
图2h为本发明实施例形成源区和漏区后的自对准硅化物晶体管结构示意图。
附图标记:
1-衬底 2-栅极 3-氮化硅层 4-体区 5-第一厚度氧化层
6-钛层 7-金属硅化物层 8-源区 9-漏区 10-第二厚度氧化层
具体实施方式
为了方便形成自对准硅化物晶体管的源区和漏区,并减少源区和漏区的桥接现象,本发明实施例提供了一种自对准硅化物晶体管及其制作方法。在该技术方案中,首先在形成体区时生长设定的第一厚度氧化层,可满足源区和漏区在形成自对准硅化物时对氧化层较厚的要求,再对第一厚度氧化层进行刻蚀形成设定的第二厚度氧化层,第二厚度氧化层可满足形成源区和漏区时对氧化层较薄的要求,因此,在不改变工艺复杂程度的情况下,可同时满足不同步骤中对氧化层厚度的需求,方便形成源区和漏区,并减少了源区和漏区的桥接现象。为使本发明的目的、技术方案和优点更加清楚,以下举实施例对本发明作进一步详细说明。
本发明实施例提供一种自对准硅化物晶体管的制作方法,如图1所示,图1为本发明实施例自对准硅化物晶体管的制作方法流程示意图,所述自对准硅化物晶体管的制作方法,包括:
步骤101、形成位于衬底上的栅极及位于所述栅极上的抗氧化层;
步骤102、将离子注入及驱入所述栅极一侧的衬底内形成体区,所述衬底表面和所述栅极两侧生成设定的第一厚度氧化层;
步骤103、对所述抗氧化层进行去除;
步骤104、形成位于所述栅极上的自对准硅化物层;
步骤105、对所述第一厚度氧化层进行刻蚀,形成设定的第二厚度氧化层;
步骤106、形成位于所述体区内的源区及位于所述栅极另一侧的衬底内的漏区。
在本发明实施例中,将离子注入及驱入所述栅极一侧的衬底内形成体区,在衬底表面和栅极的两个侧面生成设定的第一厚度氧化层之后,再形成自对准硅化物层,再将第一厚度氧化层刻蚀减薄形成设定的第二厚度氧化层后再形成源区和漏区,由于自对准硅化物工艺要求源区和漏区表面的氧化层较厚,而形成源区和漏区时需要的氧化层较薄,因此,第一厚度氧化层和第二厚度氧化层均可满足不同步骤对氧化层厚度的需求,方便形成源区和漏区,并缩短了制作源区和漏区的时间,也减少甚至避免了源区和漏区的桥接现象。另外,相对于现有的制作工艺,本发明的技术方案工艺复杂程度并不增加。
在本发明实施例中,所述栅极为硅栅极,比如多晶硅栅极或单晶硅栅极,优选为多晶硅栅极;所述抗氧化层为在形成体区时具有抗氧化性能的抗氧化层,可以选用致密的硅化物,优选抗氧化层为氮化硅层。
考虑到第一厚度氧化层用于防止形成自对准硅化物层时金属渗入至定义的源区和漏区,因此,设定的第一厚度氧化层的厚度较厚,优选的,所述第一厚度氧化层的厚度范围为0.05~0.10微米,更优选为0.07~0.10微米,例如,第一厚度氧化层的厚度为0.05微米、0.07微米、0.08微米或0.10微米;考虑到刻蚀第一厚度氧化层,形成的剩余厚度的氧化层,即设定的第二厚度氧化层用于形成源区和漏区,一般采用离子注入形成源区和漏区,因此,设定的第二厚度氧化层的厚度相对较薄,优选的,所述第二厚度氧化层的厚度范围为小于0.03微米,更优选为0.01~0.03微米,例如,第二厚度氧化层的厚度为0.005微米、0.01微米、0.02微米或0.03微米。设定的第一厚度的氧化层和设定的第二厚度氧化层的厚度可根据经验获得。
在本发明优选的实施例中,所述形成位于所述栅极上的自对准硅化物层具体为:
形成覆盖所述栅极和所述第一厚度氧化层的金属层;
对形成金属层后的衬底进行退火,在所述栅极上生成金属硅化物层;
对未反应的金属层进行去除。
优选的,所述金属层为金属钛层,所述退火的温度为700℃~900℃。
一般地,抗氧化层采用氮化硅层,由于加热后的磷酸易腐蚀氮化硅,但对晶体管的其它部分没有影响,因此,所述对所述抗氧化层进行去除具体为:采用加热后的磷酸腐蚀掉所述抗氧化层。较佳的,所述加热后的磷酸的加热温度为160℃~170℃,浓度为85%~87%,更优的,所述加热温度为165℃,所述磷酸的浓度为86%。
优选的,所述将离子注入及驱入所述栅极一侧的衬底内形成体区的所述离子为P型离子,例如为硼离子,注入剂量为1.0E13cm-2
优选的,所述栅极的厚度为0.2~0.6微米,所述抗氧化层的厚度为0.1~0.3微米。例如,栅极的厚度为0.2微米、0.4微米、0.5微米或0.6微米,抗氧化层的厚度为0.1微米、0.15微米、0.2微米或0.3微米。
以下通过一个具体的实施例来说明本发明自对准硅化物晶体管的制作方法,仅以下述实施例中自对准硅化物晶体管各部分所用的物质为例,本发明并不限于下述实施例,如图2a至图2h所示,自对准硅化物晶体管的制作方法包括如下步骤:
步骤一、形成位于衬底上的栅极及位于栅极上的抗氧化层,如图2a所示,图2a为形成位于衬底上的栅极及位于栅极上的抗氧化层后的自对准硅化物晶体管结构示意图,衬底1可选为硅衬底,可先在硅衬底上形成外延层,再在外延层之上依次化学气相沉积方法沉积栅极层和抗氧化层,栅极层采用多晶硅层,抗氧化层采用氮化硅层,再通过光刻工艺形成栅极2和氮化硅层3,栅极的厚度为0.2~0.6微米,氮化硅层3的厚度为0.1~0.3微米,在后续体区驱入时,氮化硅层3作为抗氧化层可以保护栅极2的上表面不被氧化;
步骤二、在栅极一侧的衬底内进行离子注入,如图2b所示,图2b为在栅极一侧衬底内进行离子注入后的自对准硅化物晶体管结构示意图,可以采用P型离子进行注入,如硼离子,注入剂量可以为1.0E13cm-2
步骤三、将离子驱入形成体区,衬底表面和栅极两侧生成设定的第一厚度氧化层,如图2c所示,图2c为在衬底表面和栅极两侧生成设定的第一厚度氧化层后的自对准硅化物晶体管结构示意图,在炉管中进行离子的驱入形成体区4,在驱入的同时,在衬底表面和栅极两侧生成设定的第一厚度氧化层5,第一厚度氧化层5的厚度较厚,例如为0.05~0.10微米,可满足后续形成自对准硅化物对氧化层厚度的要求;
步骤四、去除抗氧化层,如图2d所示,图2d为去除抗氧化层后的自对准硅化物晶体管结构示意图,抗氧化层采用氮化硅层3,采用加热后的磷酸对氮化硅层进行去除,优选的加热温度为165℃,磷酸浓度为86%;
步骤五、形成覆盖栅极和第一厚度氧化层的金属层,如图2e所示,图2e为形成覆盖栅极和第一厚度氧化层的金属层后的自对准硅化物晶体管结构示意图,金属层可以为钛层或镍层,以钛层为例,可以采用溅射的方式形成钛层6,厚度约为0.03微米,此时,栅极2的上表面与钛层6直接接触,在其它位置,钛层6下面均有第一厚度氧化层5做阻挡层,避免钛层6与衬底1的硅接触并避免钛层6与栅极2两侧接触;
步骤六、对形成金属层后的衬底进行退火,在栅极上生成金属硅化物层,并对未反应的金属进行去除,如图2f所示,图2f为在栅极上生成金属硅化物层后的自对准硅化物晶体管结构示意图,采用高温退火,可使得钛层6和栅极2接触面形成金属硅化物层7,再用酸液腐蚀掉未反应的钛层,优选的,退火的温度在700~900℃;
步骤七、对第一厚度氧化层进行刻蚀,形成设定的第二厚度氧化层,如图2g所示,图2g为形成设定的第二厚度氧化层后的自对准硅化物晶体管结构示意图,可以采用干法刻蚀工艺刻蚀掉部分第一厚度氧化层,即将第一厚度氧化层减薄,形成第二厚度氧化层10,第二厚度氧化层10的厚度满足后续离子注入形成源区和漏区所需的氧化层厚度为宜,第二厚度氧化层10在0.03微米以内,优选为0.01~0.03微米;
步骤八、形成位于体区内的源区及位于栅极另一侧的衬底内的漏区,如图2h所示,图2h为形成源区和漏区后的自对准硅化物晶体管结构示意图,采用掩膜板进行离子注入分别形成位于栅极2一侧体区4内的源区8和位于栅极2另一侧衬底1内的漏区9,完成自对准硅化物晶体管的制作,由于第二厚度氧化层较薄,相对于现有制作工艺,可以提高源区和漏区的离子注入效率,缩短工艺时间。
本发明还涉及上述任一种自对准硅化物晶体管的制作方法得到的自对准硅化物晶体管,并涉及该制作方法在半导体器件制造工艺中的应用,本发明上述任一种自对准硅化物晶体管的制作方法特别适合应用于射频水平双扩散金属氧化物半导体场效应晶体管的制作之中。
由于自对准硅化物晶体管需要较厚的氧化层将金属层和源漏区隔离,并且源漏区注入时又需较薄的氧化层,因此,本发明自对准硅化物晶体管的制作方法特别适用于需要制作自对准硅化物的射频水平双扩散金属氧化物半导体场效应晶体管之中。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种自对准硅化物晶体管的制作方法,其特征在于,包括:
形成位于衬底上的栅极及位于所述栅极上的抗氧化层;
将离子注入及驱入所述栅极一侧的衬底内形成体区,所述衬底表面和所述栅极两侧生成设定的第一厚度氧化层;其中,所述栅极两侧生成的设定的第一厚度氧化层的高度与栅极的高度一致;
对所述抗氧化层进行去除;
形成位于所述栅极上的自对准硅化物层;
对所述第一厚度氧化层进行刻蚀减薄,形成设定的第二厚度氧化层;
形成位于所述体区内的源区及位于所述栅极另一侧的衬底内的漏区。
2.如权利要求1所述的自对准硅化物晶体管的制作方法,其特征在于,所述栅极为多晶硅栅极,所述抗氧化层为氮化硅层。
3.如权利要求1所述的自对准硅化物晶体管的制作方法,其特征在于,所述第一厚度氧化层的厚度范围为0.05~0.10微米;所述第二厚度氧化层的厚度范围为小于0.03微米。
4.如权利要求1~3任一项所述的自对准硅化物晶体管的制作方法,其特征在于,所述形成位于所述栅极上的自对准硅化物层具体为:
形成覆盖所述栅极和所述第一厚度氧化层的金属层;
对形成金属层后的衬底进行退火,在所述栅极上生成金属硅化物层;
对未反应的金属层进行去除。
5.如权利要求4所述的自对准硅化物晶体管的制作方法,其特征在于,所述金属层为金属钛层,所述退火的温度为700℃~900℃。
6.如权利要求1所述的自对准硅化物晶体管的制作方法,其特征在于,所述对所述抗氧化层进行去除具体为:采用加热后的磷酸腐蚀掉所述抗氧化层。
7.如权利要求6所述的自对准硅化物晶体管的制作方法,其特征在于,所述加热后的磷酸的加热温度为160℃~170℃,浓度为85%~87%。
8.如权利要求1所述的自对准硅化物晶体管的制作方法,其特征在于,所述将离子注入及驱入所述栅极一侧的衬底内形成体区具体为:将注入剂量为1.0E13cm-2的硼离子注入及驱入所述栅极一侧的衬底内形成体区。
9.如权利要求1所述的自对准硅化物晶体管的制作方法,其特征在于,所述栅极的厚度为0.2~0.6微米,所述抗氧化层的厚度为0.1~0.3微米。
10.一种自对准硅化物晶体管,其特征在于,所述自对准硅化物晶体管通过如权利要求1~9任一项所述的自对准硅化物晶体管的制作方法得到。
CN201310406499.1A 2013-09-09 2013-09-09 一种自对准硅化物晶体管及其制作方法 Active CN104425572B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310406499.1A CN104425572B (zh) 2013-09-09 2013-09-09 一种自对准硅化物晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310406499.1A CN104425572B (zh) 2013-09-09 2013-09-09 一种自对准硅化物晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN104425572A CN104425572A (zh) 2015-03-18
CN104425572B true CN104425572B (zh) 2017-10-03

Family

ID=52974072

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310406499.1A Active CN104425572B (zh) 2013-09-09 2013-09-09 一种自对准硅化物晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN104425572B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206272B (zh) * 2015-05-07 2019-01-08 北大方正集团有限公司 半导体器件栅极上形成金属硅化物的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096642A (en) * 1998-06-08 2000-08-01 United Microelectronics Corp. Method of forming self-aligned silicide in integrated circuit without causing bridging effects
TW442875B (en) * 2000-03-13 2001-06-23 United Microelectronics Corp Method for forming silicide without bridge phenomena
TW486783B (en) * 2001-07-25 2002-05-11 Taiwan Semiconductor Mfg Method for producing MOS transistor with dual-salicide
CN102412133A (zh) * 2011-11-07 2012-04-11 上海华虹Nec电子有限公司 一种rf ldmos栅极金属硅化物形成的工艺方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096642A (en) * 1998-06-08 2000-08-01 United Microelectronics Corp. Method of forming self-aligned silicide in integrated circuit without causing bridging effects
TW442875B (en) * 2000-03-13 2001-06-23 United Microelectronics Corp Method for forming silicide without bridge phenomena
TW486783B (en) * 2001-07-25 2002-05-11 Taiwan Semiconductor Mfg Method for producing MOS transistor with dual-salicide
CN102412133A (zh) * 2011-11-07 2012-04-11 上海华虹Nec电子有限公司 一种rf ldmos栅极金属硅化物形成的工艺方法

Also Published As

Publication number Publication date
CN104425572A (zh) 2015-03-18

Similar Documents

Publication Publication Date Title
CN102931093B (zh) N沟道耗尽型功率mosfet器件及制造方法
CN104576347A (zh) Igbt背面金属化的改善方法
CN104425572B (zh) 一种自对准硅化物晶体管及其制作方法
CN106328524A (zh) 垂直双扩散mos器件的制作方法
CN103178103B (zh) 半导体器件及其制造方法
CN105810583A (zh) 横向绝缘栅双极型晶体管的制造方法
CN109904058A (zh) 一种降低硅抛光片正面边缘损伤的方法
CN102054702A (zh) 沟槽功率mosfet器件制造方法
CN106783606A (zh) 功率半导体器件及其制备方法
CN104425247B (zh) 一种绝缘栅双极型晶体管的制备方法
JP2006229135A (ja) 半導体装置の製造方法
CN108231886B (zh) 制造半导体器件的方法以及半导体器件
CN102768993B (zh) 一种应力记忆技术的nmos器件制作方法
CN105470297B (zh) 一种vdmos器件及其制作方法
CN104867829B (zh) 金属氧化物半导体器件制作方法和金属氧化物半导体器件
CN103681312A (zh) 一种采用激光退火生成镍硅化物的方法
CN105575810B (zh) 晶体管的形成方法
CN106098780A (zh) 集成温度传感器的碳化硅vdmos器件及其制作方法
CN108054210B (zh) 沟槽型垂直双扩散金属氧化物晶体管及其制作方法
CN108133894B (zh) 沟槽型垂直双扩散金属氧化物晶体管及其制作方法
CN106298920A (zh) 无接触孔的场效应管的制造方法和无接触孔的场效应管
CN111933527A (zh) 沟槽igbt和其制作方法
CN104810289A (zh) 一种vdmos管的制造方法和vdmos
CN104900527B (zh) 一种vdmos的制造方法和vdmos
CN106158653A (zh) 平面型vdmos的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220720

Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province

Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd.

Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 9 floor

Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd.

Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd.