CN106783606A - 功率半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供了功率半导体器件及其制备方法，该方法包括：形成栅氧化层、沉积多晶硅栅；第一蚀刻处理；第一离子注入处理；第二离子注入处理；形成热氧化层；第三离子注入处理；沉积层间介质层；第二刻蚀处理；以及溅射正面金属。根据本发明实施例的制备功率半导体器件的方法中，采用热氧化层自对准工艺和接触蚀刻替代普通的光刻选择性注入，能够有效减少工艺步骤、降低工艺控制难度、避免P+、N+光刻返工率和因P+光刻对准和N+光刻对准问题引起的参数波动和偏差、提高器件参数稳定性、提高产品良率。
Description
技术领域
本发明涉及半导体技术领域，具体地，涉及功率半导体器件及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)是常用的功率半导体器件(也被称为电力电子器件)，具有处理高电压，大电流能力，已经在变频、变压、变流、功率管理等等方面广泛应用。
现有的IGBT、VDMOS(结构示意图见图1)制备过程中，一般包括：P-注入、P+光刻、P+注入、P+去胶、P-/P+阱退火、栅氧蚀刻、N+光刻、N+注入、N+去胶、制作层间介质层、接触孔光刻、刻蚀以及溅射正面金属等步骤，其中P+注入和N+注入工艺通常使用光刻选择性注入，具体为通过光刻在衬底表面形成注入图案，然后在形成注入图案的预定区域进行离子注入。这样的制备过程中，P+光刻和N+光刻的对准偏差问题会引起器件参数(例如Vth)的波动和偏差。特别是在设计余量较低时，参数波动较大，这会提高工艺控制难度和造成较高的光刻返工率，及降低产品良率。
因而，目前的功率半导体器件的制备工艺仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种工艺步骤少、工艺控制难度低、避免P+、N+光刻返工率、器件参数稳定性高、或者产品良率高的制备功率半导体器件的方法。
在本发明的一个方面，本发明提供了一种制备功率半导体器件的方法。根据本发明的实施例，该方法包括：(1)在衬底的上表面形成栅氧化层，并在栅氧化层的上表面沉积多晶硅栅；(2)在多晶硅栅的预定区域内进行第一蚀刻处理形成第一蚀刻区，第一蚀刻区贯穿多晶硅栅并且深入至栅氧化层中；(3)进行第一离子注入处理在衬底中形成第一离子注入区，其中，第一离子注入区的导电类型与衬底的导电类型相反，并且第一离子注入区位于第一蚀刻区的下方；(4)进行第二离子注入处理在第一离子注入区中形成第二离子注入区；(5)形成热氧化层，热氧化层覆盖多晶硅栅的上表面和侧面、栅氧化层的侧面和衬底的上表面；(6)进行第三离子注入处理在第一离子注入区中形成第三离子注入区；(7)在热氧化层的上表面沉积层间介质层；(8)在与第一蚀刻区对应的区域，对层间介质层进行第二刻蚀处理形成接触孔，接触孔贯穿层间介质层、热氧化层，和上层离子注入区，并且深入至中层离子注入区中，其中，上层离子注入区为第二离子注入区和第三离子注入区中的一个，中层离子注入区为第二离子注入区和第三离子注入区中的另一个，且上层离子注入区的导电类型与衬底的导电类型相同，中层离子注入区的导电类型与第一离子注入区的导电类型相同；(9)在接触孔的外表面和层间介质层的上表面溅射正面金属。发明人发现，根据本发明实施例的制备功率半导体器件的方法中，采用热氧化层自对准工艺和接触孔贯穿上层离子注入区，且深入至中层离子注入区中替代普通的光刻选择性注入，能够有效减少工艺步骤、降低工艺控制难度、避免P+、N+光刻返工率和因P+光刻对准和N+光刻对准问题引起的参数波动和偏差、提高器件参数稳定性、提高产品良率。
在本发明的另一方面，本发明提供了一种功率半导体器件。根据本发明的实施例，该功率半导体器件是通过前面所述的方法制备获得的。该功率半导体器件制备工艺简单、工艺控制难度低，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，产品良率高。而且，该功率半导体器件具有上述方法的所有特征和优点，在此不再一一赘述。
在本发明的再一方面，本发明提供了一种功率半导体器件。根据本发明的实施例，该功率半导体器件包括：衬底，形成在衬底中的下层离子注入区，下层离子注入区的导电类型与衬底相反；分别形成在下层离子注入区中的上层离子注入区和中层离子注入区，上层离子注入区位于中层离子注入区的上方，且上层离子注入区的导电类型与衬底的导电类型相同，中层离子注入区的导电类型与下层离子注入区的导电类型相同；形成在衬底的上表面的栅氧化层；形成在栅氧化层的上表面的多晶硅栅；覆盖多晶硅栅的上表面和侧面、栅氧化层的侧面和衬底的上表面的热氧化层；形成在热氧化层的上表面的层间介质层；贯穿层间介质层并深入至中层离子注入区中接触孔；以及覆盖层间介质层的上表面和接触孔的外表面的正面金属层。发明人发现，该功率半导体器件，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，且制备工艺简单、工艺控制难度低，产品良率高。
附图说明
图1显示了现有IGBT的结构示意图；
图2A显示了根据本发明实施例的方法中步骤(1)得到的功率半导体器件的结构示意图；
图2B显示了根据本发明实施例的方法中步骤(2)得到的功率半导体器件的结构示意图；
图2C显示了根据本发明实施例的方法中步骤(3)得到的功率半导体器件的结构示意图；
图2D显示了根据本发明实施例的方法中步骤(4)得到的功率半导体器件的结构示意图；
图2E显示了根据本发明实施例的方法中步骤(4)得到的功率半导体器件的结构示意图；
图2F显示了根据本发明实施例的方法中步骤(5)得到的功率半导体器件的结构示意图；
图2G显示了根据本发明实施例的方法中步骤(5)得到的功率半导体器件的结构示意图；
图2H显示了根据本发明实施例的方法中步骤(6)得到的功率半导体器件的结构示意图；
图2I显示了根据本发明实施例的方法中步骤(6)得到的功率半导体器件的结构示意图；
图2J显示了根据本发明实施例的方法中步骤(7)得到的功率半导体器件的结构示意图；
图2K显示了根据本发明实施例的方法中步骤(7)得到的功率半导体器件的结构示意图；
图2L显示了根据本发明实施例的方法中步骤(8)得到的功率半导体器件的结构示意图；
图2M显示了根据本发明实施例的方法中步骤(8)得到的功率半导体器件的结构示意图；
图2N显示了根据本发明实施例的方法中步骤(9)得到的功率半导体器件的结构示意图；
图2O显示了根据本发明实施例的方法中步骤(9)得到的功率半导体器件的结构示意图；
图3显示了根据本发明实施例的功率半导体器件的结构示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种制备功率半导体器件的方法。根据本发明的实施例，参照图2A-图2O，该方法包括以下步骤：
(1)参照图2A，在衬底1的上表面形成栅氧化层2，并在栅氧化层2的上表面沉积多晶硅栅3。
根据本发明的实施例，衬底1可以为掺杂的硅衬底，掺杂类型不受特别限制，可以为P型掺杂也可以为N型掺杂。另外，栅氧化层2和多晶硅栅3的形成不受特别限制，可以采用本领域已知的任何方法进行。
(2)参照图2B，在多晶硅栅3的预定区域内进行第一蚀刻处理形成第一蚀刻区4，第一蚀刻区4贯穿多晶硅栅3并且深入至栅氧化层2的一部分。
根据本发明的实施例，第一蚀刻处理并不受特别限制，本领域技术人员可以根据需要灵活选择，例如包括但不限于湿法蚀刻、干法蚀刻、激光蚀刻等。
根据本发明的实施例，第一蚀刻区4的宽度与多晶硅栅3的宽度的比例不受特别限制，本领域技术人员可以根据具体器件结构、阱深等条件灵活选择，只要能够有效实现功率半导体器件的相应功能即可。根据本发明的实施例，进行第一蚀刻处理后，第一蚀刻区4对应位置的栅氧化层2的厚度不受特别限制，本领域技术人员可以根据后续离子注入的离子类型、离子的注入深度、离子束的能量等情况进行选择，具体而言，如果所注入的离子渗透力较强、注入深度较小、离子束能量较高，则第一蚀刻区4对应位置的栅氧化层2的厚度可以相对较厚，如果所注入的离子渗透力较弱、注入深度较大、离子束能量较低，则第一蚀刻区4对应位置的栅氧化层2的厚度可以相对较薄。根据本发明的具体实施例，如果第一蚀刻处理后离子注入的离子为硼离子(渗透力相对较强)时，第一蚀刻区4对应位置的栅氧化层2的厚度可以为大约如果注入的离子为磷离子，则栅氧化层2的厚度可以为大约如果注入的离子为砷离子，则栅氧化层2的厚度可以为大约
(3)参照图2C，进行第一离子注入处理在衬底1中形成第一离子注入区5，其中，第一离子注入区5的导电类型与衬底1的导电类型相反，并且第一离子注入区5位于第一蚀刻区4的下方。
需要说明的是，在本文中所采用的描述方式“第一离子注入区5的导电类型与衬底1的导电类型相反导电类型相反”是指衬底1的导电类型为电子导电时，第一离子注入区5的导电类型为空穴导电；衬底1的导电类型为空穴导电时，第一离子注入区5的导电类型为电子导电，前后文涉及的“导电类型相反”所表达的意思均与此相同，“导电类型相同”则是指均为空穴导电或电子导电。
根据本发明的实施例，第一离子注入处理所注入的离子可以根据衬底1的导电类型来选择，具体而言，衬底1的导电类型为空穴导电时，则第一离子注入处理所注入的离子可以为砷、磷等，以使得第一离子注入区的导电类型为电子导电；反之，如果衬底1的导电类型为电子导电时，则第一离子注入处理所注入的离子可以为硼等，以使得第一离子注入区的导电类型为空穴导电。当然，本领域技术人员可以理解，具体离子并不限于砷、磷或硼，只要能够使得第一离子注入区的导电类型为空穴导电或电子导电，本领域技术人员可以选择任何离子。
根据本发明的实施例，进行第一离子注入处理后，进行后续步骤之前，可以将第一离子注入区进行退火处理，以激活掺杂离子并修复晶格损伤。
(4)进行第二离子注入处理在第一离子注入区5中形成第二离子注入区6。
根据本发明的实施例，第二离子注入区6的设置位置可以有两种情况，具体而言，第一种情况可参照图2D，第二离子注入区6可以位于第一离子注入区5中的顶部(或者说上层)，第二种情况可参照图2E，第二离子注入区6可以位于第一离子注入区5的中部(或者说中层)。第二离子注入区6的具体位置可以根据功率半导体器件种类结构和第二离子注入处理所注入的离子的扩散系数来决定，具体来说，在制备过程中优先注入扩散系数小的离子，因此第二离子注入处理所注入的离子的扩散系数小于后续第三离子注入处理所注入的离子的扩散系数，然后根据具体功率半导体器件种类结构确定第二离子注入区的具体位置，例如，对于N型沟槽IGBT、VDMOS来说，N型漂移区、P阱、P+区在N+区下方，如果N+注入的离子的扩散系数小于P+注入的离子的扩散系数，则第二离子注入区6位于第一离子注入区5的顶部，如果P+注入的离子的扩散系数小于N+注入的离子的扩散系数，则第二离子注入区6位于第一离子注入区5的中部；对于P型沟槽VDMOS来说，P型漂移区、N阱、N+区在P+区下，如果N+注入的离子的扩散系数小于P+注入的离子的扩散系数，则第二离子注入区6位于第一离子注入区5的中部，如果P+注入的离子的扩散系数小于N+注入的离子的扩散系数，则第二离子注入区6位于第一离子注入区5的顶部。
根据本发明的实施例，当第二离子注入区6位于第一离子注入区5的顶部时，第二离子注入区6的导电类型与衬底1的导电类型相同，且第二离子注入区6的掺杂量高于衬底1的掺杂量；当第二离子注入区6位于第一离子注入区5的中部时，第二离子注入区6的导电类型与第一离子注入区5的导电类型相同，且第二离子注入区6的掺杂量高于第一离子注入区5的掺杂量。由此，有利于提高功率半导体器件的使用效果。
根据本发明的实施例，进行第二离子注入处理后，进行后续步骤之前，可以将第二离子注入区进行退火处理，以激活掺杂离子并修复晶格损伤。
(5)参照图2F和图2G，在该步骤中，形成热氧化层7，热氧化层7覆盖多晶硅栅3的上表面和侧面、栅氧化层2的侧面和衬底1的上表面。通过形成热氧化层7，可以在后续离子注入处理时进行自对准，有效避免现有技术中N+光刻对准和P+光刻对准问题引起的参数波动和偏差，有利于提高器件的参数稳定性，同时减少了P+光刻、P+去胶、N+光刻、N+去胶等工艺步骤，简化了制备工艺，降低了工艺控制难度。
根据本发明的实施例，热氧化层的厚度为0.05微米至0.2微米。由此，能够有效保证后续的第三离子注入处理所注入的离子不会穿过栅氧化层2和多晶硅栅3侧面的热氧化层7，同时能够使得第二离子注入区6和后续形成的第三离子注入区8在宽度方向上对准。
根据本发明的实施例，在该步骤中，可以将步骤(4)所得到的产物的上表面暴露的物质氧化，以得到热氧化层7。当然，形成热氧化层7的方式并不限于此，本领域技术人员可以采用任何其他的方法进行替换。需要说明的是，在第一蚀刻处理时未全部蚀刻掉的栅氧化层2与该步骤中形成的氧化层一并作为热氧化层7。
(6)进行第三离子注入处理，在第一离子注入区5中形成第三离子注入区8。
根据前面步骤(4)中的描述，根据第二离子注入区6设置位置的不同，第三离子注入区8的位置也可以有两种情况，具体而言，参照图2H，如果第二离子注入区6位于第一离子注入区5的顶部，则第三离子注入区8位于第一离子注入区5的中部、第二离子注入区6的下方；参照图2I，如果第二离子注入区6位于第一离子注入区5的中部，则第三离子注入区8位于第一离子注入区5的顶部、第二离子注入区6的上方。
根据本发明的实施例，当第三离子注入区8位于第一离子注入区5的顶部时，第三离子注入区8的导电类型与衬底1的导电类型相同，且第三离子注入区8的掺杂量高于衬底1的掺杂量；当第三离子注入区8位于第一离子注入区5的中部时，第三离子注入区8的导电类型与第一离子注入区5的导电类型相同，且第三离子注入区8的掺杂量高于第一离子注入区5的掺杂量。由此，有利于提高功率半导体器件的使用效果。
根据本发明的实施例，由于在进行第三离子注入之前，预先形成了热氧化层7，可以有效保证第三离子注入区8在宽度方向上与第二离子注入区6对准，以避免现有技术中对准问题引起的参数波动和偏差，有利于提高器件的参数稳定性。
根据本发明的实施例，进行第三离子注入处理后，进行后续步骤之前，可以将第三离子注入区8进行退火处理，以激活掺杂离子并修复晶格损伤。
(7)参照图2J和图2K，在该步骤中，可以在热氧化层7的上表面沉积层间介质层9。层间介质层9可以完全覆盖热氧化层7的上表面。
根据本发明的实施例，在形成层间介质层9之后，进行后续步骤之前，可以对层间介质层9进行回流处理，以致密和平坦化层间介质层9。在本发明的而一些实施例中，层间介质层9的回流处理和第三离子注入区8的退火处理可以同时进行。由此，能够简化制备步骤，节省能耗。
(8)参照图2L和图2M，在该步骤中，在与第一蚀刻区4对应的区域，对层间介质层9进行第二刻蚀处理，以便形成接触孔10，接触孔10贯穿层间介质层9、热氧化层7和上层离子注入区，并且深入至中层离子注入区中，其中，参照前面的描述，上层离子注入区为第二离子注入区6和第三离子注入区8中的一个，中层离子注入区为第二离子注入区6和第三离子注入区8中的另一个。通过使得接触空10贯穿上层离子注入区，并且深入至中层离子注入区中，可以方便的在接触孔10的外表面引出分别与上层离子注入区和中层离子注入区相连接的引脚，进而方便上层离子注入区和中层离子注入区与其他线路连接。根据本发明的实施例，接触孔10的底部距离衬底1的上表面的高度可以为0.5微米至1微米。由此，能够有效使得接触孔10贯穿上层离子注入区并深入中层离子注入区，同时保证未被贯穿的中层离子注入区的厚度不会过薄，以致对功率半导体器件的使用性能产生负面影响。
(9)参照图2N和图2O，在接触孔的外表面和层间介质层的上表面溅射正面金属11。
根据本发明的实施例，在溅射正面金属11后，还可以进一步包括正面金属光刻、蚀刻、正面金属合金、正面护层制作、以及功率半导体器件背面工艺制作等步骤，以获得功率半导体器件。正面金属光刻、蚀刻、正面金属合金、正面护层制作、以及功率半导体器件背面工艺制作等步骤均为本领域已知的方法。
根据本发明的实施例，该功率器件的具体种类不受特别限制，可以为本领域已知的任何功率半导体器件，例如包括但不限于IGBT或VDMOS。
发明人发现，根据本发明实施例的制备功率半导体器件的方法中，采用热氧化层自对准工艺和接触孔贯穿上层离子注入区并深入中层离子注入区来替代普通的光刻选择性注入，能够有效减少工艺步骤、降低工艺控制难度、避免P+、N+光刻返工率和因P+光刻对准和N+光刻对准问题引起的参数波动和偏差、提高器件参数稳定性、提高产品良率。
在本发明的另一方面，本发明提供了一种功率半导体器件。根据本发明的实施例，该功率半导体器件是通过前面所述的方法制备获得的。该功率半导体器件制备工艺简单、工艺控制难度低，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，产品良率高。而且，该功率半导体器件具有上述方法的所有特征和优点，在此不再一一赘述。
在本发明的再一方面，本发明提供了一种功率半导体器件。根据本发明的实施例，该功率半导体器件包括：衬底10，形成在衬底10中的下层离子注入区20，下层离子注入区20的导电类型与衬底10相反；分别形成在下层离子注入区20中的中层离子注入区30和上层离子注入区40，上层离子注入区40位于中层离子注入区30的上方，且上层离子注入区40的导电类型与衬底10的导电类型相同，中层离子注入区30的导电类型与下层离子注入区20的导电类型相同；形成在衬底10的上表面的栅氧化层50；形成在栅氧化层50的上表面的多晶硅栅60；覆盖多晶硅栅60的上表面和侧面、栅氧化层50的侧面和衬底10的上表面的热氧化层70；形成在热氧化层70的上表面的层间介质层80；贯穿层间介质层80并深入至中层离子注入区30中的接触孔90；以及覆盖层间介质层80的上表面和接触孔90的外表面的正面金属层100。发明人发现，该功率半导体器件，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，且制备工艺简单、工艺控制难度低，产品良率高。
根据本发明的实施例，上层离子注入区40的掺杂量高于衬底10的掺杂量。由此，有利于提高功率半导体器件的使用效果。
根据本发明的实施例，中层离子注入区30的掺杂量高于下层离子注入区20的掺杂量。由此，有利于提高功率半导体器件的使用效果。
根据本发明的实施例，热氧化层70的厚度可以为0.05微米至0.2微米。
根据本发明的实施例，接触孔90的底部距离衬底10上表面的高度可以为0.5微米至1微米。
根据本发明的实施例，该功率器件的具体种类不受特别限制，可以为本领域已知的任何功率半导体器件，例如包括但不限于IGBT或VDMOS。
下面以N沟槽IGBT为例，详细描述本发明的制备功率半导体器件的方法，具体步骤如下：
1、生长场氧
2、P环光刻、蚀刻
3、生长牺牲氧化层
4、硼离子注入、退火制作P环
5、有源区光刻、蚀刻
6、生长栅氧
7、多晶硅淀积
8、多晶硅掺杂
9、多晶硅光刻、蚀刻
10、硼离子注入、退火驱入制作P阱
11、氧化层蚀刻
12、砷离子注入制作N+发射区
13、N+退火驱入和氧化，多晶硅侧壁氧化层厚度介于0.05微米至0.2微米
14、硼离子注入制作P+区
15、淀积层间介质层
16、层间介质层回流同时退火激活P+
17、接触孔(贯穿层间介质层、热氧化层，暴露衬底)光刻
18、接触孔蚀刻
19、接触孔沟槽蚀刻，接触孔沟槽深度介于0.5微米至1微米，接触孔沟槽要穿透N+区达到P+区
20、溅射正面金属
21、正面金属光刻、蚀刻
22、正面金属合金
23、正面护层制作
24、IGBT背面工艺制作
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (10)
1.一种制备功率半导体器件的方法，其特征在于，包括：
(1)在衬底的上表面形成栅氧化层，并在所述栅氧化层的上表面沉积多晶硅栅；
(2)在所述多晶硅栅的预定区域内进行第一蚀刻处理形成第一蚀刻区，所述第一蚀刻区贯穿所述多晶硅栅并且深入至所述栅氧化层的一部分；
(3)进行第一离子注入处理，在所述衬底中形成第一离子注入区，其中，所述第一离子注入区的导电类型与所述衬底的导电类型相反，并且所述第一离子注入区位于所述第一蚀刻区的下方；
(4)进行第二离子注入处理，在所述第一离子注入区中形成第二离子注入区；
(5)形成热氧化层，所述热氧化层覆盖所述多晶硅栅的上表面和侧面、所述栅氧化层的侧面和所述衬底的上表面；
(6)进行第三离子注入处理，在所述第一离子注入区中形成第三离子注入区；
(7)在所述热氧化层的上表面沉积层间介质层；
(8)在与所述第一蚀刻区对应的区域，对所述层间介质层进行第二刻蚀处理形成接触孔，所述接触孔贯穿所述层间介质层、所述热氧化层和上层离子注入区并且深入至中层离子注入区中，其中，所述上层离子注入区为所述第二离子注入区和第三离子注入区中的一个，所述中层离子注入区为所述第二离子注入区和第三离子注入区中的另一个，且所述上层离子注入区的导电类型与所述衬底的导电类型相同，所述中层离子注入区的导电类型与所述第一离子注入区的导电类型相同；
(9)在所述接触孔的外表面和所述层间介质层的上表面溅射正面金属。
2.根据权利要求1所述的方法，其特征在于，所述第二离子注入处理所注入的离子的扩散系数小于所述第三离子注入处理所注入的离子的扩散系数。
3.根据权利要求1所述的方法，其特征在于，所述上层离子注入区的掺杂量高于所述衬底的掺杂量。
4.根据权利要求1所述的方法，其特征在于，所述中层离子注入区的掺杂量高于所述第一离子注入区的掺杂量。
5.根据权利要求1所述的方法，其特征在于，所述热氧化层的厚度为0.05微米至0.2微米。
6.根据权利要求1所述的方法，其特征在于，所述接触孔的底部距离所述衬底的上表面的高度为0.5微米至1微米。
7.一种功率半导体器件，其特征在于，是通过权利要求1-6中任一项所述的方法制备获得的。
8.一种功率半导体器件，其特征在于，包括：
衬底，
下层离子注入区，所述下层离子注入区形成在所述衬底中，且所述下层离子注入区的导电类型与所述衬底相反；
上层离子注入区和中层离子注入区，所述上层离子注入区和中层离子注入区分别形成在所述下层离子注入区中，所述上层离子注入区位于所述中层离子注入区的上方，且所述上层离子注入区的导电类型与所述衬底的导电类型相同，所述中层离子注入区的导电类型与所述下层离子注入区的导电类型相同；
栅氧化层，所述栅氧化层形成在所述衬底的上表面；
多晶硅栅，所述多晶硅栅形成在所述栅氧化层的上表面；
热氧化层，所述热氧化层覆盖所述多晶硅栅的上表面和侧面、所述栅氧化层的侧面和所述衬底的上表面；
层间介质层，所述层间介质层形成在所述热氧化层的上表面；
接触孔，所述接触孔贯穿所述层间介质层直至所述中层离子注入区中；
正面金属层，所述正面金属层覆盖所述层间介质层的上表面和所述接触孔的外表面。
9.根据权利要求8所述的功率半导体器件，其特征在于，所述上层离子注入区的掺杂量高于所述衬底的掺杂量。
10.根据权利要求8所述的功率半导体器件，其特征在于，所述中层离子注入区的掺杂量高于所述下层离子注入区的掺杂量。
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