CN109427885A - 半导体功率器件及其制备方法 - Google Patents
半导体功率器件及其制备方法 Download PDFInfo
- Publication number
- CN109427885A CN109427885A CN201710743927.8A CN201710743927A CN109427885A CN 109427885 A CN109427885 A CN 109427885A CN 201710743927 A CN201710743927 A CN 201710743927A CN 109427885 A CN109427885 A CN 109427885A
- Authority
- CN
- China
- Prior art keywords
- insulating medium
- layer
- well region
- medium layer
- semiconductor power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 description 24
- 238000010586 diagram Methods 0.000 description 14
- 238000001259 photo etching Methods 0.000 description 14
- 238000005240 physical vapour deposition Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 230000035800 maturation Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000011863 silicon-based powder Substances 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 241000790917 Dioxys <bee> Species 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了半导体功率器件及其制备方法。所述半导体功率器件包括：衬底；轻掺杂阱区；浓掺杂阱区；源区；栅氧化层；栅极；第一绝缘介质层；热氧化层；第二绝缘介质层，第二绝缘介质层设置在热氧化层的上方，且覆盖热氧化层的上表面；正面金属。由此，源区宽度小，进而减小源区下寄生电阻，提高抗栓锁能力，性能参数稳定性高，产品良率高。
Description
技术领域
本发明涉及半导体领域，具体地，涉及一种半导体功率器件及其制备方法。
背景技术
半导体功率器件是具有处理高电压、大电流能力的半导体器件。随着以功率MOSFET 器件为代表的新型功率半导体器件的迅速发展，现在半导体功率器件应用已经非常广泛，以功率MOSFET为代表的新型功率半导体器件有VDMOS、LDMOS，以及IGBT等等。VDMOS(vertical double-diffusion MOSFET)是纵向器件，多用于分立器件；LDMOS(Lateraldouble-diffusion MOSFET)，是横向器件，其三个电极均在硅片表面，易于集成，多用于功率集成电路领域；IGBT(Insulated Gate Bipolar Transistor绝缘栅双极型晶体管)，可以看作是功率MOS和功率BJT的混合型新器件。但是上述各种半导体功率器件及其制备工艺上仍存在亟需解决的问题，比如IGBT发射极、VDMOS源极的接触孔工艺通常使用光刻选择性刻蚀，但在操作上仍有不足，从而影响到半导体功率器件的使用性能。
因此，关于半导体功率器件的研究有待深入。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种具有参数稳定高、抗栓锁能力较高，或良品率高等优点的半导体功率器件。
本发明是基于发明人的下列发现以及对事实的认识而完成的：
IGBT发射极、VDMOS源极的接触孔工艺通常使用光刻选择性刻蚀，发明人发现，由于接触孔光刻的对准偏差、线宽偏差等问题会导致接触孔电极到栅极多晶硅距离产生波动，从而形成器件N+宽度产生波动，引起器件参数(例如抗栓锁能力)的波动和偏差，特别是在设计余量较低时，器件参数波动较大，甚至导致器件失效。另外，发明人发现，在设计发射极、源极的接触孔到栅极多晶硅的距离时需要考虑光刻余量，因此设计距离受到较大限制。
发明人意外的发现，若接触孔可以自对准，则无需接触孔光刻，从而避免光刻接触孔的设计尺寸需求，减小关键设计尺寸、提高产品参数性能和减少器件面积提高器件单位面积利用率；同时可以避免接触孔光刻对偏、线条窗口波动引起的参数波动和偏差，提高参数稳定性，提高产品良率。
有鉴于此，在本发明的一个方面，本发明提供了一种半导体功率器件。所述半导体功率器件包括：衬底，所述衬底中部设置有凹槽；轻掺杂阱区，所述轻掺杂阱区设置在所述凹槽中，且覆盖所述凹槽的内壁面；浓掺杂阱区，所述浓掺杂阱区设置在所述轻掺杂阱区中部的上方，且覆盖所述轻掺杂区的一部分上表面；源区，所述源区对称的设置在所述浓掺杂区上方的两侧，且覆盖所述轻掺杂阱区的一部分上表面和所述浓掺杂阱区的一部分上表面；栅氧化层，所述栅氧化层对称的设置在所述衬底上方的两侧，且覆盖所述衬底的上表面、所述轻掺杂阱区的一部分上表面和所述源区的一部分上表面；栅极，所述栅极设置在所述栅氧化层的上表面；第一绝缘介质层，所述第一绝缘介质层设置在所述栅极的上表面；热氧化层，所述热氧化层设置在所述源区的上方，且覆盖所述源区的另一部分上表面；第二绝缘介质层，所述第二绝缘介质层设置在所述热氧化层的上方，且覆盖所述热氧化层的上表面；正面金属，所述正面金属设置在所述第一绝缘介质层、所述第二绝缘介质层、所述热氧化层、所述源区和所述浓掺杂阱区的外表面。由此，该半导体功率器件制备过程中不需要接触孔光刻步骤，避免了接触孔光刻对偏、线条窗口波动引起的源区宽度波动等问题，从而使得源区宽度小，进而减小源区下寄生电阻，提高抗栓锁能力，性能参数稳定性高，产品良率高。
在本发明的另一方面，本发明提供了一种制备前面所述的半导体功率器件的方法。该方法包括：在衬底上依次形成栅氧化层、栅极和第一绝缘介质层；对所述衬底依次进行第一离子注入和第二离子注入，分别形成轻掺杂阱区和源区；在所述源区的上表面形成第一氧化层；对所述第一氧化层进行第三离子注入，形成浓掺杂阱区；在所述第一氧化层上表面形成第二绝缘层，并对所述第二绝缘层和所述第一氧化层的中部进行刻蚀，形成第二绝缘介质层和热氧化层；对所述源区和所述浓掺杂阱区进行刻蚀，形成接触孔；形成正面金属，所述正面金属设置在所述第一绝缘介质层、所述第二绝缘介质层、所述热氧化层、所述源区和所述浓掺杂阱区的外表面。由此，接触孔第二绝缘介质层侧墙自对准工艺替代普通的光刻选择蚀刻，从而避免光刻接触孔的设计尺寸需求，减小关键设计尺寸，提高产品性能参数以及减少器件面积，提高器件单位面积利用率；同时可以避免接触孔光刻对偏、线条窗口波动引起的参数波动和偏差，提高参数稳定性，提高产品良率，此外，接触孔到栅极距离减小，可以减小源区宽度，进而减小源区下寄生电阻，提高抗栓锁能力波动。
附图说明
图1是本发明的一个实施例中半导体功率器件的结构示意图。
图2是本发明的另一个实施例中半导体功率器件的结构示意图。
图3是本发明中又一个实施例中半导体功率器件的结构示意图。
图4是本发明中一个实施例中制备半导体功率器件的流程示意图。
图5-图13是本发明中又一个实施例的制备半导体功率器件的流程示意图。
附图标记：
衬底1；栅氧化层2；栅极3；第一绝缘介质层4；轻掺杂阱区5；源区6；热氧化层7；浓掺杂阱区8；第二绝缘介质层9；正面金属10；护层阱11；背注12；背面金属13；第一氧化层14；第二绝缘层15；氧化层200；电极层300；绝缘层400。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种半导体功率器件。参照图1，该半导体功率器件包括：衬底1，衬底1中部设置有凹槽；轻掺杂阱区5，轻掺杂阱区5设置在凹槽中，且覆盖凹槽的内壁面；浓掺杂阱区8，浓掺杂阱区8设置在轻掺杂阱区5中部的上方，且覆盖轻掺杂区5的一部分上表面；源区6，源区6对称的设置在浓掺杂阱区8 上方的两侧，且覆盖轻掺杂阱区5的一部分上表面和浓掺杂阱区8的一部分上表面；栅氧化层2，栅氧化层2对称的设置在衬底1上方的两侧，且覆盖衬底1的上表面、轻掺杂阱区5的一部分上表面和源区6的一部分上表面；栅极3，栅极3设置在栅氧化层 2的上表面；第一绝缘介质层4，第一绝缘介质层4设置在栅极3的上表面；热氧化层 7，热氧化层7设置在源区6的上方，且覆盖源区6的另一部分上表面；第二绝缘介质层9，第二绝缘介质层9设置在热氧化层7的上方，且覆盖热氧化层7的上表面；正面金属10，正面金属10设置在第一绝缘介质层4、第二绝缘介质层9、热氧化层7、源区6和浓掺杂阱区8的外表面。由此，该半导体功率器件制备过程中不需要接触孔光刻步骤，避免了接触孔光刻对偏、线条窗口波动引起的源区宽度波动等问题，从而使得源区宽度小，进而减小源区下寄生电阻，提高抗栓锁能力，性能参数稳定性高，产品良率高。
需要说明的是，本文中所述的半导体功率器件的结构均是参照其截面图进行描述的，实际的半导体功率器件可以为圆形，也可以为矩形、正方形等形状，其中，半导体功率器件为圆形时，各部分结构为圆形或环形设置，例如源区6实际呈环形，其他部件与源区结构类似；半导体功率器件为矩形或正方形时，各部分结构均沿垂直纸面方向延伸。
根据本发明的实施例，采用的衬底的具体种类没有限制要求没有限制要求，本领域技术人员可以根据实际需求灵活选择，例如包括但不限于硅衬底、锗衬底。在本发明的一些实施例中，可以通过外延法或区熔法等工艺形成高质量低掺杂的硅衬底。由此，有利于提高半导体功率器件的使用性能。
根据本发明的实施例，衬底的掺杂类型也没有特殊要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，衬底可以为N型掺杂，也可以是P 型掺杂。在本发明的一些实施例中，衬底可以为N型半导体衬底，作为器件的漂移区。
根据本发明的实施例，轻掺杂阱区、浓掺杂阱区、源区均是通过向衬底中掺杂杂质离子形成的，具体的掺杂类型没有特别限制，本领域技术人员可以根据需要灵活选择。在本发明的一个具体示例中，衬底为N型掺杂，轻掺杂阱区和浓掺杂阱区为P型掺杂，源区为N型掺杂。当然，本领域技术人员可以理解，上述各部分的掺杂类型也可以相反，即衬底为P型掺杂，轻掺杂阱区和浓掺杂阱区为N型掺杂，源区为P型掺杂。
根据本发明的实施例，栅氧化层的材料、厚度和形成方法等均没有特别限制，本领域技术人员可以根据常规操作进行。在本发明的一些实施例中，形成栅氧化层的材料可以为二氧化硅、氮氧化硅等，厚度可以为纳米级或微米级，形成方法可以为沉积、热生长等。
根据本发明的实施例，形成栅极的材料和方法也没有特别限制，本领域技术人员可以根据需要灵活选择。在本发明的一些具体示例中，形成栅极的材料包括但不限于金属、多晶硅等具有良好导电性能的材料，形成栅极的方法包括但不限于物理气相沉积、化学气相沉积等。由此，材料来源广泛、成本较低，且工艺成熟，易于操作。
根据本发明的实施例，第一绝缘介质层的沉积厚度没有特殊要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，参见图1，第一绝缘介质层 4的厚度h1为0.5～2微米。由此，第一绝缘介质层可实现浓掺杂阱区的自对准，使得浓掺杂阱区和源区之间相差第一绝缘介质层厚度的距离，进而可以提高器件的使用性能和性能稳定性。
根据本发明的实施例，形成第一绝缘介质层的具体材料没有特殊要求，本领域技术人员根据实际情况灵活选择本领域中常规材料即可。在本发明的一些实施例中，形成第一绝缘介质层的材料为二氧化硅。由此，材料来源广，成本低，具有较好的绝缘和保护栅极的性能，器件的综合性能较佳。
根据本发明的实施例，形成热氧化层的材料没有特别限制，只要具有良好的绝缘性能，同时可以发挥自对准功能即可，本领域技术人员可以根据需要灵活选择。在本发明的一些实施例中，热氧化层7是在高温高压下通入氧气形成的二氧化硅，参见图1，热氧化层7的厚度h3可以为0.05～0.2微米。由此，可以提高器件的使用性能。
根据本发明的实施例，参照图1，热氧化层7的截面形状呈L形，且覆盖所述栅氧化层2、栅极3靠近正面金属10的侧壁。由此，在发挥自对准功能的同时，可以使得栅极更好的绝缘，进而提高器件的使用性能和性能稳定性。
根据本发明的实施例，第二绝缘介质层的沉积厚度没有特殊要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，参见图1，第二绝缘介质层 9的厚度h2为0.3～2.0微米。由此，可以有效实现接触孔自对准，避免接触孔光刻工艺，避免光刻工艺带来的器件功能和参数的不稳定性，且在上述厚度范围之内，可以使得源区等具有合适的尺寸，进而可以进一步提高器件的使用性能和功能稳定性。
根据本发明的实施例，形成第二绝缘介质层的具体材料没有特殊要求，本领域技术人员根据实际情况灵活选择本领与中常规材料即可。在本发明的一些实施例中，形成第二绝缘介质层的材料包括二氧化硅、磷硅玻璃、硼磷硅玻璃和氮化硅中的至少一种。由此，不仅可以进一步提高器件的综合性能参数，而且材料来源广泛，成本较低。
根据本发明的实施例，形成正面金属的材料没有限制要求本领域技术人员根据实际需求灵活选择即可。在本发明的一些实施例中，形成正面金属的材料可以是含硅的金属铝。由此，可以提高器件的使用性能。
根据本发明的实施例，参见图2，该半导体功率器件进一步包括护层阱11，护层阱11设置在正面金属10的上方，且覆盖正面金属10的部分上表面。由此，可以提高器件的使用性能。
根据本发明的实施例，参见图3，该半导体功率器件进一步包括背注12和背面金属13。由此，可以提高器件的使用性能。
在本发明的另一方面，本发明提供了一种制备前面所述的半导体功率器件的方法。参见图4，该方法包括：
S100：在衬底1上依次形成栅氧化层2、栅极3和第一绝缘介质层4。结构示意图参见图6。
根据本发明的实施例，上述氧化层、栅极和第一绝缘介质层的材料、厚度等均与前面半导体功率器件中描述一致，在此不再过多赘述。
在本发明的一些实施例中，形成栅氧化层的方法没有特别限制，本领域技术人员可以根据需要灵活选择，例如，栅氧化层是在湿氧(在有水的条件下，通入硅粉和氧气使其发生反应)或者干氧(在无水的条件下，通入硅粉和氧气使其发生反应)条件下形成的二氧化硅层。由此，操作简单方便、易于控制，且适于工业化生产。
根据本发明的实施例，形成栅极和第一绝缘介质层的方法也没有特别限制，例如形成栅极和第一绝缘介质层的方法包括但不限于化学气相沉积、物理气相沉积等。由此，操作简便成熟，成本较低。
在本发明的一个具体示例中，参照图5和图6，可以预先在衬底的上表面沉积形成整层的氧化层200、电极层300和绝缘层400，然后对氧化层200、电极层300和绝缘层400中部进行刻蚀，得到栅氧化层2、栅极3和第一绝缘介质层4。具体的淀积条件、刻蚀条件本领域技术人员可以根据具体材料种类、使用要求等进行选择，在此不再过多赘述。
S200：对衬底依次进行第一离子注入和第二离子注入，分别形成轻掺杂阱区5和源区6。结构示意图参见图7和图8。
根据本发明的实施例，第一次离子注入和第二次离子注入的条件和剂量没有限制要求，本领域技术人员根据实际需求灵活选择即可。掺杂的离子也没有限制要求，本领域技术人员选择本领域常用的掺杂离子即可。在本发明的一些实施例中，轻掺杂阱区5为P-阱区时，第一次离子注入掺杂的离子可以为硼或镓，此时源区6为N+源区，则第二次离子注入掺杂的离子为磷或砷。在本发明的另一些实施例中，轻掺杂阱区5 为N-阱区时，第一次离子注入掺杂的离子可以为磷或砷，此时源区6为P+源区，则第二次离子注入掺杂的离子为硼或镓。
S300：在源区6的上表面形成第一氧化层14。结构示意图参见图9。
根据本发明的实施例，形成第一氧化层的方法没有限制要求，本领域技术人员采用本领域常规技术手段即可。在本发明的一些实施例中，形成第一氧化层的方法包括但不限于化学气相沉积、物理气相沉积、热生长等。由此，操作简便成熟。
本领域技术人员可以理解，第一氧化层14经过后续加工步骤后形成热氧化层7，因此，该第一氧化层的材料、厚度等均与前文描述的热氧化层7一致，在此不再一一赘述。
S400：对第一氧化层14进行第三离子注入，形成浓掺杂阱区8。结构示意图参见图10。
根据本发明的实施例，第三次离子注入的条件和剂量没有限制要求，本领域技术人员根据实际需求灵活选择即可。掺杂的离子也没有限制要求，本领域技术人员选择本领域常用的掺杂离子即可。在本发明的一些实施例中，浓掺杂阱区8为P+阱区，第三次离子注入掺杂的离子可以为硼或镓。
根据本发明的实施例，进行第三次离子注入时，以第一氧化层14为掩膜进行离子注入，实现自对准注入的目的，无需光刻工艺。由此，靠近栅极3边界处，浓掺杂阱区8距离源区6的长度就是一个第一氧化层14厚度的距离，可以使得器件具有较佳的结构，进而提高器件的综合使用性能。
S500：在第一氧化层14上表面形成第二绝缘层15，并对第二绝缘层15和第一氧化层14的中部进行刻蚀，形成第二绝缘介质层9和热氧化层7。结构示意图参见图11 和图12。
根据本发明的实施例，形成第二绝缘层15经过刻蚀后形成第二绝缘介质层9，因此其材料与前面所述的第二绝缘介质层9一致，在此不再一一赘述。形成第二绝缘层 15的方法没有限制要求，可以为化学气相沉积、物理气相沉积等。
根据本发明的实施例，刻蚀后形成的第二绝缘介质层9的厚度没有特殊要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，参见图1，第二绝缘介质层9的厚度h2为0.3～2.0微米。由此，可以提高器件的使用性能。
S600：对源区6和浓掺杂阱区8进行刻蚀，形成接触孔。结构示意图参见图13。
根据本发明的实施例，接触孔的深度没有限制要求，只要接触孔穿透源区6，且不穿透浓掺杂阱区8即可。在本发明的一些实施例中，参见图13，接触孔的深度为0.5～1 微米。由此，器件的使用性能最佳。
发明人发现，以第二绝缘介质层9作为掩膜，可以实现接触孔自对准，从而避免现有技术中的接触孔光刻工艺，进而有效避免了接触孔光刻对偏、线条窗口波动会引起的源区宽度波动而带来的源区下寄生电阻波动和抗栓锁能力波动的问题，由此，在通过该方法制备得到的半导体功率器件中，接触孔到栅极距离减小，可以减小源区宽度，进而减小源区下寄生电阻，提高抗栓锁能力波动。
S700：形成正面金属10，正面金属10设置在第一绝缘介质层4、第二绝缘介质层 9、热氧化层7、源区6和浓掺杂阱区8的外表面。结构示意图参见图1。
根据本发明的实施例，形成正面金属的方法没有限制要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，形成正面金属的方法可以为物理气相沉积或化学气相沉积等方法，例如包括但不限于溅射等方法。由此，操作简便成熟。
根据本发明的实施例，形成正面金属的材料没有限制要求本领域技术人员根据实际需求灵活选择即可。在本发明的一些实施例中，形成正面金属的材料可以是含硅的金属铝。由此，可以提高器件的使用性能。
根据本发明的实施例，该方法进一步包括：形成护层阱11的步骤，结构示意图参见图2。由此，可以对正面金属起到保护作用。
根据本发明的实施例，形成护层阱的材料和方法没有限制要求，本领域技术人员根据实际需求灵活选择即可。
根据本发明的实施例，该方法进一步包括：形成背注12和背面金属13的步骤，结构示意图参见图3。根据本发明的实施例，形成背注12和背面金属13的材料和方法没有限制要求，本领域技术人员根据实际需求灵活选择即可，均可按照本领域常规操作进行。
当然，本领域技术人员可以理解，图1-图13均是示例性说明本发明的半导体功率器件的结构，并不能理解为对本发明的限制，只要不脱离本发明的发明构思，在不付出创造性劳动的基础上，对本发明做出的合理改变和替换，均在本发明的保护范围之内。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (11)
1.一种半导体功率器件，其特征在于，包括：
衬底，所述衬底中部设置有凹槽；
轻掺杂阱区，所述轻掺杂阱区设置在所述凹槽中，且覆盖所述凹槽的内壁面；
浓掺杂阱区，所述浓掺杂阱区设置在所述轻掺杂阱区中部的上方，且覆盖所述轻掺杂区的一部分上表面；
源区，所述源区对称的设置在所述浓掺杂区上方的两侧，且覆盖所述轻掺杂阱区的一部分上表面和所述浓掺杂阱区的一部分上表面；
栅氧化层，所述栅氧化层对称的设置在所述衬底上方的两侧，且覆盖所述衬底的上表面、所述轻掺杂阱区的一部分上表面和所述源区的一部分上表面；
栅极，所述栅极设置在所述栅氧化层的上表面；
第一绝缘介质层，所述第一绝缘介质层设置在所述栅极的上表面；
热氧化层，所述热氧化层设置在所述源区的上方，且覆盖所述源区的另一部分上表面；
第二绝缘介质层，所述第二绝缘介质层设置在所述热氧化层的上方，且覆盖所述热氧化层的上表面；
正面金属，所述正面金属设置在所述第一绝缘介质层、所述第二绝缘介质层、所述热氧化层、所述源区和所述浓掺杂阱区的外表面。
2.根据权利要求1所述的半导体功率器件，其特征在于，所述第一绝缘介质层的厚度为0.5～2微米。
3.根据权利要求1所述的半导体功率器件，其特征在于，形成所述第一绝缘介质层的材料为二氧化硅。
4.根据权利要求1所述的半导体功率器件，其特征在于，所述第二绝缘介质层的厚度为0.3～2.0微米。
5.根据权利要求1所述的半导体功率器件，其特征在于，形成所述第二绝缘介质层的材料包括二氧化硅、磷硅玻璃、硼磷硅玻璃和氮化硅中的至少一种。
6.根据权利要求1所述的半导体功率器件，其特征在于，所述热氧化层的厚度为0.05～0.2微米。
7.根据权利要求1所述的半导体功率器件，其特征在于，所述热氧化层的截面形状呈L形，且覆盖所述栅氧化层、栅极靠近正面金属的侧壁。
8.根据权利要求1所述的半导体功率器件，其特征在于，进一步包括护层阱，所述护层阱设置在所述正面金属的上方，且覆盖所述正面金属的部分上表面。
9.一种制备权利要求1-8中任一项所述的半导体功率器件的方法，其特征在于，包括：
在衬底上依次形成栅氧化层、栅极和第一绝缘介质层；
对所述衬底依次进行第一离子注入和第二离子注入，分别形成轻掺杂阱区和源区；
在所述源区的上表面形成第一氧化层；
对所述第一氧化层进行第三离子注入，形成浓掺杂阱区；
在所述第一氧化层上表面形成第二绝缘层，并对所述第二绝缘层和所述第一氧化层的中部进行刻蚀，形成第二绝缘介质层和热氧化层；
对所述源区和所述浓掺杂阱区进行刻蚀，形成接触孔；
形成正面金属，所述正面金属设置在所述第一绝缘介质层、所述第二绝缘介质层、所述热氧化层、所述源区和所述浓掺杂阱区的外表面。
10.根据权利要求9所述的方法，其特征在于，进一步包括：形成护层阱的步骤。
11.根据权利要求9所述的方法，其特征在于，所述接触孔的深度为0.5～1微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710743927.8A CN109427885A (zh) | 2017-08-25 | 2017-08-25 | 半导体功率器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710743927.8A CN109427885A (zh) | 2017-08-25 | 2017-08-25 | 半导体功率器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109427885A true CN109427885A (zh) | 2019-03-05 |
Family
ID=65500587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710743927.8A Pending CN109427885A (zh) | 2017-08-25 | 2017-08-25 | 半导体功率器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109427885A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101459137A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | Dram单元晶体管器件和方法 |
| CN106298793A (zh) * | 2016-09-30 | 2017-01-04 | 上海华虹宏力半导体制造有限公司 | 自对准分栅闪存器件及其制造方法 |
| CN106783606A (zh) * | 2015-11-25 | 2017-05-31 | 比亚迪股份有限公司 | 功率半导体器件及其制备方法 |
-
2017
- 2017-08-25 CN CN201710743927.8A patent/CN109427885A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101459137A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | Dram单元晶体管器件和方法 |
| US20090152608A1 (en) * | 2007-12-13 | 2009-06-18 | Semiconductor Manufacturing International (Shanghai) Corporation | DRAM Cell Transistor Device and Method |
| CN106783606A (zh) * | 2015-11-25 | 2017-05-31 | 比亚迪股份有限公司 | 功率半导体器件及其制备方法 |
| CN106298793A (zh) * | 2016-09-30 | 2017-01-04 | 上海华虹宏力半导体制造有限公司 | 自对准分栅闪存器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104769723B (zh) | 沟槽栅功率半导体场效应晶体管 | |
| CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| US7029969B2 (en) | Method of manufacture of a silicon carbide MOSFET including a masking with a tapered shape and implanting ions at an angle | |
| TWI690081B (zh) | 引入外延層場闌區的反向傳導igbt及其製備方法 | |
| CN100517758C (zh) | 用于FinFET的散热结构及其制造方法 | |
| CN103985746B (zh) | 沟槽型igbt器件及其制造方法 | |
| CN104919594B (zh) | 制造半导体器件的方法 | |
| CN109216276A (zh) | 一种mos管及其制造方法 | |
| CN108682624A (zh) | 一种具有复合栅的igbt芯片制作方法 | |
| TWI673798B (zh) | 引入外延層場闌區的半導體元件 | |
| TW541630B (en) | Manufacture of trench-gate semiconductor devices | |
| TW201622150A (zh) | 半導體元件、終端結構及其製造方法 | |
| US6352901B1 (en) | Method of fabricating a bipolar junction transistor using multiple selectively implanted collector regions | |
| CN102479806A (zh) | 超级结半导体器件及其制作方法 | |
| CN109887993A (zh) | 金属氧化物半导体场效应管及其制造方法 | |
| CN106409890B (zh) | 鳍式双极结型晶体管的形成方法 | |
| CN109037074A (zh) | 一种晶体管的制作方法 | |
| CN105826195B (zh) | 一种超结功率器件及其制作方法 | |
| CN109427885A (zh) | 半导体功率器件及其制备方法 | |
| TW586232B (en) | Trench MIS device with active trench corners and thick bottom oxide and method of making the same | |
| CN104347403B (zh) | 一种绝缘栅双极性晶体管的制造方法 | |
| CN106611798A (zh) | 一种n型碳化硅半导体肖特基二极管结构 | |
| CN109273529A (zh) | Mos型功率器件及其制备方法 | |
| CN104882382B (zh) | Mosfet终端结构及其制造方法 | |
| CN111128745B (zh) | 一种SiC基MOS器件的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20210219 Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Applicant after: BYD Semiconductor Co.,Ltd. Applicant after: NINGBO BYD SEMICONDUCTOR Co.,Ltd. Address before: No. 155, Lushan West Road, South Zone, Ningbo Free Trade Zone, 315000, Zhejiang Province Applicant before: NINGBO BYD SEMICONDUCTOR Co.,Ltd. |
|
| TA01 | Transfer of patent application right | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190305 |
|
| RJ01 | Rejection of invention patent application after publication |