CN106257646A - 嵌入pip电容的cmos制作方法 - Google Patents

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Abstract

本发明提供一种嵌入PIP电容的CMOS制作方法，该方法包括：在衬底表面内形成阱区，并定义位于阱区内的有源区，在有源区以外的衬底表面上形成场氧化层；在场氧化层靠近外围的部分区域表面上形成第一多晶硅层，并去除有源区表面上的垫氧化层；在整个器件的表面上形成介电层；注入阈值离子，形成有源区对应的衬底表面内的注入区；对介电层进行刻蚀，保留位于第一多晶硅层上的介电层；在有源区对应的衬底表面上形成栅氧化层，并在介电层和栅氧化层的部分区域表面上形成第二多晶硅层；在衬底表面上形成围绕第一多晶硅层和围绕第二多晶硅层的侧墙，并形成器件的源区、漏区以及轻掺杂漏区LDD。避免了传统工艺对阈值离子分布造成的影响，提高了器件的性能。

Description

嵌入PIP电容的CMOS制作方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种嵌入PIP电容的CMOS制作方法。
背景技术
多晶硅-介电层-多晶硅(Polysilicon-Insulator-Polysilicon，简称PIP)电容，是一种结构为，以一层多晶硅为下极板，另一层多晶硅为上极板，中间以较薄的氧化层为介电层的电容。现有工艺中通常将PIP电容嵌入互补式金属氧化物半导体器件(Complementary Metal OxideSemiconductor，简称CMOS)中，用以频率调制和防止模拟电路发射噪声。
在嵌入PIP的CMOS制作工艺中，传统的方法是在栅极多晶硅刻蚀之后，再生长一层氧化层作为PIP电容的介电层，接着再沉积一层多晶硅作为PIP电容的上极板。主要步骤如下所示：
步骤1、注入阈值离子；
步骤2、生长栅氧化层；
步骤3、沉积栅极多晶硅。这层多晶硅既作为栅极，又作为PIP电容的下极板；
步骤4、生长薄氧化层，这层氧化层作为PIP电容的介电层；
步骤5、沉积第二层多晶硅，这层多晶硅仅作为PIP电容的上极板；
在前述步骤中，步骤1-3是标准的不含PIP的CMOS制作工艺，步骤4-5是嵌入PIP的附加步骤。最终形成器件的结构如图1所示。
传统的嵌入PIP的CMOS制作工艺，其缺点在于：在生长介电层和沉积第二层多晶硅的热过程中，已经注入的阈值离子的分布会受到影响，导致嵌入PIP电容的CMOS器件参数与标准不含PIP电容的CMOS器件参数之间存在差异，影响器件性能。
发明内容
本发明提供一种嵌入PIP电容的CMOS制作方法，用以避免传统工艺对阈值离子分布造成的影响，提高了器件的性能。
本发明提供的嵌入PIP电容的CMOS制作方法，包括：
在衬底表面内形成阱区，并定义位于所述阱区内的有源区，在所述有源区以外的衬底表面上形成场氧化层，所述场氧化层嵌设于衬底表面；
在所述场氧化层靠近外围的部分区域表面上形成第一多晶硅层，以形成PIP电容的下极板，并去除有源区表面上的垫氧化层；
在整个器件的表面上形成介电层；
注入阈值离子，形成位于所述有源区对应的衬底表面内的注入区；
对所述介电层进行刻蚀，保留位于所述第一多晶硅层上的介电层；
在所述有源区对应的衬底表面上形成栅氧化层，并在所述介电层和所述栅氧化层的部分区域表面上形成第二多晶硅层，以形成所述电容的上极板和所述CMOS的栅极；
在衬底表面上形成围绕所述第一多晶硅层和围绕第二多晶硅层的侧墙，并形成所述器件的源区、漏区以及轻掺杂漏区LDD。
本发明提供的嵌入PIP电容的CMOS制作方法，通过在进行PIP电容下极板和介电层的制作工艺之后，进行阈值离子的注入和栅极多晶硅层的生长，避免了传统工艺在进行介电层和PIP电容下极板的制作工艺中，对阈值离子分布造成的影响，降低了包含PIP电容的CMOS器件参数与不含PIP电容的CMOS器件参数之间的差异，提高了器件的性能。
附图说明
图1为采用现有工艺制作后的包含PIP电容的CMOS器件结构示意图；
图2为本发明一实施例提供的嵌入PIP电容的CMOS制作方法流程示意图；
图3为本发明实施例中形成场氧化层的方法流程示意图；
图4为本发明实施例中形成场氧化层后器件的结构示意图；
图5为本发明实施例中形成PIP电容下极板后器件的结构示意图；
图6为本发明实施例中形成介电层后器件的结构示意图；
图7为本发明实施例中形成注入区后器件的结构示意图；
图8为本发明实施例中对介电层进行刻蚀后器件的结构示意图；
图9为本发明实施例中形成PIP电容上极板和栅极后器件的结构示意图；
图10为本发明实施例中形成侧墙、源区以及轻掺杂漏区LDD后器件的结构示意图。
附图标记：
20-阱区； 21-场氧化层； 22-垫氧化层；
23-第一多晶硅层； 24-介电层； 25-注入区；
26-栅氧化层； 27-第二多晶硅层； 28-侧墙；
29-源区； 30-轻掺杂漏区LDD； 31-漏区。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本领域技术人员应了解的是：以下实施例是对本发明的核心技术方案进行的具体说明，凡涉及现有的具体制作工艺将不予细述。
图2为本发明实施例提供的嵌入PIP电容的CMOS制作方法流程示意图，如图2所示，本实施例提供的制作方法包括如下步骤：
步骤101、在衬底表面内形成阱区，并定义位于所述阱区内的有源区，在所述有源区以外的衬底表面上形成场氧化层，所述场氧化层嵌设于衬底表面。
其中，所述衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。在实际应用中，所述衬底具体还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。本实施例在此不对其进行限制。
具体的，图3为本发明实施例中形成场氧化层的方法流程示意图，如图3所示，步骤101具体可以通过以下步骤实现：
步骤1011、在衬底表面覆盖光刻胶，通过光刻工艺定义阱区，并在光刻胶的阻挡下完成所述阱区的杂质注入和驱入，去除剩余的光刻胶；
步骤1012、在整个器件的表面上形成垫氧化层，并在所述垫氧化层的表面上生长氮化硅层；其中，生成的垫氧化层的厚度为200～800埃。
步骤1013、在氮化硅层表面覆盖光刻胶，通过光刻工艺定义有源区，并在光刻胶的阻挡下对所述有源区以外的氮化硅层进行刻蚀，直至露出所述垫氧化层，去除剩余的光刻胶；
步骤1014、通过热氧化工艺，在所述有源区以外的衬底表面生长所述场氧化层，形成表面高度高于衬底表面的高度，深度小于阱区深度的场氧化层；
步骤1015、去除剩余的氮化硅层。
具体的，图4为本发明实施例中形成场氧化层后器件的结构示意图，，其中，阱区用标号20表示，场氧化层用标号21表示，垫氧化层用标号22表示。
步骤102、在所述场氧化层靠近外围的部分区域表面上形成第一多晶硅层，以形成PIP电容的下极板，并去除有源区表面上的垫氧化层；
具体的，图5为本发明实施例中形成PIP电容下极板后器件的结构示意图，其中，第一多晶硅层用标号23表示。
具体的，通过沉积的制作工艺在整个器件的表面上形成第一多晶硅层23，并在位于场氧化层21靠近外围的部分区域表面上的第一多晶硅层上涂布光刻胶，在光刻胶的阻挡下对第一多晶硅层23进行刻蚀，直至露出衬底和场氧化层的表面为止，形成如图5所示的器件结构。
在这里需要说明的是：本步骤中，第一多晶硅层刻蚀后只形成了PIP电容的下极板，而没有形成器件的栅极。
接着用含有氢氟酸的溶液去除有源区表面的垫氧化层。
步骤103、在整个器件的表面上形成介电层。
具体的，图6为本发明实施例中形成介电层后器件的结构示意图，其中，介电层用标号24表示。
具体的，在整个器件的表面上形成厚度为200～700埃的介电层24，所述介电层24可以是二氧化硅层，也可以是氮化硅层，或者是二氧化硅与氮化硅的任意组合，此与现有技术中介电层的生成工艺相同，在这里不再赘述。
步骤104、注入阈值离子，形成位于所述有源区对应的衬底表面内的注入区。
具体的，图7为本发明实施例中形成注入区后器件的结构示意图，其中，注入区用标号25表示。
具体的，将硼离子或二氟化硼离子作为阈值离子注入有源区对应的衬底表面内，形成如图7所示的注入区25。其中，阈值离子的注入能量优选为20～80KEV，注入剂量优选为1×1012～1×1013/cm2。
在本实施例中，将注入阈值离子的制作工艺放置在制作介电层和电容下极板之后进行，避免了在制作介电层和电容下极板的过程中对阈值离子的分布造成的影响。
步骤105、对所述介电层进行刻蚀，保留位于所述第一多晶硅层上的介电层。
图8为本发明实施例中对介电层进行刻蚀后器件的结构示意图。具体的，如图8所示的结构可以通过以下方式实现：
在位于第一多晶硅层表面上的介电层上涂布光刻胶，并在光刻胶的阻挡下对介电层24进行刻蚀，直至露出器件的表面为止，去除光刻胶，形成如图8所示的器件结构。
步骤106、在所述有源区对应的衬底表面上形成栅氧化层，并在所述介电层和所述栅氧化层的部分区域表面上形成第二多晶硅层，以形成所述电容的上极板和所述CMOS的栅极。
具体的，图9为本发明实施例中形成PIP电容上极板和栅极后器件的结构示意图，其中，栅氧化层用标号26表示，第二多晶硅层用标号27表示。
具体的，通过氧化工艺在有源区对应的衬底表面上形成栅氧化层26，并在整个器件的表面上淀积一层第二多晶硅层27，通过光刻和刻蚀工艺对所述第二多晶硅层进行刻蚀，保留位于介电层24和栅氧化层26的部分区域表面上的第二多晶硅层，形成如图9所示的器件结构。其中，位于介电层24上的第二多晶硅层作为PIP电容的上极板，位于栅氧化层26表面上的第二多晶硅层作为器件的栅极。
在这里需要说明的是：本实施例区别于现有技术的是，本实施例的制作方法是通过制作PIP电容的上极板的同时制作器件的栅极，而非现有技术中的制作PIP电容下极板的同时制作器件的栅极。
步骤107、在衬底表面上形成围绕所述第一多晶硅层和围绕第二多晶硅层的侧墙，并形成所述器件的源区、漏区以及轻掺杂漏区LDD。
具体的，图10为本发明实施例中形成侧墙、源区、漏区以及轻掺杂漏区LDD后器件的结构示意图，其中，侧墙用标号28表示，源区用标号29表示，轻掺杂漏区LDD用标号30表示，漏区用标号31表示。
具体的，通过光刻工艺定义轻掺杂漏区LDD30，并通过离子注入形成轻掺杂漏区LDD30。优选的，本实施例通过注入N型轻掺杂漏极离子，形成所述轻掺杂漏区LDD30。
在整个器件的表面上淀积二氧化硅层，通过光刻和刻蚀工艺对二氧化硅层进行刻蚀，形成围绕所述第一多晶硅层23和围绕第二多晶硅层27的侧墙28。
通过光刻工艺定义源区29和漏区31，并通过离子注入形成所述源区29和漏区31，形成如图10所示的器件结构。
本步骤的具体工艺与现有技术相同，在这里不再赘述。
本实施例提供的嵌入PIP电容的CMOS制作方法，通过在进行PIP电容下极板和介电层的制作工艺之后，进行阈值离子的注入和栅极多晶硅层的生长，避免了传统工艺在进行介电层和PIP电容下极板的制作工艺中，对阈值离子分布造成的影响，降低了包含PIP电容的CMOS器件参数与不含PIP电容的CMOS器件参数之间的差异，提高了器件的性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (7)

1.一种嵌入PIP电容的CMOS制作方法，其特征在于，包括：
在衬底表面内形成阱区，并定义位于所述阱区内的有源区，在所述有源区以外的衬底表面上形成场氧化层，所述场氧化层嵌设于衬底表面；
在所述场氧化层靠近外围的部分区域表面上形成第一多晶硅层，以形成PIP电容的下极板，并去除有源区表面上的垫氧化层；
在整个器件的表面上形成介电层；
注入阈值离子，形成位于所述有源区对应的衬底表面内的注入区；
对所述介电层进行刻蚀，保留位于所述第一多晶硅层上的介电层；
在所述有源区对应的衬底表面上形成栅氧化层，并在所述介电层和所述栅氧化层的部分区域表面上形成第二多晶硅层，以形成所述电容的上极板和所述CMOS的栅极；
在衬底表面上形成围绕所述第一多晶硅层和围绕第二多晶硅层的侧墙，并形成所述器件的源区、漏区以及轻掺杂漏区LDD。
2.根据权利要求1所述的嵌入PIP电容的CMOS制作方法，其特征在于，所述在所述衬底表面内形成阱区，并定义位于所述阱区内的有源区，在所述有源区以外的衬底表面上形成场氧化层，包括：
在衬底表面覆盖光刻胶，通过光刻工艺定义阱区，并在光刻胶的阻挡下完成所述阱区的杂质注入和驱入，去除剩余的光刻胶；
在整个器件的表面上形成垫氧化层，并在所述垫氧化层的表面上生长氮化硅层；
在氮化硅层表面覆盖光刻胶，通过光刻工艺定义有源区，并在光刻胶的阻挡下对所述有源区以外的氮化硅层进行刻蚀，直至露出所述垫氧化层，去除剩余的光刻胶；
通过热氧化工艺，在所述有源区以外的衬底表面生长所述场氧化层；
去除剩余的氮化硅层。
3.根据权利要求2所述的嵌入PIP电容的CMOS制作方法，其特征在于，所述在所述场氧化层靠近外围的部分区域表面上形成第一多晶硅层，包括：
在整个器件的表面上形成第一多晶硅层；
对所述第一多晶硅层进行刻蚀，保留位于所述场氧化层靠近外围的部分区域表面上的第一多晶硅层。
4.根据权利要求3所述的嵌入PIP电容的CMOS制作方法，其特征在于，所述形成所述器件的源区以及轻掺杂漏区LDD，包括：
通过光刻工艺定义源区和轻掺杂漏区LDD，并通过离子注入形成所述源区和所述轻掺杂漏区LDD。
5.根据权利要求1所述的嵌入PIP电容的CMOS制作方法，其特征在于，所述在衬底表面上形成围绕所述第一多晶硅层的侧墙和围绕第二多晶硅层的侧墙，包括：
在整个器件的表面上淀积二氧化硅层，通过对二氧化硅层进行刻蚀，形成围绕所述第一多晶硅层的侧墙和围绕位于所述栅氧化层表面上的第二多晶硅层的侧墙。
6.根据权利要求1所述的嵌入PIP电容的CMOS制作方法，其特征在于，所述介电层为二氧化硅层或者氮化硅层。
7.根据权利要求1所述的嵌入PIP电容的CMOS制作方法，其特征在于，注入的阈值离子为硼离子或二氟化硼离子，阈值离子的注入能量为20～80KEV，注入剂量为1×1012～1×1013/cm2。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361137A (zh) * 2021-12-29 2022-04-15 广东省大湾区集成电路与系统应用研究院 Pip电容的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5188972A (en) * 1991-02-01 1993-02-23 Sierra Semiconductor Corporation Method for making bipolar transistor by self-aligning the emitter to the base contact diffusion
US20030143799A1 (en) * 2002-01-31 2003-07-31 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device
CN1956196A (zh) * 2005-10-28 2007-05-02 东部电子股份有限公司 biCMOS器件及biCMOS器件的制造方法
CN101661955A (zh) * 2008-08-28 2010-03-03 新唐科技股份有限公司 横向扩散金属氧化物半导体器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5188972A (en) * 1991-02-01 1993-02-23 Sierra Semiconductor Corporation Method for making bipolar transistor by self-aligning the emitter to the base contact diffusion
US20030143799A1 (en) * 2002-01-31 2003-07-31 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device
CN1956196A (zh) * 2005-10-28 2007-05-02 东部电子股份有限公司 biCMOS器件及biCMOS器件的制造方法
CN101661955A (zh) * 2008-08-28 2010-03-03 新唐科技股份有限公司 横向扩散金属氧化物半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361137A (zh) * 2021-12-29 2022-04-15 广东省大湾区集成电路与系统应用研究院 Pip电容的制作方法

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