CN114121673A - 鳍结构表面氧化层均匀化的方法 - Google Patents

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Abstract

本发明提供了一种鳍结构表面氧化层均匀化的方法,包含:S1:鳍结构的顶部非晶化;S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。据此,本发明能够达到的技术效果在于,鳍结构的顶部非晶化后,由于鳍顶部不存在氧化工艺的晶面效应,从而使得在鳍结构全部表面的氧化速率相同,所以,能够生成厚度基本相同的表面氧化层(在鳍结构顶面、转角、侧面都相同),氧化层的均匀性提高,器件的可靠性提高,降低了漏电的可能性。

Description

鳍结构表面氧化层均匀化的方法
技术领域
本发明涉及半导体加工方法领域,特别涉及鳍结构表面氧化层均匀化的方法。
背景技术
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)是一种立体型器件,其具有鳍结构。参考图1所示,一种鳍式场效应晶体管的结构示意图,包括了鳍结构(Fin)01,位于相邻鳍结构01之间的沟道02,沟道02中具有氧化层03、氮化硅层04、浅沟道隔离层(STI)05,氧化层03、氮化硅层04、浅沟道隔离层(STI)05被研磨到鳍结构的上部06露出,鳍结构的上部06的具有顶面07和转角08结构。
现有技术中,由于硅晶体在不同晶面处具有不同的氧化速率,一般地,氧化速率的情况是:硅晶面(100)处>硅晶面(110)处>硅晶面(111)处,所以,通常地,在鳍结构的上部进行原位水汽氧化工艺(ISSG)形成的氧化层会在鳍的转角处的厚度小于顶面的厚度。该氧化层是用来作为隔离鳍结构和鳍的上部层结构的绝缘材料。而,该氧化层的厚度不一致,会导致器件的可靠性降低,以及产生漏电情况。
现有技术中存在的问题在于,鳍上部所生成的氧化层由于不同晶面氧化速率不同而导致了厚度不一致,降低了器件的可靠性,产生漏电。
发明内容
本发明需要解决的技术问题是:如何提高鳍上部氧化层的厚度的均匀性。
为了解决以上技术问题,本发明提供一种鳍结构表面氧化层均匀化的方法,其目的在于能够使得鳍结构上部的表面氧化层在顶部和转角处的厚度保持一致,从而提升器件的可靠性,降低漏电情形。
为了达到上述目的,本发明提供了一种鳍结构表面氧化层均匀化的方法,包含:
S1:鳍结构的顶部非晶化;
S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。
优选地,在步骤S1之前,还包含:
SP1:在硅衬底上形成垫氧化层,在垫氧化层上形成第一硬掩膜层,图案化该第一硬掩膜层,再以图案化后的第一硬掩膜层为基础刻蚀形成鳍结构;
SP2:在鳍结构的侧墙、鳍结构之间的槽底上沉积形成第一氧化层,再在第一氧化层、垫氧化层、第一硬掩膜层的上沉积第二硬掩膜层;
SP3:沉积形成浅沟道隔离层,对浅沟道隔离层进行第一次化学机械抛光,将浅沟道隔离层部分地去除至将第一硬掩膜层暴露出来;
SP4:去除第一硬掩膜层。
优选地,在步骤S1和S2之间,还包含:
SM1:对浅沟道隔离层进行第二次化学机械抛光,将鳍结构覆盖的垫氧化层-第一氧化层、第二硬掩膜层、浅道隔离层都去除到鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第一氧化层、第二硬掩膜层。
优选地,在步骤S2之后,还包含:
SR1:采用氮化和退火工艺,驱使氮进入到表面氧化层并将氮保持在表面氧化层中;
SR2:沉积多晶硅并图案化以形成栅结构。
优选地,在步骤S1中,采用顶部注入方法,使得鳍结构的顶部非晶化,形成鳍顶非晶化区域。
优选地,所注入的物质是中性的,所注入的物质包括硅、氢、氦、氩、氙、氪中的一种或多种。
优选地,在步骤S2中,采用原位水汽氧化工艺生长以形成表面氧化层。
优选地,所述第一硬掩膜层、第二硬掩模层为氮化硅;
在步骤SP4后,还包括:
SP5:对位于第一硬掩膜层和鳍结构的顶部之间的垫氧化层去除;
SP6:采用原子层沉积方法沉积一层新的氧化层以形成新的位于鳍结构顶部的新垫氧化层,以控制步骤S1的非晶化的均匀性;
在步骤S1和S2之间,还包括:
SM10:将浅沟道隔离层、新垫氧化层、第一氧化层、第二硬掩模层都去除到同一深度,至鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第二硬掩模层和第一氧化层。
优选地,在步骤SR1中,采用去耦合等离子体氮化工艺,再进行氮化后退火工艺,将等离子态的氮注入到鳍结构的表面氧化层中。
优选地,形成的鳍结构的顶部的两个转角边缘为圆弧形。
与现有技术相比,本发明提供了一种鳍结构表面氧化层均匀化的方法,包含:S1:鳍结构的顶部非晶化;S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。据此,本发明能够达到的技术效果在于,鳍结构的顶部非晶化后,由于鳍顶部不存在氧化工艺的晶面效应,从而使得在鳍结构全部表面的氧化速率相同,所以,能够生成厚度基本相同的表面氧化层(在鳍结构顶面、转角、侧面都相同),氧化层的均匀性提高,器件的可靠性提高,降低了漏电的可能性。
附图说明
图1展示了现有技术的一种鳍结构形式。
图2A至2G示出了本发明提供的鳍结构表面氧化层均匀化的方法一实施例的部分步骤的结构演变示意图。
图3示出了采用本发明提供的鳍结构表面氧化层均匀化的方法一实施例制作出来的鳍结构顶部的顶面、转角处的表面氧化层的厚度是一致的,其形状是转角成圆弧状。
附图标记说明。
现有技术:
01 鳍结构
02 沟道
03 氧化层
04 氮化硅层
05 浅沟道隔离层
06 鳍结构的上部
07 顶面
08 转角;
本发明:
100 硅衬底
101 垫氧化层
102 第一硬掩膜层
103 鳍结构
104 第一氧化层
105 第二硬掩膜层
106 浅沟道隔离层
107 槽
108 鳍顶非晶化区域
109 表面氧化层。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。
参阅图2E和2G,本发明提供的鳍结构表面氧化层均匀化的方法的一实施例。
该方法包含:参阅图2E所示,步骤S1:鳍结构103的顶部非晶化;参阅图2G所示,步骤S2:对非晶化后的鳍结构103进行氧化工艺以形成表面氧化层109。
参阅图2A至图2G所示,本发明提供的鳍结构表面氧化层均匀化的方法的另一实施例。
参阅图2A所示,在硅衬底100上形成垫氧化层101,在垫氧化层101上形成第一硬掩膜层102,图案化该第一硬掩膜层102,再以图案化后的第一硬掩膜层102为基础刻蚀形成鳍结构103(Fin)。
参阅图2B所示,在鳍结构103的侧墙、鳍结构之间的槽底上沉积形成第一氧化层104,再在第一氧化层104、垫氧化层101、第一硬掩膜层102的上沉积第二硬掩膜层105。
第一硬掩膜层102、第二硬掩模层105为氮化硅(SiN)。
参阅图2B所示,沉积形成浅沟道隔离层106,对浅沟道隔离层103进行第一次化学机械抛光(chemical mechanical polish,CMP)。可以采用流体化学气相沉积法(FCVD)沉积形成浅沟道隔离层106。
参阅图2C所示,将浅沟道隔离层106部分地去除至将第一硬掩膜层102暴露出来。
参阅图2D所示,去除第一硬掩膜层102。垫氧化层101被暴露出来。
为了提高后续注入工艺的均匀性,提供另一实施例,可以将垫氧化层101更换。
对位于第一硬掩膜层102和鳍结构103的顶部之间的垫氧化层101去除。
采用原子层沉积方法(Atomic layer deposition,ALD)沉积一层新的氧化层以形成新的位于鳍结构顶部的新垫氧化层,以控制对鳍结构顶部的硅的非晶化的均匀性。参阅图2D所示,该新的垫氧化层也采用101表示。
参阅图2E所示,鳍结构103的顶部非晶化。形成了鳍顶非晶化区域108。
具体地,参阅图2E所示,采用顶部注入方法(图中箭头所示),使得鳍结构的顶部非晶化,形成鳍顶非晶化区域108。
所注入的物质是中性的,所注入的物质包括硅(Si)、氢(H)、氦(He)、氩(Ar)、氙(Xe)、氪(Kr)中的一种或多种。电中性的注入,不会对载流子的迁移率产生较大影响。
参阅图2F所示,对浅沟道隔离层106进行第二次化学机械抛光(CMP),将鳍结构103覆盖的垫氧化层101-第一氧化层104、第二硬掩膜层105、浅道隔离层106都去除到鳍结构106部分地露出,形成槽107,槽底存在未被去除的浅沟道隔离层106、第一氧化层104、第二硬掩膜层105。
在提供上述的生成新的垫氧化层的另一实施例的基础上,将浅沟道隔离层106、新垫氧化层101、第一氧化层104、第二硬掩模层105都去除到同一深度,至鳍结构106部分地露出,形成槽107,槽底存在未被去除的浅沟道隔离层106、第二硬掩模层105和第一氧化层104。
参阅图2G所示,对非晶化后的鳍结构103进行氧化工艺以形成表面氧化层109。由于,鳍结构103的顶部,具有鳍顶非晶化区域108,所以,不同晶面氧化速率不同的效应不会发生,从而使得表面氧化层109是厚度一致的。
采用原位水汽氧化工艺(ISSG,in-situ steam generation)生长以形成表面氧化层109。
参阅图3所示,为采用本发明提供的鳍结构表面氧化层均匀化的方法,形成的鳍结构表面氧化层109的顶部示意图,图中,顶面、转角处的表面氧化层109的厚度相同,最终形成的鳍结构的顶部的两个转角边缘为圆弧形。
采用氮化和退火工艺,驱使氮进入到表面氧化层并将氮保持在表面氧化层中。
具体地,采用去耦合等离子体氮化工艺(DPN),再进行氮化后退火工艺(PNA),将等离子态的氮注入到鳍结构的表面氧化层中。
表面氧化层109用来隔离栅和鳍结构的顶部。
沉积多晶硅并图案化以形成栅结构。
以上即为本发明所提供的鳍结构表面氧化层均匀化的方法的具体实施例。据此,本发明能够达到的技术效果在于,鳍结构的顶部非晶化后,由于鳍顶部不存在氧化工艺的晶面效应,从而使得在鳍结构全部表面的氧化速率相同,所以,能够生成厚度基本相同的表面氧化层(在鳍结构顶面、转角、侧面都相同),氧化层的均匀性提高,器件的可靠性提高,降低了漏电的可能性。
上述具体实施例和附图说明仅为例示性说明本发明的技术方案及其技术效果,而非用于限制本发明。任何熟于此项技术的本领域技术人员均可在不违背本发明的技术原理及精神的情况下,在权利要求保护的范围内对上述实施例进行修改或变化,均属于本发明的权利保护范围。

Claims (10)

1.一种鳍结构表面氧化层均匀化的方法,其特征在于,包含:
S1:鳍结构的顶部非晶化;
S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。
2.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S1之前,还包含:
SP1:在硅衬底上形成垫氧化层,在垫氧化层上形成第一硬掩膜层,图案化该第一硬掩膜层,再以图案化后的第一硬掩膜层为基础刻蚀形成鳍结构;
SP2:在鳍结构的侧墙、鳍结构之间的槽底上沉积形成第一氧化层,再在第一氧化层、垫氧化层、第一硬掩膜层的上沉积第二硬掩膜层;
SP3:沉积形成浅沟道隔离层,对浅沟道隔离层进行第一次化学机械抛光,将浅沟道隔离层部分地去除至将第一硬掩膜层暴露出来;
SP4:去除第一硬掩膜层。
3.根据权利要求2所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S1和S2之间,还包含:
SM1:对浅沟道隔离层进行第二次化学机械抛光,将鳍结构覆盖的垫氧化层-第一氧化层、第二硬掩膜层、浅道隔离层都去除到鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第一氧化层、第二硬掩膜层。
4.根据权利要求1或2或3所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S2之后,还包含:
SR1:采用氮化和退火工艺,驱使氮进入到表面氧化层并将氮保持在表面氧化层中;
SR2:沉积多晶硅并图案化以形成栅结构。
5.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S1中,采用顶部注入方法,使得鳍结构的顶部非晶化,形成鳍顶非晶化区域。
6.根据权利要求5所述的鳍结构表面氧化层均匀化的方法,其特征在于,所注入的物质是中性的,所注入的物质包括硅、氢、氦、氩、氙、氪中的一种或多种。
7.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S2中,采用原位水汽氧化工艺生长以形成表面氧化层。
8.根据权利要求2所述的鳍结构表面氧化层均匀化的方法,其特征在于,
所述第一硬掩膜层、第二硬掩模层为氮化硅;
在步骤SP4后,还包括:
SP5:对位于第一硬掩膜层和鳍结构的顶部之间的垫氧化层去除;
SP6:采用原子层沉积方法沉积一层新的氧化层以形成新的位于鳍结构顶部的新垫氧化层,以控制步骤S1的非晶化的均匀性;
在步骤S1和S2之间,还包括:
SM10:将浅沟道隔离层、新垫氧化层、第一氧化层、第二硬掩模层都去除到同一深度,至鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第二硬掩模层和第一氧化层。
9.根据权利要求4所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤SR1中,采用去耦合等离子体氮化工艺,再进行氮化后退火工艺,将等离子态的氮注入到鳍结构的表面氧化层中。
10.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,形成的鳍结构的顶部的两个转角边缘为圆弧形。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151766A1 (en) * 2012-12-05 2014-06-05 Imec FinFET DEVICE WITH DUAL-STRAINED CHANNELS AND METHOD FOR MANUFACTURING THEREOF
CN106847683A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 提高鳍式场效应管性能的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151766A1 (en) * 2012-12-05 2014-06-05 Imec FinFET DEVICE WITH DUAL-STRAINED CHANNELS AND METHOD FOR MANUFACTURING THEREOF
CN106847683A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 提高鳍式场效应管性能的方法

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