CN114121673A - 鳍结构表面氧化层均匀化的方法 - Google Patents
鳍结构表面氧化层均匀化的方法 Download PDFInfo
- Publication number
- CN114121673A CN114121673A CN202111390536.5A CN202111390536A CN114121673A CN 114121673 A CN114121673 A CN 114121673A CN 202111390536 A CN202111390536 A CN 202111390536A CN 114121673 A CN114121673 A CN 114121673A
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- fin structure
- layer
- hard mask
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 230000003647 oxidation Effects 0.000 title claims abstract description 22
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 22
- 238000010301 surface-oxidation reaction Methods 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 238000005280 amorphization Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 229910052743 krypton Inorganic materials 0.000 claims description 3
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 claims description 3
- 230000007935 neutral effect Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910052724 xenon Inorganic materials 0.000 claims description 3
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 claims description 3
- 108010068991 arginyl-threonyl-prolyl-prolyl-prolyl-seryl-glycine Proteins 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 8
- 239000013078 crystal Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
本发明提供了一种鳍结构表面氧化层均匀化的方法,包含:S1:鳍结构的顶部非晶化;S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。据此,本发明能够达到的技术效果在于,鳍结构的顶部非晶化后,由于鳍顶部不存在氧化工艺的晶面效应,从而使得在鳍结构全部表面的氧化速率相同,所以,能够生成厚度基本相同的表面氧化层(在鳍结构顶面、转角、侧面都相同),氧化层的均匀性提高,器件的可靠性提高,降低了漏电的可能性。
Description
技术领域
本发明涉及半导体加工方法领域,特别涉及鳍结构表面氧化层均匀化的方法。
背景技术
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)是一种立体型器件,其具有鳍结构。参考图1所示,一种鳍式场效应晶体管的结构示意图,包括了鳍结构(Fin)01,位于相邻鳍结构01之间的沟道02,沟道02中具有氧化层03、氮化硅层04、浅沟道隔离层(STI)05,氧化层03、氮化硅层04、浅沟道隔离层(STI)05被研磨到鳍结构的上部06露出,鳍结构的上部06的具有顶面07和转角08结构。
现有技术中,由于硅晶体在不同晶面处具有不同的氧化速率,一般地,氧化速率的情况是:硅晶面(100)处>硅晶面(110)处>硅晶面(111)处,所以,通常地,在鳍结构的上部进行原位水汽氧化工艺(ISSG)形成的氧化层会在鳍的转角处的厚度小于顶面的厚度。该氧化层是用来作为隔离鳍结构和鳍的上部层结构的绝缘材料。而,该氧化层的厚度不一致,会导致器件的可靠性降低,以及产生漏电情况。
现有技术中存在的问题在于,鳍上部所生成的氧化层由于不同晶面氧化速率不同而导致了厚度不一致,降低了器件的可靠性,产生漏电。
发明内容
本发明需要解决的技术问题是:如何提高鳍上部氧化层的厚度的均匀性。
为了解决以上技术问题,本发明提供一种鳍结构表面氧化层均匀化的方法,其目的在于能够使得鳍结构上部的表面氧化层在顶部和转角处的厚度保持一致,从而提升器件的可靠性,降低漏电情形。
为了达到上述目的,本发明提供了一种鳍结构表面氧化层均匀化的方法,包含:
S1:鳍结构的顶部非晶化;
S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。
优选地,在步骤S1之前,还包含:
SP1:在硅衬底上形成垫氧化层,在垫氧化层上形成第一硬掩膜层,图案化该第一硬掩膜层,再以图案化后的第一硬掩膜层为基础刻蚀形成鳍结构;
SP2:在鳍结构的侧墙、鳍结构之间的槽底上沉积形成第一氧化层,再在第一氧化层、垫氧化层、第一硬掩膜层的上沉积第二硬掩膜层;
SP3:沉积形成浅沟道隔离层,对浅沟道隔离层进行第一次化学机械抛光,将浅沟道隔离层部分地去除至将第一硬掩膜层暴露出来;
SP4:去除第一硬掩膜层。
优选地,在步骤S1和S2之间,还包含:
SM1:对浅沟道隔离层进行第二次化学机械抛光,将鳍结构覆盖的垫氧化层-第一氧化层、第二硬掩膜层、浅道隔离层都去除到鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第一氧化层、第二硬掩膜层。
优选地,在步骤S2之后,还包含:
SR1:采用氮化和退火工艺,驱使氮进入到表面氧化层并将氮保持在表面氧化层中;
SR2:沉积多晶硅并图案化以形成栅结构。
优选地,在步骤S1中,采用顶部注入方法,使得鳍结构的顶部非晶化,形成鳍顶非晶化区域。
优选地,所注入的物质是中性的,所注入的物质包括硅、氢、氦、氩、氙、氪中的一种或多种。
优选地,在步骤S2中,采用原位水汽氧化工艺生长以形成表面氧化层。
优选地,所述第一硬掩膜层、第二硬掩模层为氮化硅;
在步骤SP4后,还包括:
SP5:对位于第一硬掩膜层和鳍结构的顶部之间的垫氧化层去除;
SP6:采用原子层沉积方法沉积一层新的氧化层以形成新的位于鳍结构顶部的新垫氧化层,以控制步骤S1的非晶化的均匀性;
在步骤S1和S2之间,还包括:
SM10:将浅沟道隔离层、新垫氧化层、第一氧化层、第二硬掩模层都去除到同一深度,至鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第二硬掩模层和第一氧化层。
优选地,在步骤SR1中,采用去耦合等离子体氮化工艺,再进行氮化后退火工艺,将等离子态的氮注入到鳍结构的表面氧化层中。
优选地,形成的鳍结构的顶部的两个转角边缘为圆弧形。
与现有技术相比,本发明提供了一种鳍结构表面氧化层均匀化的方法,包含:S1:鳍结构的顶部非晶化;S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。据此,本发明能够达到的技术效果在于,鳍结构的顶部非晶化后,由于鳍顶部不存在氧化工艺的晶面效应,从而使得在鳍结构全部表面的氧化速率相同,所以,能够生成厚度基本相同的表面氧化层(在鳍结构顶面、转角、侧面都相同),氧化层的均匀性提高,器件的可靠性提高,降低了漏电的可能性。
附图说明
图1展示了现有技术的一种鳍结构形式。
图2A至2G示出了本发明提供的鳍结构表面氧化层均匀化的方法一实施例的部分步骤的结构演变示意图。
图3示出了采用本发明提供的鳍结构表面氧化层均匀化的方法一实施例制作出来的鳍结构顶部的顶面、转角处的表面氧化层的厚度是一致的,其形状是转角成圆弧状。
附图标记说明。
现有技术:
01 鳍结构
02 沟道
03 氧化层
04 氮化硅层
05 浅沟道隔离层
06 鳍结构的上部
07 顶面
08 转角;
本发明:
100 硅衬底
101 垫氧化层
102 第一硬掩膜层
103 鳍结构
104 第一氧化层
105 第二硬掩膜层
106 浅沟道隔离层
107 槽
108 鳍顶非晶化区域
109 表面氧化层。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。
参阅图2E和2G,本发明提供的鳍结构表面氧化层均匀化的方法的一实施例。
该方法包含:参阅图2E所示,步骤S1:鳍结构103的顶部非晶化;参阅图2G所示,步骤S2:对非晶化后的鳍结构103进行氧化工艺以形成表面氧化层109。
参阅图2A至图2G所示,本发明提供的鳍结构表面氧化层均匀化的方法的另一实施例。
参阅图2A所示,在硅衬底100上形成垫氧化层101,在垫氧化层101上形成第一硬掩膜层102,图案化该第一硬掩膜层102,再以图案化后的第一硬掩膜层102为基础刻蚀形成鳍结构103(Fin)。
参阅图2B所示,在鳍结构103的侧墙、鳍结构之间的槽底上沉积形成第一氧化层104,再在第一氧化层104、垫氧化层101、第一硬掩膜层102的上沉积第二硬掩膜层105。
第一硬掩膜层102、第二硬掩模层105为氮化硅(SiN)。
参阅图2B所示,沉积形成浅沟道隔离层106,对浅沟道隔离层103进行第一次化学机械抛光(chemical mechanical polish,CMP)。可以采用流体化学气相沉积法(FCVD)沉积形成浅沟道隔离层106。
参阅图2C所示,将浅沟道隔离层106部分地去除至将第一硬掩膜层102暴露出来。
参阅图2D所示,去除第一硬掩膜层102。垫氧化层101被暴露出来。
为了提高后续注入工艺的均匀性,提供另一实施例,可以将垫氧化层101更换。
对位于第一硬掩膜层102和鳍结构103的顶部之间的垫氧化层101去除。
采用原子层沉积方法(Atomic layer deposition,ALD)沉积一层新的氧化层以形成新的位于鳍结构顶部的新垫氧化层,以控制对鳍结构顶部的硅的非晶化的均匀性。参阅图2D所示,该新的垫氧化层也采用101表示。
参阅图2E所示,鳍结构103的顶部非晶化。形成了鳍顶非晶化区域108。
具体地,参阅图2E所示,采用顶部注入方法(图中箭头所示),使得鳍结构的顶部非晶化,形成鳍顶非晶化区域108。
所注入的物质是中性的,所注入的物质包括硅(Si)、氢(H)、氦(He)、氩(Ar)、氙(Xe)、氪(Kr)中的一种或多种。电中性的注入,不会对载流子的迁移率产生较大影响。
参阅图2F所示,对浅沟道隔离层106进行第二次化学机械抛光(CMP),将鳍结构103覆盖的垫氧化层101-第一氧化层104、第二硬掩膜层105、浅道隔离层106都去除到鳍结构106部分地露出,形成槽107,槽底存在未被去除的浅沟道隔离层106、第一氧化层104、第二硬掩膜层105。
在提供上述的生成新的垫氧化层的另一实施例的基础上,将浅沟道隔离层106、新垫氧化层101、第一氧化层104、第二硬掩模层105都去除到同一深度,至鳍结构106部分地露出,形成槽107,槽底存在未被去除的浅沟道隔离层106、第二硬掩模层105和第一氧化层104。
参阅图2G所示,对非晶化后的鳍结构103进行氧化工艺以形成表面氧化层109。由于,鳍结构103的顶部,具有鳍顶非晶化区域108,所以,不同晶面氧化速率不同的效应不会发生,从而使得表面氧化层109是厚度一致的。
采用原位水汽氧化工艺(ISSG,in-situ steam generation)生长以形成表面氧化层109。
参阅图3所示,为采用本发明提供的鳍结构表面氧化层均匀化的方法,形成的鳍结构表面氧化层109的顶部示意图,图中,顶面、转角处的表面氧化层109的厚度相同,最终形成的鳍结构的顶部的两个转角边缘为圆弧形。
采用氮化和退火工艺,驱使氮进入到表面氧化层并将氮保持在表面氧化层中。
具体地,采用去耦合等离子体氮化工艺(DPN),再进行氮化后退火工艺(PNA),将等离子态的氮注入到鳍结构的表面氧化层中。
表面氧化层109用来隔离栅和鳍结构的顶部。
沉积多晶硅并图案化以形成栅结构。
以上即为本发明所提供的鳍结构表面氧化层均匀化的方法的具体实施例。据此,本发明能够达到的技术效果在于,鳍结构的顶部非晶化后,由于鳍顶部不存在氧化工艺的晶面效应,从而使得在鳍结构全部表面的氧化速率相同,所以,能够生成厚度基本相同的表面氧化层(在鳍结构顶面、转角、侧面都相同),氧化层的均匀性提高,器件的可靠性提高,降低了漏电的可能性。
上述具体实施例和附图说明仅为例示性说明本发明的技术方案及其技术效果,而非用于限制本发明。任何熟于此项技术的本领域技术人员均可在不违背本发明的技术原理及精神的情况下,在权利要求保护的范围内对上述实施例进行修改或变化,均属于本发明的权利保护范围。
Claims (10)
1.一种鳍结构表面氧化层均匀化的方法,其特征在于,包含:
S1:鳍结构的顶部非晶化;
S2:对非晶化后的鳍结构进行氧化工艺以形成表面氧化层。
2.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S1之前,还包含:
SP1:在硅衬底上形成垫氧化层,在垫氧化层上形成第一硬掩膜层,图案化该第一硬掩膜层,再以图案化后的第一硬掩膜层为基础刻蚀形成鳍结构;
SP2:在鳍结构的侧墙、鳍结构之间的槽底上沉积形成第一氧化层,再在第一氧化层、垫氧化层、第一硬掩膜层的上沉积第二硬掩膜层;
SP3:沉积形成浅沟道隔离层,对浅沟道隔离层进行第一次化学机械抛光,将浅沟道隔离层部分地去除至将第一硬掩膜层暴露出来;
SP4:去除第一硬掩膜层。
3.根据权利要求2所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S1和S2之间,还包含:
SM1:对浅沟道隔离层进行第二次化学机械抛光,将鳍结构覆盖的垫氧化层-第一氧化层、第二硬掩膜层、浅道隔离层都去除到鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第一氧化层、第二硬掩膜层。
4.根据权利要求1或2或3所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S2之后,还包含:
SR1:采用氮化和退火工艺,驱使氮进入到表面氧化层并将氮保持在表面氧化层中;
SR2:沉积多晶硅并图案化以形成栅结构。
5.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S1中,采用顶部注入方法,使得鳍结构的顶部非晶化,形成鳍顶非晶化区域。
6.根据权利要求5所述的鳍结构表面氧化层均匀化的方法,其特征在于,所注入的物质是中性的,所注入的物质包括硅、氢、氦、氩、氙、氪中的一种或多种。
7.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤S2中,采用原位水汽氧化工艺生长以形成表面氧化层。
8.根据权利要求2所述的鳍结构表面氧化层均匀化的方法,其特征在于,
所述第一硬掩膜层、第二硬掩模层为氮化硅;
在步骤SP4后,还包括:
SP5:对位于第一硬掩膜层和鳍结构的顶部之间的垫氧化层去除;
SP6:采用原子层沉积方法沉积一层新的氧化层以形成新的位于鳍结构顶部的新垫氧化层,以控制步骤S1的非晶化的均匀性;
在步骤S1和S2之间,还包括:
SM10:将浅沟道隔离层、新垫氧化层、第一氧化层、第二硬掩模层都去除到同一深度,至鳍结构部分地露出,形成槽,槽底存在未被去除的浅沟道隔离层、第二硬掩模层和第一氧化层。
9.根据权利要求4所述的鳍结构表面氧化层均匀化的方法,其特征在于,在步骤SR1中,采用去耦合等离子体氮化工艺,再进行氮化后退火工艺,将等离子态的氮注入到鳍结构的表面氧化层中。
10.根据权利要求1所述的鳍结构表面氧化层均匀化的方法,其特征在于,形成的鳍结构的顶部的两个转角边缘为圆弧形。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111390536.5A CN114121673A (zh) | 2021-11-23 | 2021-11-23 | 鳍结构表面氧化层均匀化的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111390536.5A CN114121673A (zh) | 2021-11-23 | 2021-11-23 | 鳍结构表面氧化层均匀化的方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114121673A true CN114121673A (zh) | 2022-03-01 |
Family
ID=80439838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111390536.5A Pending CN114121673A (zh) | 2021-11-23 | 2021-11-23 | 鳍结构表面氧化层均匀化的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114121673A (zh) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140151766A1 (en) * | 2012-12-05 | 2014-06-05 | Imec | FinFET DEVICE WITH DUAL-STRAINED CHANNELS AND METHOD FOR MANUFACTURING THEREOF |
CN106847683A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 提高鳍式场效应管性能的方法 |
-
2021
- 2021-11-23 CN CN202111390536.5A patent/CN114121673A/zh active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140151766A1 (en) * | 2012-12-05 | 2014-06-05 | Imec | FinFET DEVICE WITH DUAL-STRAINED CHANNELS AND METHOD FOR MANUFACTURING THEREOF |
CN106847683A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 提高鳍式场效应管性能的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6245639B1 (en) | Method to reduce a reverse narrow channel effect for MOSFET devices | |
TWI576902B (zh) | 半導體裝置與其製作方法 | |
JP2004134753A (ja) | 多重の誘電率と多重の厚さを有するゲート絶縁体層を形成する方法 | |
EP1365447A2 (en) | Manufacturing method of semiconductor substrate | |
JPH0279445A (ja) | 素子分離領域の形成方法 | |
US20150214099A1 (en) | Method of etching a crystalline semiconductor material by ion implantation and then chemical etching based on hydrogen chloride | |
CN110265301B (zh) | 半导体结构及其形成方法 | |
US7391098B2 (en) | Semiconductor substrate, semiconductor device and method of manufacturing the same | |
CN114566432A (zh) | 半导体器件的制作方法以及半导体器件 | |
KR100398041B1 (ko) | 반도체 소자의 에피 채널 형성 방법 | |
US6482717B1 (en) | Method of manufacturing a semiconductor device including forming well comprising EPI in trench | |
US6875680B1 (en) | Methods of manufacturing transistors using dummy gate patterns | |
CN109524346B (zh) | 浅沟槽隔离结构及其制造方法 | |
JP4888385B2 (ja) | 半導体装置及びその製造方法 | |
CN110277313A (zh) | 侧墙的制造方法 | |
CN114121673A (zh) | 鳍结构表面氧化层均匀化的方法 | |
US6274512B1 (en) | Method for manufacturing a semiconductor device | |
CN114121672A (zh) | 鳍结构表面氧化层均匀化的方法 | |
CN105845569B (zh) | 鳍式场效应晶体管及其形成方法 | |
KR101199437B1 (ko) | 반도체 소자의 실리사이드 형성 방법 | |
US20230061683A1 (en) | Method of Forming 3-Dimensional Spacer | |
TWI536568B (zh) | 半導體製程 | |
KR100743652B1 (ko) | Soi 소자의 제조방법 | |
KR101164981B1 (ko) | 반도체 소자 제조 방법 | |
KR100345521B1 (ko) | 트랜지스터의 게이트 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |