TWI576902B - 半導體裝置與其製作方法 - Google Patents

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TWI576902B
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孫鍾仁
吳啓明
吳政達
林子凱
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台灣積體電路製造股份有限公司
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Description

半導體裝置與其製作方法
本揭露關於FinFET裝置，更特別關於具有平坦表面之STI區的形成方法。
在積體電路的尺寸縮小且對積體電路之速度要求增加的情況下，電晶體需縮小尺寸且具有較高的驅動電流。鰭狀物場效電晶體(FinFET)因上述需求而發展。FinFET包含垂直半導體鰭狀物於基板上，半導體鰭狀物可用以形成源極與汲極區，以及源極區與汲極區之間的通道區。淺溝槽隔離(STI)區可用以定義半導體鰭狀物。FinFET亦包含閘極堆疊形成於半導體鰭狀物之側壁與上表面上。
在形成STI區時，進行多種清潔步驟。這些清潔步驟會使STI區的上表面凹陷。上述清潔步驟亦使STI區的上表面其中心部份低於邊緣部份。具有上述表面形狀的STI區會影響FinFET的效能。
本揭露一實施例提供之半導體裝置的製作方法，包括：提供基板，且基板具有鰭狀結構；形成隔離區於基板上並與鰭狀結構相鄰，隔離區具有上表面，其具有第一表面形狀，且鰭狀結構之主動區高於上表面；斜向佈植掺質至隔離區 的上表面的至少一邊緣部份，邊緣部份與鰭狀結構之側壁表面相鄰，斜向佈植與側壁表面之間夾有斜向角度，且斜向角度不垂直於隔離區的上表面；以及以蝕刻製程移除至少部份邊緣部份，蝕刻製程對至少部份邊緣部份的第一蝕刻速率大於蝕刻製程對上表面之其他部份的第二蝕刻速率，蝕刻製程將隔離區的第一表面形狀調整至第二表面形狀，且第二表面形狀的階高小於第一表面形狀的階高。
本揭露一實施例提供之半導體裝置的製作方法，包括：提供基板，且基板包括鰭狀結構；形成隔離區於基板上並與鰭狀結構相鄰，隔離區具有上表面，其具有第一表面形狀；形成閘極結構於至少部份的鰭狀結構上；形成側壁間隔物於閘極結構之側壁上；在形成側壁間隔物後，斜向佈植掺質至隔離區的上表面的至少一邊緣部份，邊緣部份與鰭狀結構之側壁表面相鄰，斜向佈植與側壁表面之間夾有斜向角度；以第一蝕刻製程移除至少部份邊緣部份，第一蝕刻製程對至少部份邊緣部份的第一蝕刻速率大於第一蝕刻製程對上表面之其他部份的第二蝕刻速率，第一蝕刻製程將隔離區的第一表面形狀調整至第二表面形狀，且第二表面形狀的階高小於第一表面形狀的階高；移除至少部份鰭狀結構使鰭狀結構凹陷，以形成磊晶區；以及磊晶成長應力材料於磊晶區中。
本揭露一實施例提供之半導體裝置，包括：基板；第一鰭狀結構；第二鰭狀結構；以及隔離區形成於第一鰭狀結構與第二鰭狀結構之間，隔離區之上表面的邊緣部份具有側壁角度，側壁角度為隔離區其上表面的邊緣部份之表面與平行於 基板表面的軸之間的角度，且側壁角度介於+45度至-15度之間。
θsw1(post)‧‧‧第一側壁角度
θsw2(post)‧‧‧第二側壁角度
θsw3(post)‧‧‧第三側壁角度
θsw(pre)、θsw‧‧‧側壁角度
θta‧‧‧斜向角度
b-b'‧‧‧剖線
D‧‧‧深度
H‧‧‧高度
S、W‧‧‧寬度
100、300、800‧‧‧FinFET裝置
110、302‧‧‧基板
120‧‧‧鰭狀結構
120A‧‧‧井層
120B‧‧‧通道層
125‧‧‧源極與汲極區
130‧‧‧閘極介電物
140‧‧‧閘極
150‧‧‧隔離絕緣層
200‧‧‧製程
202、204、206、208‧‧‧步驟
304a‧‧‧墊層
304b‧‧‧遮罩層
306‧‧‧光阻層
308‧‧‧開口
310‧‧‧溝槽
312‧‧‧鰭狀物
314‧‧‧介電材料
316‧‧‧隔離區
316a‧‧‧第一隔離區
316b‧‧‧第二隔離區
317、319、323‧‧‧上表面
320‧‧‧閘極堆疊
321a‧‧‧閘極介電層
321b‧‧‧閘極層
322‧‧‧較上部份
324‧‧‧側壁
326‧‧‧凹陷部份
328‧‧‧側壁間隔物
330‧‧‧應力材料
702、712‧‧‧佈植離子
704、714‧‧‧佈植區
710、720‧‧‧虛置鰭狀物
第1A圖係本揭露某些實施例中，鰭狀物場效電晶體(FinFET)裝置的透視圖。
第1B圖係本揭露某些實施例中，具有鰭狀結構之FinFET裝置的剖視圖。
第2圖係本揭露某些實施例中，減少FinFET裝置中凹面表面形狀的製程其流程圖。
第3A-3B、4A-4B、5A-5B、與6A-6B圖係本揭露某些實施例中，製作FinFET結構之中間階段的剖視圖。
第7A-7D圖係本揭露某些實施例中，製作FinFET結構時採用斜向佈植之中間階段的剖視圖。
第8A-8C圖係本揭露某些實施例中，FinFET結構中隔離區之表面形狀。
第9A-9B與10A-10B圖係本揭露某些實施例中，製作FinFET結構時採用斜向佈植，其鰭狀物凹陷之前與之後的另一中間階段的剖視圖。
第11A-11B圖係本揭露某些實施例中，製作FinFET結構時採用磊晶成長之中間階段的剖視圖。
下述內容提供的不同實施例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本 揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。此外，用語「...之組成為」可為「包括」或「由...組成」。
第1A圖係本揭露一實施例中具有鰭狀結構之FinFET(鰭狀物場效電晶體)裝置100之透視圖，且第1B圖係沿著上述FinFET裝置100之閘極的剖視圖。在這些圖式中，省略某些層狀物/結構以簡化說明。
第1A與1B圖中的FinFET裝置100包含基板110、鰭狀結構120、閘極介電物130、及閘極140等結構。在此實施例中，基板110為矽基板。在其他實施例中，基板110可包含其他半導體元素如鍺，半導體化合物如IV-IV族半導體化合物(比如SiC或SiGe)或III-V族半導體化合物(比如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP，或上述之組合。在一實施例中，基板110為絕緣層上矽(SOI)基板之矽層。當採用SOI基板時，鰭狀 結構120可自SOI基板之矽層或絕緣層凸起。當鰭狀結構120自SOI基板之絕緣層凸起時，SOI基板之矽層可用以形成鰭狀結構120。非晶基板(如非晶矽或非晶碳化矽)或絕緣材料(如氧化矽)亦可作為基板110。基板110可包含適當地掺雜p型或n型雜質之多種區域。
鰭狀結構120位於基板110上。鰭狀結構120之組成可與基板110類似，且可自基板110連續地向上延伸。在此實施例中，鰭狀結構之組成為矽。鰭狀結構120之矽層可為本質矽，或適當地掺雜n型雜質或p型雜質。
在第1A圖中，只有一個鰭狀結構120位於基板110上。在第1B圖中，三個鰭狀結構120位於基板110上。然而，鰭狀結構之數目不限於三個，而可為一個、兩個、四個、或更多。此外，一或多個虛置鰭狀結構可位於與鰭狀結構120之兩側相鄰處，以改良圖案化製程中的圖案正確性。在某些實施例中，鰭狀結構120之寬度介於約5nm至約40nm之間，且可介於約7nm至約12nm之間。在某些實施例中，鰭狀結構120之高度可介於約100nm至約300nm之間。在其他實施例中，鰭狀結構120之高度可介於約50nm至約100nm之間。
鰭狀結構120位於閘極140下的較下部份可稱作井層120A，而鰭狀結構120之較上部份可稱作通道層120B，如第1B圖所示。在閘極140下方，井層120A埋置於隔離絕緣層150中，而通道層120B自隔離絕緣層150凸起。通道層120B之較下部份亦可埋置於隔離絕緣層150中，且埋置深度可介於約1nm至約5nm之間。
此外，鰭狀結構120之間及/或某一鰭狀結構120與形成於基板110上的另一單元之間，可填有隔離絕緣層150(或稱作淺溝槽隔離(STI)層)，且隔離絕緣層150包含絕緣材料。用於隔離絕緣層150之絕緣材料可包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、掺雜氟之矽酸鹽玻璃(FSG)、或低介電常數之介電材料。
閘極介電物130可覆蓋自隔離絕緣層150凸起之通道層120B，且閘極140可覆蓋閘極介電物130。閘極140未覆蓋之部份通道層120B將作為MOSFET之源極及/或汲極(見第1A圖)。
在此實施例中，閘極介電物130包含介電材料如氧化矽、氮化矽、高介電常數之介電材料、其他合適的介電材料、及/或上述之組合。高介電常數之介電材料包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數之介電材料、及/或上述之組合。
閘極140包含任何合適材料如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、TiN、WN,TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料、及/或上述之組合。閘極結構之形成方法可為閘極後置或置換閘極等方法。
在本揭露此實施例中，一或多個功函數調整層(未圖示)可夾設於閘極介電物130與閘極140之間。功函數調整層可包含單層或多層結構，比如具有選定之功函數之金屬層(功 函數層)、襯墊層、濕潤層、黏著層、金屬合金、或金屬矽化物之多種組合，以改善裝置效能。功函數調整層之組成為導電材料如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適金屬材料、或上述兩種或多種材料之多層結構。在某些實施例中，功函數調整層可包含用於n型通道FinFET之第一金屬材料，與用於p型通道FinFET之第二金屬材料。舉例來說，用於n型通道FinFET之第一金屬材料可包含實質上與基板之導帶的功函數對準之功函數，或至少實質上與通道層120B之導帶的功函數對準之功函數。同樣地，用於p型通道FinFET之第二金屬材料可包含實質上與基板之價帶的功函數對準之功函數，或至少實質上與通道層120B之價帶的功函數對準之功函數。在某些實施例中，功函數調整層可包含多晶矽層。功函數調整層之形成方法可為ALD、PVD、CVD、電子束蒸鍍、或其他合適製程。此外，可形成不同的金屬層作為功函數調整層，以分別用於n型通道FinFET與p型通道FinFET。
源極與汲極區125亦形成於閘極140未覆蓋之鰭狀結構120的較上部份，其形成方法為適當地掺雜雜質於預定形成源極與汲極的區域中。矽或鍺與金屬如鈷、鎳、鎢、鈦、或鉭之合金可形成於源極與汲極區125上。
在形成隔離絕緣層150之步驟中，可採用清潔步驟如蝕刻步驟使隔離絕緣層150之上表面凹陷，以形成鰭狀結構120。上述清潔步驟使隔離絕緣層150之上表面的中心部分低於角落部份(與鰭狀結構120之側壁相鄰處)。在此情況中，隔離絕 緣層150之上表面具有凹面的表面形狀。
凹面的表面形狀之側壁角度大於+45度時，將負面地影響FinFET裝置100的效能。舉例來說，凹面的表面形狀可能減少主動區(如通道層120B)的表面積。在形成FinFET裝置100時，凹面的表面形狀亦限制磊晶成長的形狀。如此一來，將負面地影響FinFET裝置100之開/關操作時的驅動電流，亦負面地影響個別積體電路之效能。
本揭露提供之FinFET裝置的製作方法，包含在形成FinFET裝置中的STI區時進行斜向佈植，以降低凹面表面形狀的效應，並改善FinFET裝置的效能(見第7C與7D圖)。舉例來說，隔離絕緣層150之上表面的角落其物理尺寸可縮小，以最小化凹面的表面形狀。此外，可在FinFET裝置中的磊晶成長前，先進行斜向佈植以減少凹面表面形狀(見第9B與10B圖)。增加主動區與磊晶成長的形狀可增加FinFET裝置中的驅動電流，進而改善FinFET裝置的效能。
第2圖係減少FinFET裝置中的凹面表面之製程200其流程圖。為了說明起見，製程200對應第1圖之FinFET裝置100。然而製程200並不限於第1圖之FinFET裝置100，其可用於其他類似的半導體裝置。為了說明方便，製程200之步驟依順序排列。然而製程200中的多個步驟可並行。此外，製程200中的步驟不必然依圖式中的順序進行，及/或可省略製程200中的一或多個步驟。
步驟202提供具有鰭狀結構的基板。步驟204形成隔離區於基板上，且隔離區與鰭狀結構相鄰。隔離區之上表面 具有第一表面形狀。鰭狀結構可具有主動區，且主動區在隔離區之上表面上。
步驟206將掺質至少佈植至隔離區之上表面的邊緣部份，其與鰭狀結構之側壁表面相鄰。對鰭狀結構之側壁表面來說，掺質之佈植方向為斜角。上述斜角未垂直於上表面。
佈植掺質的步驟可決定斜角介於約+1度至約+60度之間，其取決於鰭狀結構之鰭狀物高度尺寸與相鄰之鰭狀結構之間的鰭狀物間距尺寸。佈植掺質之步驟可包含決定掺質種類，比如n型掺質、p型掺質、或中性材料。佈植掺質之步驟可包含決定佈植掺質的能量介於約0.1KeV至約500KeV之間。佈植掺質的步驟可決定佈植的掺質劑量介於約1×1012原子/cm2至1×1015原子/cm2之間。
步驟208採用蝕刻製程移除至少部份的邊緣部份，其對邊緣部份具有第一蝕刻速率。藉由佈植的掺質，可讓第一蝕刻速率大於蝕刻製程對上表面之其他部份的第二蝕刻速率。藉由增加蝕刻速率，可將上表面由第一表面形狀調整至第二表面形狀。第二表面形狀之階高小於第一表面形狀之階高。在此例中，可降低階高使上表面的邊緣部份其側壁角度小於+45度。
蝕刻製程使隔離區之上表面凹陷，以形成介於約+45度至約-15度的側壁角度。上述側壁角度的定義如下：隔離區上表面其邊緣部份的表面，與平行於基板表面的軸之間的角度。
第3至10圖係本揭露某些實施例中，FinFET裝置 300之形成方法中的中間階段剖視圖。第3A圖係本揭露一實施例中，具有基板302之FinFET裝置300其形成方法之多種階段之一的透視圖，而第3B圖係沿著第3A圖之剖線b-b'的FinFET裝置300剖視圖。
在一實施例中，基板302包含結晶矽基板(如晶圓)。基板302可為p型基板或n型基板，且可依設計需求包含多種掺雜區。在某些實施例中，掺雜區可掺雜p型或n型掺質。舉例來說，掺雜區可掺雜p型掺質如硼或BF2、n型掺質磷或砷、及/或上述之組合。掺雜區可設置以用於n型FinFET，或設置以用於p型FinFET。
在某些其他實施例中，基板302之組成可為某些其他合適半導體元素如鑽石或鍺，合適的半導體化合物如砷化鎵、碳化矽、砷化銦、或磷化銦，或合適的半導體合金如碳化矽鍺、砷磷化鎵、或磷化鎵銦。在其他實施例中，基板可包含磊晶層。舉例來說，基板可包含磊晶層於基體半導體上。此外，基板可具有應力以增加效能。舉例來說，磊晶層可包含不同於基體半導體的半導體材料，比如矽鍺層位於基體矽上，或矽層位於基體矽鍺上。這些應力基板的形成方法可為選擇性磊晶成長(SEG)。此外，基板可包含絕緣層上半導體(SOI)基板。在其他實施例中，基板亦可包含埋置介電層如埋置氧化物(BOX)層，其形成方法可為佈植氧隔離(SIMOX)技術、晶圓接合、SEG、或其他合適製程。
在一實施例中，墊層304a與遮罩層304b形成於半導體基板302上。墊層304a可為薄膜，比如熱氧化製程形成的 氧化矽。墊層304a可作為半導體之基板302與遮罩層304b之間的黏著層。墊層304a亦可作為蝕刻遮罩層304b時的蝕刻停止層。在至少一實施例中，遮罩層304b之組成為氮化矽，其形成方法可為低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(LPCVD)。遮罩層304b在後續圖案化製程中作為硬遮罩。形成光阻層306於遮罩層304b上，並以光微影圖案化製程圖案化光阻層306以形成開口308於其中。
光微影圖案化製程可包含塗佈光阻(如旋轉塗怖法)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如硬烘烤)、其他合適製程、或上述之組合。在其他實施例中，光微影圖案化製程可採用或取代為其他合適方法如無光罩光微影、電子束直寫、直寫、及/或離子束直寫。光微影圖案化製程形成之光阻層可作為溝槽蝕刻製程中的遮罩。
第4A圖係本揭露一實施例中，FinFET裝置300其形成方法的多個階段之一的透視圖，而第4B圖係沿著第4A圖之剖線b-b'的FinFET裝置300剖視圖。經由開口308蝕刻遮罩層304b與墊層304a，以露出下方之半導體的基板302。接著以圖案化之遮罩層304b與墊層304a作為遮罩，蝕刻露出之半導體的基板302以形成溝槽310。
在上述蝕刻溝槽的製程中，蝕刻基板302的方法可為乾蝕刻、濕蝕刻、或上述之組合。乾蝕刻製程可採用含氟氣體(比如CF4、SF6、CH2F2、CHF3、及/或C4F8)，含氯氣體(比如Cl2、CHCl3、CCl4、及/或BCl3)，含溴氣體(如HBr及/或CHBr3)、含氧氣體、含碘氣體、其他合適氣體或電漿、或上述之組合。
溝槽310之間的部份半導體之基板302形成半導體的鰭狀物312。自FinFET裝置300之上視圖觀之，鰭狀物312可緊密排列成彼此平行的帶狀物。每一鰭狀物312具有寬度W與深度D，且相鄰之鰭狀物312之間隔有溝槽310(具有寬度S)。舉例來說，半導體之鰭狀物312的寬度W可介於約3nm至約30nm之間。接著移除光阻層306。移除光阻層之步驟可在圖案化遮罩層304b與墊層304a之後，且在溝槽蝕刻之前。接著可進行清潔步驟以移除半導體的基板302之原生氧化物。上述清潔步驟可採用稀氫氟(DHF)酸。
第5A圖係本揭露一實施例中，FinFET裝置300其形成方法的多個階段之一的透視圖，而第5B圖係沿著第5A圖之剖線b-b'的FinFET裝置300剖視圖。將介電材料314填入溝槽310，且介電材料314可包含氧化矽。在一或多個實施方式中，介電材料314之組成可為LPCVD、電漿CVD、或可流動CVD形成之氧化矽。在可流動CVD中，沉積可流動的介電材料而非氧化矽。可流動的介電材料如其名，在沉積中可流動以填入高深寬比的間隙或空間。一般而言，多種化學品可添加至含矽前驅物使沉積的膜狀物流動。在某些實施例中，可新增氮氫化物的鍵結。舉例來說，可流動介電前驅物(特別是可流動氧化矽前驅物)包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、四乙氧基矽烷(TEOS)、或矽烷基胺如三矽烷基胺(TSA)。這些可流動氧化矽材料之形成方法可為多重步驟製程。在沉積可流動膜後，硬化並回火可流動膜以去除不需要的 元素以形成氧化矽。當移除不需要的元素時，可流動膜會緻密化並收縮。在某些實施例中，將進行多重回火製程，即多次硬化與回火可流動膜，比如以約1000℃至約1200℃之溫度回火總共30小時或更久。
在某些實施例中，介電材料314可採用其他介電材料如氮化矽、氮氧化矽、掺雜氟之矽酸鹽玻璃(FSG)、或低介電常數之介電材料。在一實施例中，介電材料314之形成方法為採用矽烷(SiH4)與氧(O2)作為反應前驅物之高密度電漿(HDP)CVD製程。在其他實施例中，介電材料314之形成方法可為次壓CVD(SACVD)製程或高深寬比製程(HARP)，且其製程氣體可包含四乙氧矽烷(TEOS)及/或臭氧(O3)。在其他實施例中，介電材料314之形成方法可為旋轉塗佈介電物(SOD)製程形成之HSQ或MSQ。在某些實施例中，填充的凹陷區(或溝槽310)可具有多層結構，比如熱氧化物襯墊層上填有氮化矽或氧化矽。
第6A圖係本揭露一實施例中，FinFET裝置300其形成方法的多個階段之一的透視圖，而第6B圖係沿著第6A圖之剖線b-b'的FinFET裝置300剖視圖。在沉積介電材料314後，接著進行化學機械拋光(CMP)及/或回蝕刻製程，再移除遮罩層304b與墊層304a。在溝槽310填入介電材料314後，可進行回火製程。回火製程包含快速熱回火(RTA)、雷射回火製程、或其他合適的回火製程。
在至少一實施例中，遮罩層304b之組成為氮化矽，且其移除方法可為採用磷酸之濕式製程。若墊層304a之組成為氧化矽，其移除方法可採用稀氫氟酸。保留於溝槽301中 的部份介電材料314即隔離區316。在某些實施例中，在使隔離區316凹陷(見第7A與7B圖)後再移除遮罩層304b與墊層304a。
第7A圖係本揭露一實施例中，FinFET裝置300其形成方法的多個階段之一的透視圖，而第7B圖係沿著第7A圖之剖線b-b'的FinFET裝置300剖視圖。第7C與7D圖係於FinFET裝置300上進行斜向佈植的剖視圖。蝕刻製程可移除部份隔離區316，以露出半導體之鰭狀物312的較上部份。
用於蝕刻部份隔離區316之製程可包含乾蝕刻製程、濕蝕刻製程、或上述之組合。在此實施例中，蝕刻製程包含濕蝕刻製程。可以理解的是，蝕刻製程可為單次或多重蝕刻製程。
保留的隔離區316包含第一隔離區316a、第二隔離區316b、與上表面317。此外，半導體的鰭狀物312其較上部份322自保留的隔離區316之上表面317凸起，其可作為FinFET裝置300的主動區如通道區。半導體的鰭狀物312之較上部份322可包含上表面323與側壁324。半導體的鰭狀物312其較上部份322自隔離區316之上表面起算的高度H可介於約6nm至約300nm之間。在某些實施例中，高度H大於300nm或小於6nm。為簡化說明，位於第一隔離區316a與第二隔離區316b之間的半導體之鰭狀物312其較上部份322可稱作通道鰭狀物。第一隔離區316a與第二隔離區316b之上表面317低於半導體的鰭狀物312之上表面323。
在降低隔離區316之高度後，進行第7C圖中的斜向佈植。如第7B圖所示，夾設於鰭狀物之間的第一隔離區316a 與第二隔離區316b具有凹面表面形狀。凹面表面形狀可能導致鰭狀結構之主動區的表面積縮小，這將負面地影響FinFET裝置之開/關操作狀態之間的驅動電流，即影響個別積體電路之效能。在此例之第一隔離區316a與第二隔離區316b之角落處，凹面表面形狀的側壁角度θsw(pre)大於+45度。
如第7C圖所示，在隔離區316之上表面317上進行斜向佈植以改質部份介電材料314，即可增加後續蝕刻製程對改質之部份介電材料314的蝕刻速率。當離子佈植至介電材料時，蝕刻製程對佈植部份之蝕刻速率高於對未佈植部份之蝕刻速率。舉例來說，未離子佈植之介電材料314在蝕刻中具有第一蝕刻速率，以掺質如離子佈植之介電材料314在蝕刻中具有第二蝕刻速率，且第二蝕刻速率大於第二蝕刻速率。在此例中，斜向佈植可實質上只將佈植離子702佈植至隔離區316的邊緣部份(標示為佈植區704)，以實質上只增加隔離區之邊緣部份於後續蝕刻製程中的蝕刻速率。如此一來，蝕刻製程後的第一隔離區316a與第二隔離區316b可具有實質上平坦的階高表面形狀。
佈植製程可採用p型掺質如硼或銦以用於PMOS裝置，與n型掺質如磷或砷以用於NMOS裝置。舉例來說，斜向佈植關於佈植n型掺質如含砷離子或含磷離子、p型掺質如含硼離子、或中性掺質(如含氬原子或含氟原子)至佈植區704(如第一隔離區316a與第二隔離區316b中上表面317的邊緣部份)。在某些實施例中，佈植掺質的佈植能量介於約0.1KeV至約500KeV之間，而佈植劑量介於約1×1012原子/cm2至約1×1015原子/cm2 之間。在其他實施例中，加速電壓介於約10KeV至約100KeV之間。在某些實施例中，劑量可介於約1×1013原子/cm2至約1×1014原子/cm2之間。在一或多道佈植中，離子亦可佈植至半導體的鰭狀物312其通道區之側壁中。藉由調整斜向佈植條件，可控制角落處之隔離區的蝕刻速率，近而調整第一隔離區316a與第二隔離區316b之角落邊緣處的側壁角度θsw。
佈植製程的斜向角度θta介於約+1度至約+60度，使後續蝕刻製程後的第一隔離區316a與第二隔離區316b之角落邊緣處的側壁角度θsw介於約+45度至約-15度之間。側壁角度θsw之定義如下：隔離區316之上表面317之邊緣部份的表面，與平行於上表面317且朝向半導體的鰭狀物312之側壁表面的軸，上述兩者之間的夾角。在此例中，正值的側壁角度指的是上表面的表面形狀，自靠近上表面的邊緣部份向半導體的鰭狀物312之側壁表面向上凸起。在另一實施例中，側壁角度為0指的是表面形狀實質上平坦。在又一實施例中，負值的側壁角度指的是上表面的表面形狀，自靠近上表面的邊緣部份向半導體的鰭狀物之側壁表面向下降。藉由改變佈植的斜向角度，可改變離子佈植至隔離區上表面的面積。
此外，離子可由兩方向佈植(比如旋轉晶圓0度與180度)。在第7C圖中，佈植製程為第一方向(比如旋轉晶圓0度)。在第7D圖中，佈植製程為第二方向(比如旋轉晶圓180度)。在此例中，斜向佈植可實質上只將佈植離子712佈植至隔離區316的邊緣部份(標示為佈植區714)。由於鰭狀物可能朝實質上彼此垂直的兩個方向延伸，因此單次或多重佈植中可進行 四次斜向佈植(旋轉0度、90度、180度、與270度)。
在某些實施例中，斜向角度取決於鰭狀物312之尺寸與鰭狀物312之間的間距尺寸。舉例來說，斜向角度可定義如下：θta=arctan(S/H)-△θ，其中H為鰭狀物之主動區高度，S為兩個相鄰鰭狀物之間的距離，且△θ為取決於實施方式的預定偏差值。在某些實施例中，△θ可介於約-1度至約+10度之間。在其他實施例中，△θ可介於約0度至約+7度之間。在此實施例中，△θ可介於約1度至約+5度之間。在此例中，半導體的鰭狀物312其高度(H)可介於約3nm至約300nm之間，而鰭狀物之間距(S)可介於約6nm至約600nm之間。
在斜向佈植後，可進行蝕刻製程如濕蝕刻製程。在此例中，濕蝕刻製程使上表面317具有介於約+45度至約-15度之間的側壁角度θsw，其取決於斜向角度與佈植參數(如電壓或劑量)。目前發現與斜向佈植對應，後續蝕刻速率之增加量與掺質量及/或加速電壓成正比。如此一來，增加隔離區之邊緣部份的蝕刻速率可使隔離區316之階高變得實質上平坦(側壁角度θsw近於於0)，進而增加鰭狀物312之主動區的表面積。
在一或多個實施方式中，虛置鰭狀物可形成於上表面317的相反兩端上，以增加圖案化及/或蝕刻製程的一致性。若沒有其他鰭狀物，離子可完全佈植至鰭狀物312之左側(或右側)的隔離區316其上表面中，在第7C圖中，虛置鰭狀物710與鰭狀物312之一者相鄰，且凸起於隔離區316之上表面317上。在此例中，離子可佈植至佈植區704中，使後續蝕刻製程實質上只增加對應佈植區704之邊緣部份的蝕刻速率。在第7D 圖中，虛置鰭狀物720與鰭狀物312之一者相鄰，且凸起於隔離區316之上表面317上。在此例中，離子可佈植至佈植至佈植區714中，使後續蝕刻製程實質上只增加對應佈植區714之邊緣部份的蝕刻速率。
隔離區中實質上平坦的階高，來自於上表面之邊緣部份的蝕刻速率高於與邊緣部份相鄰之上表面其他部份的蝕刻速率。實質上平坦的階高有利於增加鰭狀物之主動區的表面積。如此一來，鰭狀結構其較大的主動區面積可提供較高的驅動電壓以用於FinFET結構，進而改善FinFET結構的效能。
第8A-8C圖係本揭露一實施例中，FinFET裝置800中淺溝槽隔離區之表面形狀。如第8A、8B與8C圖所示，蝕刻製程使淺溝槽隔離區(如第一隔離區316a與第二隔離區316b)凹陷。基板302具有半導體帶與淺溝槽隔離區(如第一隔離區316a與第二隔離區316b)相鄰。半導體帶之較上部份凸起於保留的淺溝槽隔離區(如第一隔離區316a與第二隔離區316b)上，即半導體的鰭狀物312。
為形成具有第8A-8C圖所示之表面形狀的隔離區316，可進行濕蝕刻。在一實施例中，在第7C與7D圖中的斜向佈植後進行濕蝕刻。斜向佈植將離子(如n型、p型、或中性掺質)佈植至第一隔離區316a與第二隔離區316b其上表面之邊緣(或角落)，使後續濕蝕刻對第一隔離區316a與第二隔離區316b其上表面之邊緣部份的蝕刻速率，高於對第一隔離區316a與第二隔離區316b其上表面之中心部份的蝕刻速率。
在佈植前，蝕刻製程對介電材料具有第一蝕刻速 率。然而在佈植後，蝕刻製程對改質之部份介電材料具有第二蝕刻速率，且第二蝕刻速率大於第一蝕刻速率。由於離子實質上只斜向佈植至邊緣部份，因此實質上只增加邊緣部份的蝕刻速率。綜上所述，沿著鰭狀物312之側壁的垂直蝕刻，比上表面之中心部份的垂直蝕刻快，使第一隔離區316a與第二隔離區316b具有平坦或凸面的表面形狀。
在第8A圖中，表面形狀對應之第一側壁角度θsw1(post)介於0度至-15度(或+345度)之間。在此例中，第一側壁角度θsw1(post)近似-5度。在第8B圖中，表面形狀對應之第二側壁角度θsw2(post)近似0度。半導體的鰭狀物312之高度Hfin可介於約30nm至約300nm之間，且鰭狀物312之間的間距可介於約3nm至約30nm之間，不過上述數值範圍可依實施方式調整。在第8C圖中，表面形狀對應之第三側壁角度θsw3(post)介於0度至+45度(比如約+45度的θsw)之間。蝕刻第一隔離區316a與第二隔離區316b之上表面可形成實質上平坦的階高，即最小化凹面表面形狀的效應。如此一來，第一隔離區316a與第二隔離區316b的表面形狀，可讓通道區及/或磊晶成長形狀改善FinFET結構的效能。
第9A圖係本揭露一實施例中，FinFET裝置300其形成方法的多個階段之一的透視圖，而第9B圖係沿著第9A圖之剖線b-b'的FinFET裝置300剖視圖。閘極堆疊320形成於基板302上之半導體的鰭狀物312其上表面323與側壁324上，並延伸至第一隔離區316a與第二隔離區316b的上表面317。閘極堆疊320包含閘極介電層321a與其上之閘極層321b。
在第9A圖中，閘極介電層321a覆蓋半導體的鰭狀物312之至少部份通道區的上表面323與側壁324。在某些實施例中，閘極介電層321a包含氧化矽、氮化矽、氮氧化矽、或高介電常數之介電物。高介電常數之介電物可包含金屬氧化物，比如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、及/或上述之組合的氧化物。閘極介電層321a之形成方法可為合適製程如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化、紫外線-臭氧氧化、或上述之組合。閘極介電層321a可進一步包含界面層(未圖示)以減少閘極介電層321a與鰭狀物312之間的損傷。界面層可包含氧化矽。
接著可形成閘極層321b於閘極介電層321a上。在至少一實施例中，閘極層321b覆蓋多個半導體的鰭狀物312之較上部份322，使FinFET裝置300包含多個鰭狀結構。在某些其他實施例中，每一半導體的鰭狀物312的較上部份322可用以形成個別的FinFET裝置300。閘極層321b可包含單層或多層結構。閘極層321b可包含多晶矽。此外，閘極層321b可為掺雜的多晶矽，其具有一致或不一致的掺雜。在某些其他實施例中，閘極層321b可包含金屬如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、功函數與基板材料相容之其他導電材料、或上述之組合。閘極層321b之形成方法可為合適製程如ALD、CVD、PVD、電鍍、或上述之組合。
如第9A圖所示，FinFET裝置300亦可包含側壁間隔物328，其可為沿著閘極堆疊320之側邊形成的介電層。在某些 實施例中，側壁間隔物328之介電層包含氧化矽、氮化矽、氮氧化矽、或其他合適材料。上述介電層可為單層或多層結構。先形成毯覆性的介電層，其形成方法可為CVD、PVD、ALD、或其他合適技術。接著進行非等向蝕刻及/或回蝕刻製程於介電層上，以形成一對側壁間隔物328於閘極堆疊320之兩側上。
在形成閘極堆疊320時，進行多種清潔/蝕刻製程以蝕刻第一隔離區316a與第二隔離區316b。如此一來，將在半導體的鰭狀物312之上表面317與側壁324之間形成凹面表面形狀，其側壁角度θsw大於+45度。在進行半導體的鰭狀物312之凹陷製程前，亦可進行斜向佈植使隔離區316具有實質上平坦的階高。舉例來說，可進行第7C與7D圖中的斜向佈植。為了使隔離區316具有第8A至8C圖中的表面形狀，需在斜向佈植後進行濕蝕刻。
第10A圖係FinFET裝置300之剖視圖。閘極堆疊320(第9A圖)與側壁間隔物328(第9A圖)未覆蓋之部份半導體的鰭狀物312凹陷後，形成半導體的鰭狀物312之凹陷部份326，其上表面319低於第一隔離區316a與第二隔離區316b之平坦的上表面317。在一實施例中，採用一對側壁間隔物328作為硬遮罩，進行偏壓蝕刻製程使未保護或露出之鰭狀物312的上表面319凹陷，以形成半導體的鰭狀物312之凹陷部份326。在一實施例中，蝕刻製程可採用HBr及/或Cl2作為蝕刻氣體。
如第10A圖所示，若在半導體的鰭狀物312凹陷以形成用於磊晶源極/汲極之凹陷之後，凹面表面形狀之側壁角度θsw維持於0.5度至+45度之間，則上表面317之邊緣部份為銳 利釘狀物。如此一來，斜向佈植可更好地控制蝕刻方向，使半導體鰭狀物之凹陷部份具有所需形狀，並最小化笑臉效應。在此實施例中，圍繞凹陷之鰭狀物的表面積不受限，因此形成於鰭狀物之凹陷部份上的磊晶源極/汲極亦不受限。藉由使半導體的鰭狀物312凹陷之前或之後的斜向佈植與清潔步驟，可讓磊晶成長前的上表面317實質上平坦(側壁角度θsw近似於0度)。
在第10B圖中，在使半導體的鰭狀物312凹陷之步驟後進行的斜向佈植，可讓隔離區316具有實質上平坦的階高。在此實施例中，凹陷的鰭狀物上的表面積不受限，因此形成鰭狀物之凹陷部份上的磊晶源極/汲極亦不受限。斜向佈植可在使半導體的鰭狀物312凹陷之步驟之前及/或之後進行。
第11A圖係本揭露一實施例中，FinFET裝置300其形成方法的多個階段之一的透視圖，而第11B圖係沿著第11A圖之剖線b-b'的FinFET裝置300剖視圖。第11A與11B圖所示之結構的形成方法，係選擇性磊晶成長應力材料330於半導體的鰭狀物312之凹陷部份，且應力材料330延伸於第一隔離區316a與第二隔離區316b的上表面317上。由於應力材料330之晶格常數不同於半導體的鰭狀物312之通道區的晶格常數，因此應力材料330將施加應力至半導體的鰭狀物312其通道區，以改善裝置的載子移動率與裝置效能。雖然第11A與11B圖中的應力材料330相連，但應力材料330可分隔以各自對應每一鰭狀物。
在至少一實施例中，以LPCVD製程磊晶成長應力材料330如碳化矽(SiC)及/或磷化矽(SiP)，以形成n型FinFET之源極與汲極區。在至少一其他實施例中，以LPCVD磊晶成長應 力材料330如矽鍺(SiGe)，以形成p型FinFET之源極與汲極區。p型FinFET與n型FinFET係分別形成。在此考量下，可採用光微影與蝕刻製程定義n型磊晶區或p型磊晶區。舉例來說，在形成n型磊晶區(以作為源極/汲極)時，可採用保護層如氮化矽層覆蓋p型磊晶區。相對地，在形成p型磊晶區時，可採用氮化矽層覆蓋n型磊晶區。
FinFET裝置300僅用以舉例，其可用於多種應用如數位電路、影像感測裝置、異質半導體裝置、動態隨機存取記憶體(DRAM)單元、單電子電晶體(SET)、及/或其他微電子裝置(統稱為微電子裝置)。本揭露之實施例當然可實施於及/或用於其他種類的電晶體如單閘極電晶體、雙閘極電晶體、或其他多閘極電晶體，且可用於多種不同應用如感測單元、記憶單元、邏輯單元、或其他單元。
本揭露一實施例提供之半導體裝置的製作方法，包括：提供基板，且基板具有鰭狀結構。隔離區可形成於基板上並與鰭狀結構相鄰，隔離區具有上表面，其具有第一表面形狀。鰭狀結構之主動區高於隔離區的上表面。掺質可佈植至隔離區的上表面的至少一邊緣部份，且邊緣部份與鰭狀結構之側壁表面相鄰。佈植方向與鰭狀結構之側壁表面之間夾有斜向角度，且斜向角度可不垂直於隔離區的上表面。以蝕刻製程移除隔離區其上表面的至少部份邊緣部份，且蝕刻製程對至少部份邊緣部份的第一蝕刻速率大於蝕刻製程對上表面之其他部份的第二蝕刻速率。蝕刻製程將隔離區的第一表面形狀調整至第二表面形狀。第二表面形狀的階高小於第一表面形狀的階高。 在此實施例中，鰭狀結構的主動區係由具有第二表面形狀之隔離區的上表面所定義。
在另一實施例中，半導體裝置的製作方法包括：提供基板，且基板包括鰭狀結構。隔離區可形成於基板上並與鰭狀結構相鄰。隔離區具有上表面，其具有第一表面形狀，且隔離區之上表面低於鰭狀結構的上表面。閘極結構可形成於至少部份的鰭狀結構上。側壁間隔物可形成於閘極結構之側壁上。在形成側壁間隔物後，隔離區可具有上表面，其具有第一表面形狀。斜向佈植掺質至隔離區的上表面的至少一邊緣部份，且邊緣部份與鰭狀結構之側壁表面相鄰。斜向佈植與鰭狀結構的側壁表面之間夾有斜向角度。如此一來，上表面之邊緣部份的蝕刻速率可因佈植的掺質增加。第一蝕刻製程移除至少部份邊緣部份。第一蝕刻製程將隔離區的第一表面形狀調整至第二表面形狀，且第二表面形狀的階高小於第一表面形狀的階高。接著可移除至少部份鰭狀結構使鰭狀結構凹陷，以形成磊晶區。之後磊晶成長半導體材料於磊晶區中。
在又一實施例中，半導體裝置包括：基板，其包括第一鰭狀結構與第二鰭狀結構。半導體裝置可包含隔離區形成於第一鰭狀結構與第二鰭狀結構之間。隔離區之上表面的邊緣部份具有側壁角度，側壁角度為隔離區其上表面的邊緣部份之表面與平行於基板表面的軸之間的角度，且側壁角度介於+45度至-15度之間。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採 用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
θta‧‧‧斜向角度
H‧‧‧高度
S‧‧‧寬度
300‧‧‧FinFET裝置
312‧‧‧鰭狀物
314‧‧‧介電材料
316a‧‧‧第一隔離區
316b‧‧‧第二隔離區
317、323‧‧‧上表面
322‧‧‧較上部份
702‧‧‧佈植離子
704‧‧‧佈植區
710‧‧‧虛置鰭狀物

Claims (10)

  1. 一種半導體裝置的製作方法，包括：提供一基板，且該基板具有一鰭狀結構；形成一隔離區於該基板上並與該鰭狀結構相鄰，該隔離區具有一上表面，其具有一第一表面形狀，且該鰭狀結構之主動區高於該上表面；斜向佈植一掺質至該隔離區的該上表面的至少一邊緣部份，該邊緣部份與該鰭狀結構之側壁表面相鄰，該斜向佈植與該側壁表面之間夾有斜向角度，且該斜向角度不垂直於該隔離區的該上表面；以及以一蝕刻製程移除至少部份該邊緣部份，該蝕刻製程對至少部份該邊緣部份的第一蝕刻速率大於該蝕刻製程對該上表面之其他部份的第二蝕刻速率，該蝕刻製程將該隔離區的該第一表面形狀調整至一第二表面形狀，且該第二表面形狀的階高小於該第一表面形狀的階高。
  2. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中斜向佈植掺質的步驟包括決定斜向角度介於+1至+60之間。
  3. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該蝕刻製程使隔離區的該上表面凹陷以形成一側壁角度，該側壁角度為該隔離區其上表面的邊緣部份之表面與平行於該基板表面的軸之間的角度，且該側壁角度介於+45度至-15度之間。
  4. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該斜向佈植掺質的步驟包括決定該掺質包括n型掺質、p型 掺質、或中性材料。
  5. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該斜向佈植掺質的步驟包括決定掺質的佈植能量介於0.1KeV至500KeV之間。
  6. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該斜向佈植掺質的步驟包括決定該掺質的佈植劑量介於1×1012原子/cm2至1×1015原子/cm2之間。
  7. 一種半導體裝置的製作方法，包括：提供一基板，且該基板包括一鰭狀結構；形成一隔離區於該基板上並與該鰭狀結構相鄰，該隔離區具有一上表面，其具有一第一表面形狀；形成一閘極結構於至少部份的該鰭狀結構上；形成多個側壁間隔物於該閘極結構之側壁上；在形成該些側壁間隔物後，斜向佈植一掺質至該隔離區的該上表面的至少一邊緣部份，該邊緣部份與該鰭狀結構之側壁表面相鄰，該斜向佈植與該側壁表面之間夾有斜向角度；以一第一蝕刻製程移除至少部份該邊緣部份，該第一蝕刻製程對至少部份該邊緣部份的第一蝕刻速率大於該第一蝕刻製程對該上表面之其他部份的第二蝕刻速率，該第一蝕刻製程將該隔離區的該第一表面形狀調整至一第二表面形狀，且該第二表面形狀的階高小於該第一表面形狀的階高；移除至少部份該鰭狀結構使該鰭狀結構凹陷，以形成一磊晶區；以及 磊晶成長一應力材料於該磊晶區中。
  8. 如申請專利範圍第7項所述之半導體裝置的製作方法，更包括：在形成該閘極結構前先斜向佈植該隔離區其上表面的邊緣部份；以及以一第二蝕刻製程移除至少部份該邊緣部份，使該隔離區區之上表面具有該第二表面形狀。
  9. 如申請專利範圍第8項所述之半導體裝置的製作方法，更包括：在使該鰭狀結構凹陷後，佈植掺質至該隔離區其上表面的邊緣部份；以及以一第三蝕刻製程移除剩餘的部份該邊緣部份，使該隔離區之表面具有該第二表面形狀。
  10. 一種半導體裝置，包括：一基板；一第一鰭狀結構；一第二鰭狀結構；以及一隔離區形成於該第一鰭狀結構與該第二鰭狀結構之間，該隔離區之上表面的邊緣部份具有一側壁角度，該側壁角度為該隔離區其上表面的邊緣部份之表面與平行於該基板表面的軸之間的角度，且該側壁角度介於+45度至-15度之間，其中該第一鰭狀結構與該第二鰭狀結構之間的該隔離區之上表面，高於該第一鰭狀結構與該第二鰭狀結構的下表面。
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