JP4888385B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、トランジスタ構造のチャネル領域に歪みを導入してなる半導体装置及びその製造方法に関し、特にＳＯＩ基板を用いた半導体装置に適用して好適である。
従来より、ＭＯＳトランジスタにおける移動度を向上させるため、チャネル領域の結晶格子に歪みを導入する技術が開発されている。歪み導入の技術としては、例えば層間絶縁膜を用いる方法、ソース／ドレインにＳｉＧｅを埋め込む方法、ＳＴＩ（Shallow Trench Isolation）を用いる方法、特許文献１で開示する方法等がある。
層間絶縁膜を用いる方法では、ＭＯＳトランジスタのゲート電極を覆うように堆積する層間絶縁膜の密度等を調節し、チャネル領域に面内応力を与える。
また、ソース／ドレインにＳｉＧｅを埋め込む方法では、シリコン基板（半導体基板）において、ＭＯＳトランジスタのソース／ドレインの形成部位に溝を形成し、当該溝を埋め込むように、ＳｉＧｅ層をエピタキシャル成長させる。ＳｉＧｅはＳｉと格子定数が異なるため、チャネル領域に横方向から面内応力が与えられる。
また、ＳＴＩを用いる方法では、シリコン基板の素子分離領域に溝を形成し、当該溝に絶縁材料を充填する。絶縁材料の密度等を調節することにより、チャネル領域に面内応力を与える。
また、特許文献１の方法では、ＳｉＧｅ層上にシリコン層を積層し、両者の格子定数の違いを利用して、シリコン層に引っ張り応力を与える。
近時では、シリコン基板の活性領域の厚みを薄くし、半導体素子の更なる高性能・高集積化を実現すべく、絶縁層上に薄いシリコン層（半導体層）が設けられてなるＳＯＩ（Silicon(Semiconductor) On Insulator）基板が注目されている。このＳＯＩ基板を例えばＣＭＯＳトランジスタに用いることにより、ドレインとシリコン層との間の容量を低減させることができ、更なる高速動作が可能となる。
しかしながら、ＳＯＩ基板のシリコン層のチャネル領域に歪みを導入する場合、以下のような問題が発生する。
移動度を向上させるには、活性領域の表面近傍に歪みを導入することを要する。いわゆるバルク型のシリコン基板では、例えば層間絶縁膜により歪み導入を行う場合、シリコン基板の表面近傍で強い応力が加わり、シリコン基板の深部では応力は殆ど加わることはない（応力が深部で開放状態となる）。
これに対してＳＯＩ基板では、活性領域となるシリコン層が極めて薄いため、シリコン層の深部で応力の開放状態を得ることができず、シリコン層全体に略一律の引っ張り応力または圧縮応力が加わってしまい、シリコン層全体に均一の歪みが導入される。従って、十分な移動度を得ることができないという問題がある。
この問題は、ソース／ドレインにＳｉＧｅを埋め込む方法やＳＴＩを用いる方法でも同様に発生する。即ちこれらの場合、シリコン層の活性領域となる部分を言わば側面から挟持するようにＳｉＧｅ層やＳＴＩが形成されるため、必然的にシリコン層全体に略一律の引っ張り応力または圧縮応力が加わってしまい、シリコン層全体に均一の歪みが導入されることになる。更には前者の場合、シリコン層の浅い溝にＳｉＧｅ層を十分にエピタキシャル成長させることは困難である。
また、特許文献１の方法では、シリコン層の下部のＳｉＧｅ層によりシリコン層に引っ張り応力を与えるが、ソース／ドレインに用いる砒素などの不純物がＳｉＧｅ層ではシリコン層よりも拡散し易く、ショートチャネル化が困難であるという問題もある。
今後、半導体素子への更なる高性能・高集積化させる要請に応えるべく、ＳＯＩ基板のシリコン層を１０ｎｍ程度以下まで薄く形成することが要求されることに鑑みるに、上記した従来の諸方法では、このような極薄のシリコン層に効果的に歪みを導入することは益々困難を極める現況になる。
特開２００３−３０３９７１号公報
本発明は、上記の課題に鑑みてなされたものであり、ＳＯＩ基板のシリコン層のような薄い活性領域の表面近傍へ局所的に所望の歪みを安定に与え、容易且つ確実に極めて高い移動度を得ることを可能とする半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたトランジスタ構造と、前記半導体基板の前記トランジスタ構造の下部に相当する表層部分の下部に形成された、当該表層部分内の下方部位に面内応力を印加する第１の構造体と、前記半導体基板上で前記トランジスタ構造を覆うように、前記表層部分内の上方部位に前記面内応力を印加する第２の構造体とを含み、前記第１の構造体及び前記第２の構造体により、前記表層部分に、前記上方部位と前記下方部位とで逆方向の前記面内応力が印加されている。
本発明の半導体装置の別態様は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成されたシリコン層と、前記シリコン層に形成されたソース電極及びドレイン電極と、前記シリコン層上に形成されたゲート絶縁膜及びゲート電極と、前記シリコン層の少なくとも底面の一部に接し、前記シリコン層に第１応力を加える素子分離絶縁膜と、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆い、前記第１応力とは逆方向の応力である第２応力を前記シリコン層に加える応力絶縁膜とを含む。
本発明の半導体装置の製造方法は、絶縁層上に半導体層が形成されてなるＳＯＩ基板において、前記半導体層の素子分離領域及び前記絶縁層の前記素子分離領域に整合し前記素子分離領域よりも幅広の第１の領域に溝を形成する工程と、前記溝内に第１の絶縁材料を充填し、前記第１の領域に第１の構造体を、前記素子分離領域に素子分離構造を一体形成する工程と、前記素子分離構造により画定された前記半導体膜の活性領域上に、トランジスタ構造を形成する工程と、前記トランジスタ構造を覆うように、第２の絶縁材料からなる第２の構造体を形成する工程とを含み、前記第１及び第２の絶縁材料の密度をそれぞれ調節して前記第１及び第２の構造体を形成することにより、前記活性領域内の上方部位と下方部位とで逆方向の面内応力を印加する。
本発明の半導体装置の製造方法の別態様は、絶縁層上に半導体層が形成されてなるＳＯＩ基板において、前記半導体層の素子分離領域及び前記絶縁層の前記素子分離領域に整合し前記素子分離領域よりも幅広の第１の領域に溝を形成する工程と、前記溝内に第１の絶縁材料を充填する工程と、前記溝内の前記第１の絶縁材料のうち、前記素子分離領域に相当する部分を除去し、前記第１の領域に第１の構造体を形成する工程と、前記第１の構造体上の前記溝内に、前記第１の絶縁材料と異なる第３の絶縁材料を充填し、前記素子分離領域に素子分離構造を一体形成する工程と、前記素子分離構造により画定された前記半導体膜の活性領域上に、トランジスタ構造を形成する工程と、前記トランジスタ構造を覆うように、第２の絶縁材料からなる第２の構造体を形成する工程とを含み、前記第１及び第２の絶縁材料の密度をそれぞれ調節して前記第１及び第２の構造体を形成することにより、前記活性領域内の上方部位と下方部位とで逆方向の面内応力を印加する。
図１Ａは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図１Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図１Ｃは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図１Ｄは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図２Ａは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図２Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図３Ａは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を示す概略平面図である。 図３Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を示す概略平面図である。 図３Ｃは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を示す概略平面図である。 図３Ｄは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を示す概略平面図である。 図４は、活性領域に印加される各面内応力を説明するための概略断面図である。 図５は、活性領域上の位置と印加されている応力との関係を示す特性図である。 図６は、活性領域上の位置と印加されている応力との関係を示す特性図である。 図７Ａは、第１の構造体と活性領域との重畳量を調節する工程を示す概略断面図である。 図７Ｂは、第１の構造体と活性領域との重畳量を調節する工程を示す概略断面図である。 図８Ａは、第１の構造体と活性領域との重畳量を調節する工程を示す概略断面図である。 図８Ｂは、第１の構造体と活性領域との重畳量を調節する工程を示す概略断面図である。 図９Ａは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図９Ｂは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図９Ｃは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図９Ｄは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図１０は、活性領域に印加される各面内応力を説明するための概略断面図である。
−本発明の基本骨子−
本発明者は、活性領域がＳＯＩ基板のシリコン層のように極薄のものである場合でも、その表面近傍に局所的な歪みを導入すべく、半導体基板の活性領域に該たる表層部分（ＳＯＩ基板ではシリコン層の活性領域）に、当該表層部分内の上方部位と下方部位とで逆方向の面内応力（表層部分の面内方向の応力）を印加し、これにより上方部位と下方部位とで結晶格子に逆方向の歪みを導入することに想到した。この場合、上方部位に当該トランジスタ構造の移動度向上に必要な方向の歪みを、下方部位にはこれとは逆の歪みをそれぞれ導入する。この技術思想を実現することにより、下方部位における上方部位と逆方向の歪みが当該上方部位の歪みを際立たせ、例えば厚みが１０ｎｍ以下の極薄の表層部分であっても、必要な歪みを表層部分の表面近傍に局所的に導入することができる。
具体的に、Ｐ型ＭＯＳトランジスタの場合には、活性領域内の下方部位には引っ張り応力を、上方部位には圧縮応力をそれぞれ印加する。他方、Ｎ型ＭＯＳトランジスタの場合には、活性領域内の下方部位には圧縮応力を、上方部位には引っ張り応力をそれぞれ印加する。
本発明の技術思想を実現する具体的手法としては、半導体基板の表層部分（ＳＯＩ基板ではシリコン層）の活性領域の下部及び上部に、互いに逆方向の面内応力を付与する第１及び第２の構造体を設ける。第２の構造体としては、半導体基板上でトランジスタ構造を覆う絶縁材料（第２の絶縁材料）を堆積することが好適である。他方、第１の構造体としては、表層部分の活性領域の下部で当該活性領域を周縁から支持する形状のものが良い。ＳＯＩ基板の場合であれば、絶縁層の活性領域下（で活性領域の周縁）に相当する部位を除去し、所定の絶縁材料（第１の絶縁材料）を充填することが好適である。
本発明では、活性領域に印加する各面内応力の方向及び大きさをそれぞれ制御することにより、活性領域の表層部分の表面近傍に与える局所的な歪み量を調節することができる。活性領域に印加する各面内応力の具体的な制御法には、以下のような手法がある。
（１）第１、第２の絶縁材料の密度を調節して、第１、第２の構造体を形成する。
絶縁材料をその周囲の構造物よりも相対的により密となるように堆積すれば、活性領域に圧縮応力を与える傾向が強まり、逆に相対的により疎となるように堆積すれば、活性領域に引っ張り応力を与える傾向が強まる。従って、第１、第２の絶縁材料として同一のものを用いても良く、一方を相対的により密となるように、他方を相対的により疎となるように、しかもこれら疎密の度合いをそれぞれ調節して堆積することにより、各面内応力の方向及び大きさを所望に制御することができる。
（２）第１の構造体を、その活性領域の下部との重畳量を調節して形成する。
この重畳量が多いほど、表層部分内の下方部位に印加する面内応力も増加する。下方部位に印加する面内応力が増加すれば、表層部分内の上方部位の歪みも助長されて大きくなる。従って、当該重畳量を調節するように第１の構造体を形成することにより、表層部分内の下方部位における面内応力の方向及び大きさを所望に制御し、必要な歪みを調節することができる。
上記の（１），（２）の手法を適宜組み合わせ、面内応力の方向及び大きさを容易且つ確実にきめ細かく制御することにより、所望の歪みが得られる。ここで、第１の構造体上にＳＴＩの素子分離構造を形成するが、このＳＴＩを第１の絶縁材料と異なる第３の絶縁材料から形成し、ＳＴＩにより活性領域に全体的に印加される面内応力を微調節しても良い。例えば、第３の絶縁材料として、第１の絶縁材料よりも言わば柔らかい（従って密度が疎となり易い）ものを用いてＳＴＩを形成することにより、活性領域にその側面から全体的に印加される面内応力を適宜緩和することができる。
−本発明を適用した具体的な諸実施形態−
以下、具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、半導体装置としてＣＭＯＳトランジスタを例示し、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に説明する。
（第１の実施形態）
図１Ａ〜図１Ｄ及び図２Ａ，図２Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図、図３Ａ〜図３Ｄは図１及び図２中の所定の工程における状態を示す概略平面図である。ここで、図１及び図２中の破線Ｉ−Ｉに沿った断面が図３に対応する。
本実施形態では、図１Ａに示すような半導体基板、ここではＳＯＩ基板１を用意する。このＳＯＩ基板１は、シリコン基体２１上に絶縁層２２を介して薄いシリコン層２３が設けられてなるものである。シリコン層２３は、高い動作速度を得るために膜厚が１５ｎｍ以下、ここでは１０ｎｍ程度のものを用いる。ＳＯＩ基板１において、図中、左側がＰ型ＭＯＳトランジスタの形成領域Ｒｐ、右側がＮ型ＭＯＳトランジスタの形成領域Ｒｎとなる（以下の実施形態では、各工程においてＲｐ形成、Ｒｎ形成の順で行うが、その順序に特に頓着するものではなく、Ｒｎ形成、Ｒｐ形成の順で行ってもよい。）。
先ず、図１Ｂ，図３Ａに示すように、素子分離領域に溝２ａ，２ｂを形成する。
シリコン層２３の素子分離領域をリソグラフィー及び絶縁層２２をエッチングストッパーとしたドライエッチングにより加工し、形成領域Ｒｐには溝２ａを、形成領域Ｒｎには２ｂを形成する。
続いて、図１Ｃ，図３Ｂに示すように、溝２ａ，２ｂに整合するように絶縁層２２を加工する。
溝２ａ，２ｂが形成されたシリコン層２３をマスクとして、ＨＦ溶液等をエッチング液として用いて絶縁層２２をウェットエッチングする。このウェットエッチングにより、溝２ａ，２ｂに整合して絶縁層２２が除去され、絶縁層２２に溝３ａ，３ｂが形成される。ここで、溝３ａ，３ｂは、エッチング液の回り込みにより溝２ａ，２ｂよりも幅広に形成される。溝２ａ，２ｂと溝３ａ，３ｂとは一体となるため、これらをまとめて溝４ａ，４ｂと称する。
続いて、図１Ｄ，図３Ｃに示すように、ＳＴＩ６ａ，６ｂと第１の構造体７ａ，７ｂとを一体形成する。
先ず、例えばＣＶＤ法により、溝４ａ，４ｂの内壁面を覆うように、膜厚１ｎｍ程度の薄いシリコン酸化膜５を形成する。このシリコン酸化膜５は、後述する窒化シリコンとの密着性等を向上させるものである。
次に、リソグラフィーにより、Ｎ型ＭＯＳトランジスタの形成領域Ｒｎのみを覆うレジストマスク（不図示）を形成する。この状態で、例えばＣＶＤ法により、溝４ａを埋め込むように第１の絶縁材料、ここでは窒化シリコンをシリコン層２３上に堆積する。ここでは、ＣＶＤの原料ガスとしてジクロロシランとアンモニア等を用い、溝４ａ（溝３ａ）内で窒化シリコンの密度が比較的疎となるように、ガス流量等の条件を制御する。そして、シリコン層２３をストッパーとして、シリコン層２３上の窒化シリコンを例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）して平坦化する。この平坦化により、密度が比較的疎の窒化シリコンで溝４ａが充填され、溝２ａの部分には素子分離構造であるＳＴＩ６ａが、溝３ａの部分には第１の構造体７ａが形成され、溝４ａ内で両者が一体形成される。その後、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
次に、リソグラフィーにより、Ｐ型ＭＯＳトランジスタの形成領域Ｒｐのみを覆うレジストマスク（不図示）を形成する。この状態で、例えばＣＶＤ法により、溝４ｂを埋め込むように第１の絶縁材料、ここでは窒化シリコンをシリコン層２３上に堆積する。ここでは、ＣＶＤの原料ガスとしてジクロロシランとアンモニア等を用い、溝４ｂ（溝３ｂ）内で窒化シリコンの密度が比較的密となるように、ガス流量等の条件を制御する。そして、シリコン層２３をストッパーとして、シリコン層２３上の窒化シリコンを例えばＣＭＰにより平坦化する。この平坦化により、密度が比較的疎の窒化シリコンで溝４ｂが充填され、溝２ｂの部分には素子分離構造であるＳＴＩ６ｂが、溝３ｂの部分には第１の構造体７ｂが形成され、溝４ｂ内で両者が一体形成される。その後、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
ここで、シリコン層２３には、ＳＴＩ６ａによりＰＭＯＳトランジスタの活性領域２３ａが、ＳＴＩ６ｂによりＮＭＯＳトランジスタの活性領域２３ｂがそれぞれ画定される。また、第１の構造体７ａは、活性領域２３ａの下部で当該活性領域２３ａを周縁から支持し、その材料である窒化シリコンが比較的疎に形成されているため、活性領域２３ａとの相対的関係で当該活性領域２３ａに引っ張り応力を与える。他方、第１の構造体７ｂは、活性領域２３ｂの下部で当該活性領域２３ｂを周縁から支持し、その材料である窒化シリコンが比較的密に形成されているため、活性領域２３ｂとの相対的関係で当該活性領域２３ｂに圧縮応力を与える。
続いて、図２Ａ，図３Ｄに示すように、活性領域２３ａ，２３ｂにＭＯＳトランジスタ構造１０ａ，１０ｂをそれぞれ形成する。
先ず、例えば熱酸化法等により活性領域２３ａ，２３ｂの表面に膜厚１ｎｍ程度のシリコン酸チッ化膜をそれぞれ成長し、ゲート絶縁膜８を形成する。次に、ＣＶＤ法等により、全面に多結晶シリコン膜を膜厚１００ｎｍ程度以下に堆積し、これをリソグラフィー及びドライエッチングにより加工して、活性領域２３ａ，２３ｂ上にゲート絶縁膜８を介してゲート電極９ａ，９ｂをそれぞれ形成する。
次に、リソグラフィーにより、活性領域２３ｂのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ａをマスクとして活性領域２３ａにおけるゲート電極９ａの両側の部分にＰ型不純物、ここではＢを加速エネルギーが０．２ｋｅＶ〜２ｋｅＶ、ドーズ量が１×１０１４／ｃｍ２〜５×１０１４／ｃｍ２の条件でイオン注入し、ＬＤＤ（Light Doped Drain）領域１１ａを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する（不純物としてＢＦ２を選んだ場合はエネルギー及びドーズ量を最適に調整する。また、Ｇｅ、Ｎ、Ｆ、Ｃ、Ａｒ等を追加注入してもよい。）。
次に、リソグラフィーにより、活性領域２３ａのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ｂをマスクとして活性領域２３ａにおけるゲート電極９ｂの両側の部分にＮ型不純物、ここではＡｓを加速エネルギーが１ｋｅＶ〜５ｋｅＶ、ドーズ量が１×１０１４／ｃｍ２〜５×１０１４／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ｂを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する（不純物としてＰ等を選んだ場合はエネルギー及びドーズ量を最適に調整する。また、Ｎ、Ｆ、Ｃ、Ａｒ等を追加注入してもよい。）。
次に、例えばＣＶＤ法により、ゲート電極９ａ，９ｂを覆うように全面に絶縁膜、例えばシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極９ａ，９ｂの両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ１２を形成する。
次に、リソグラフィーにより、活性領域２３ｂのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ａ及びサイドウォールスペーサ１２をマスクとして活性領域２３ａにおけるサイドウォールスペーサ１２の両側の部分にＰ型不純物、ここではＢを加速エネルギーが０．２ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ａと一部重畳されるソース／ドレイン１３ａを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
次に、リソグラフィーにより、活性領域２３ａのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ｂ及びサイドウォールスペーサ１２をマスクとして活性領域２３ｂにおけるサイドウォールスペーサ１２の両側の部分にＮ型不純物、ここではＰを加速エネルギーが０．５ｋｅＶ〜１５ｋｅＶ、ドーズ量が５×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ｂと一部重畳されるソース／ドレイン１３ｂを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。その後、不純物の活性化のために１１００℃以下で熱処理を行う。
上記の諸工程により、Ｐ型ＭＯＳトランジスタの形成領域Ｒｐには、活性領域２３ａ上にゲート絶縁膜８を介してパターン形成されたゲート電極９ａと、活性領域２３ａのゲート電極９ａの両側に該たる部分に形成されたＬＤＤ領域１１ａ及びこれと一部重複するソース／ドレイン１３ａとを備えたトランジスタ構造１０ａが形成される（但し、本実施形態では詳述していないが、選択シリコンエピ成長にてせり上げ構造を形成した後に、上記ソース／ドレイン構造の形成をしてもよい。）。
他方、Ｎ型ＭＯＳトランジスタの形成領域Ｒｎには、活性領域２３ｂ上にゲート絶縁膜８を介してパターン形成されたゲート電極９ｂと、活性領域２３ｂのゲート電極９ｂの両側に該たる部分に形成されたＬＤＤ領域１１ｂ及びこれと一部重複するソース／ドレイン１３ｂとを備えたトランジスタ構造１０ｂが形成される（但し、本実施形態では詳述していないが、選択シリコンエピ成長にてせり上げ構造を形成した後に、上記ソース／ドレイン構造の形成をしてもよい。）。
続いて、図２Ｂに示すように、第２の構造体１４ａ，１４ｂを形成する。
先ず、リソグラフィーにより、活性領域２３ｂのみを覆うレジストマスク（不図示）を形成する。この状態で、活性領域２３ａ上でゲート電極９ａ及びサイドウォールスペーサ１２を覆うように第２の絶縁材料、ここでは窒化シリコンを例えばＡＬＤ（Atomic Layer Deposition）法により、例えば膜厚５０ｎｍ〜１００ｎｍ程度に堆積し、第２の構造体１４ａを形成する。ここでは、活性領域２３ａ上で窒化シリコンの密度が比較的密となるように窒化シリコンの成膜条件を制御する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
次に、リソグラフィーにより、活性領域２３ａのみを覆うレジストマスク（不図示）を形成する。この状態で、活性領域２３ｂ上でゲート電極９ｂ及びサイドウォールスペーサ１２を覆うように第２の絶縁材料、ここでは窒化シリコンを例えばＡＬＤ法により、例えば膜厚５０ｎｍ〜１００ｎｍ程度に堆積し、第２の構造体１４ａを形成する。ここでは、活性領域２３ａ上で窒化シリコンの密度が比較的疎となるように窒化シリコンの成膜条件を制御する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
しかる後、全面に層間絶縁膜を形成し、接続孔や各種配線構造（共に不図示）の形成等を経て、ＣＭＯＳトランジスタを完成させる。
ここで、第２の構造体１４ａは、ゲート電極９ａ及びサイドウォールスペーサ１２を介して活性領域２３ａを上部から支持し、その材料である窒化シリコンが比較的密に形成されているため、活性領域２３ａとの相対的関係で当該活性領域２３ａに圧縮応力を与える。他方、第２の構造体１４ｂは、ゲート電極９ｂ及びサイドウォールスペーサ１２を介して活性領域２３ｂを上部から支持し、その材料である窒化シリコンが比較的疎に形成されているため、活性領域２３ｂとの相対的関係で当該活性領域２３ｂに引っ張り応力を与える。
図４（図示の便宜上、ＬＤＤ領域及びソース／ドレインの記載を省略する）に示すように、本実施形態のＣＭＯＳトランジスタでは、Ｐ型ＭＯＳトランジスタの形成領域Ｒｐ側においては、活性領域２３ａに対して、その内部の下方部位では第１の構造体７ａにより引っ張り応力（矢印Ａ１）が、上方部位では第２の構造体１４ａにより圧縮応力（矢印Ａ２）がそれぞれ印加され、活性領域２３ａのチャネル領域における表面近傍には結晶格子を収縮させる歪みが局所的に導入される。この局所的な歪みにより、Ｐ型ＭＯＳトランジスタにおける移動度が大幅に向上する。
他方、Ｎ型ＭＯＳトランジスタの形成領域Ｒｎ側においては、活性領域２３ｂに対して、その内部の下方部位では第１の構造体７ｂにより圧縮応力（矢印Ｂ１）が、上方部位では第２の構造体１４ｂにより引っ張り応力（矢印Ｂ２）がそれぞれ印加され、活性領域２３ｂのチャネル領域における表面近傍には結晶格子を収縮させる歪みが局所的に導入される。この局所的な歪みにより、Ｎ型ＭＯＳトランジスタにおける移動度が大幅に向上する。
本実施形態では、第１の構造体７ａ，７ｂ及び第２の構造体１４ａ，１４ｂが活性領域２３ａ，２３ｂ内の上下方部位に与える各面内応力の方向・大きさを調節することにより、活性領域２３ａ，２３ｂに印加される応力を制御することができる。
ここで、本実施形態によるＣＭＯＳトランジスタにおいて、そのＰ型ＭＯＳトランジスタを例に採り、活性領域２３ａ内の上下方部位に与える各面内応力の調節による実効について調べた実験について説明する。
第２の構造体１４ａの圧縮応力を一定とし、第１の構造体７ａの引っ張り応力を変えて、活性領域２３ａに印加される応力について調べた。その結果を図５に示す。ここで、横軸が活性領域２３ａ上における相対的位置を、縦軸が印加されている応力（ＭＰａ）をそれぞれ表す。この実験では、第１の構造体７ａの引っ張り応力：第２の構造体１４ａの圧縮応力を、１：１，２：１，３：１とした３種類の試料１，２，３について調べた。
図５から明らかなように、先ず試料１，２，３に共通して、活性領域２３ａの中央部位（０．２付近であり、トランジスタ構造１１ａのチャネル領域に該たる）で最も大きな応力（正の応力）が加わり、活性領域２３ａの両端部位（０．１，０．３付近）では中央部位とは逆方向の応力（負の応力）が加わっていることが判る。これは、活性領域２３ａには言わばその中央部位を中心とした下方への曲げ応力が印加されていることを意味する。この曲げ応力により、極薄の活性領域２３ａ内において、活性領域２３ａの中央部位における最も大きな正の応力により、活性領域２３ａのチャネル領域における表面近傍に結晶格子を収縮させる大きな歪みが局所的に導入される。
また、この実験では、活性領域２３ａ上の各位置における応力は、試料３が最も大きい。これは、第１の構造体７ａが活性領域２３ａ内の下方部位に与える引っ張り応力が大きいほど、上記の曲げ応力が大きくなり、活性領域２３ａのチャネル領域における表面近傍における結晶格子を収縮させる局所的な歪みが大きくなる傾向があることを意味している。
本実施形態では、第１の構造体７ａ，７ｂ及び第２の構造体１４ａ，１４ｂの形成条件や形状等を調節することにより、活性領域２３ａ，２３ｂ内の上下方部位に与える各面内応力の方向・大きさを制御することができる。具体的には、以下のような諸手法がある。
（１）
第１の構造体７ａ，７ｂ及び第２の構造体１４ａ，１４ｂをその密度をそれぞれ調節して形成することにより、活性領域２３ａ，２３ｂの上下方部位に与える各面内応力の大きさを調節し、ひいては活性領域２３ａ，２３ｂの表面近傍における局所的な歪み量を制御する。
（２）
第１の構造体７ａ，７ｂと活性領域２３ａ，２３ｂとの重畳量を調節することにより、活性領域２３ａ，２３ｂの下方部位に与える各面内応力の大きさを調節し、ひいては活性領域２３ａ，２３ｂの表面近傍における局所的な歪み量を制御する。
（１）の手法について
各構造体が活性領域との関係で活性領域の上下方部位の一方に引っ張り応力を与える範囲内において、当該構造体を疎に形成するほど引っ張り応力が強まり、密に形成するほど引っ張り応力が弱まる。他方、各構造体が活性領域との関係で活性領域の上下方部位の一方に圧縮応力を与える範囲内において、当該構造体を密に形成するほど圧縮応力が強まり、疎に形成するほど圧縮応力が弱まる。従って、第１の構造体７ａ，７ｂ及び第２の構造体１４ａ，１４ｂをその密度をそれぞれ調節して形成することにより、活性領域２３ａ，２３ｂの上下方部位に与える各面内応力の大きさを制御できる。
（２）の手法について
ここで、本実施形態によるＣＭＯＳトランジスタにおいて、そのＰ型ＭＯＳトランジスタを例に採り、（２）の手法の各実効について調べた実験について説明する。
第１の構造体７ａと活性領域２３ａ，２３ｂとの重畳量を変えて、活性領域２３ａに印加される応力について調べた。その結果を図６に示す。ここで、横軸が活性領域２３ａ上における相対的位置を、縦軸が印加されている応力（ＭＰａ）をそれぞれ表す。この実験では、重畳量が少ない試料１と、これに比して重畳量が多い試料２との２種類について調べた。
図６から明らかなように、先ず図５の実験と同様に、試料１，２に共通して、活性領域２３ａのチャネル領域における表面近傍に結晶格子を収縮させる大きな歪みが局所的に導入されていることが判る。
この実験では、活性領域２３ａ上の各位置における応力は、試料２よりも試料１の方が大きい値を示している。これは、第１の構造体７ａと活性領域２３ａ，２３ｂとの重畳量が多いほど、活性領域２３ａ内の下方部位に与える引っ張り応力が大きくなる傾向があることを意味している。即ち、各構造体が活性領域との関係で活性領域の上下方部位の一方に引っ張り応力を与える範囲内において、重畳量が多いほど引っ張り応力が強まり、重畳量が少ないほど引っ張り応力が弱まることが推察される。他方、各構造体が活性領域との関係で活性領域の上下方部位の一方に圧縮応力を与える範囲内において、重畳量が多いほど圧縮応力が強まり、重畳量が少ないほど圧縮応力が弱まることが推察される。従って、第１の構造体７ａを活性領域２３ａ，２３ｂとの重畳量を調節するように形成することにより、活性領域２３ａ，２３ｂの下方部位に与える各面内応力の大きさを制御できることが判明した。
具体的に、第１の構造体７ａ，７ｂと活性領域２３ａ，２３ｂとの重畳量を調節するには、図１Ｃ，図３Ｂにおいて、絶縁層２２の溝３ａ，３ｂの幅を制御すべく、必要な重畳量の多少に合わせてウェットエッチング量を調節すれば良い。重畳量Ｍが多い場合を図７Ａに、重畳量Ｍが少ない場合を図７Ｂにそれぞれ示す。
そして、図１Ｄ，図３Ｃにおいて、このように幅の制御された溝３ａ，３ｂに溝２ａ，２ｂと共に第１の絶縁材料を充填することにより、所望の重畳量とされた第１の構造体７ａ，７ｂが形成される。重畳量Ｍが多い場合を図８Ａに、重畳量Ｍが少ない場合を図８Ｂにそれぞれ示す。なお、図７及び図８では図示の便宜上、Ｐ型ＭＯＳトランジスタ側の形成領域Ｒｐのみを示す。
ここで、上記した重畳量の調節は、Ｐ型ＭＯＳトランジスタ側の形成領域ＲｐとＮ型ＭＯＳトランジスタ側の形成領域Ｒｎとの各々で独立に行うことができる。従って例えば、形成領域Ｒｐでは重畳量を多く、形成領域Ｒｎでは重畳量を少なく調節したり、或いはその逆に調節することが自在に可能である。
以上説明したように、本実施形態によれば、トランジスタ構造の性質に応じて、極薄の活性領域であってもその内部の上下方部位に逆方向の面内応力を、それぞれ所望に調節された大きさで与えることができる。従って、ＳＯＩ基板のシリコン層のような薄い活性領域の表面近傍へ局所的に所望の歪みを安定に与え、容易且つ確実に極めて高い移動度を得ることが可能となる。
更に、本実施形態では、活性領域となるシリコン層に接触するＳｉＧｅ層等が不要であるので、不測の不純物拡散等の懸念することなく、ショートチャネル化が可能となる。
（第２の実施形態）
図９Ａ〜図９Ｄは、第２の実施形態によるＣＭＯＳトランジスタの製造方法のうち、第１の実施形態と異なる主要工程について順に示す概略断面図である。なお、第１の実施形態と同様の構成部材等については同符号を記す（以下の実施形態では、各工程においてＲｐ形成、Ｒｎ形成の順で行うが、その順序に特に頓着するものではなく、Ｒｎ形成、Ｒｐ形成の順で行ってもよい。）。
本実施形態では、先ず第１の実施形態と同様に、図１ＡのＳＯＩ基板１を用いて、図１Ｂ，図１Ｃの各工程を実行する。
続いて、図９Ａに示すように、溝４ａ，４ｂを第１の絶縁材料で充填する。
先ず、例えばＣＶＤ法により、溝４ａ，４ｂの内壁面を覆うように、膜厚１ｎｍ程度の薄いシリコン酸化膜５を形成する。このシリコン酸化膜５は、第１の絶縁材料として用いる窒化シリコンとの密着性等を向上させるものである。
次に、リソグラフィーにより、Ｎ型ＭＯＳトランジスタの形成領域Ｒｎのみを覆うレジストマスク（不図示）を形成する。この状態で、例えばＣＶＤ法により、溝４ａを埋め込むように第１の絶縁材料、ここでは窒化シリコンをシリコン層２３上に堆積する。ここでは、ＣＶＤの原料ガスとしてジクロロシランとアンモニア等を用い、溝４ａ（溝３ａ）内で窒化シリコンの密度が比較的疎となるように、ガス流量等の条件を制御する。そして、シリコン層２３をストッパーとして、シリコン層２３上の窒化シリコンを例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）して平坦化する。この平坦化により、密度が比較的疎の窒化シリコンで溝４ａが充填された状態となる。その後、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
次に、リソグラフィーにより、Ｐ型ＭＯＳトランジスタの形成領域Ｒｐのみを覆うレジストマスク（不図示）を形成する。この状態で、例えばＣＶＤ法により、溝４ｂを埋め込むように第１の絶縁材料、ここでは窒化シリコンをシリコン層２３上に堆積する。ここでは、ＣＶＤの原料ガスとしてジクロロシランとアンモニア等を用い、溝４ｂ（溝３ｂ）内で窒化シリコンの密度が比較的密となるように、ガス流量等の条件を制御する。そして、シリコン層２３をストッパーとして、シリコン層２３上の窒化シリコンを例えばＣＭＰにより平坦化する。この平坦化により、密度が比較的疎の窒化シリコンで溝４ｂが充填された状態となる。その後、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
続いて、図９Ｂに示すように、溝３ａ，３ｂに充填された窒化シリコンを除去する。
燐酸溶液等をエッチング液として用い、ＳＯＩ基板１の表面をウェットエッチングして、溝４ａ，４ｂに充填された窒化シリコンのうち、溝２ａ，２ｂに充填された部分のみを除去する。このウェットエッチングにより、溝４ａ，４ｂのうち溝３ａ，３ｂのみを第１の絶縁材料である窒化シリコンで充填する（溝３ａ内では疎に、溝３ｂ内では密にそれぞれ充填されている）第１の構造体７ａ，７ｂがそれぞれ形成される。
続いて、図９Ｃに示すように、ＳＴＩ６ａ，６ｂ及びＭＯＳトランジスタ構造１０ａ，１０ｂをそれぞれ形成する。
先ず、例えば熱酸化法により、形成領域Ｒｐ，Ｒｎのシリコン層２３の表面に膜厚１ｎｍ程度のシリコン酸チッ化膜をそれぞれ成長し、ゲート絶縁膜８を形成する。次に、ＣＶＤ法等により、全面に多結晶シリコン膜を膜厚１００ｎｍ程度以下に堆積し、これをリソグラフィー及びドライエッチングにより加工して、形成領域Ｒｐ，Ｒｎのシリコン層２３上にゲート絶縁膜８を介してゲート電極９ａ，９ｂをそれぞれ形成する。
次に、リソグラフィーにより、形成領域Ｒｎのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ａをマスクとして形成領域Ｒｐのシリコン層２３におけるゲート電極９ａの両側の部分にＰ型不純物、ここではＢをを加速エネルギーが０．２ｋｅＶ〜２ｋｅＶ、ドーズ量が１×１０１４／ｃｍ２〜５×１０１４／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ａを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する（不純物としてＢＦ２を選んだ場合はエネルギー及びドーズ量を最適に調整する。また、Ｇｅ、Ｎ、Ｆ、Ｃ、Ａｒ等を追加注入してもよい。）。
次に、リソグラフィーにより、形成領域Ｒｐのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ｂをマスクとして形成領域Ｒｎのシリコン層２３におけるゲート電極９ｂの両側の部分にＮ型不純物、ここではＡｓを加速エネルギーが１ｋｅＶ〜５ｋｅＶ、ドーズ量が１×１０１４／ｃｍ２〜５×１０１４／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ｂを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する（不純物としてＰ等を選んだ場合はエネルギー及びドーズ量を最適に調整する。また、Ｎ、Ｆ、Ｃ、Ａｒ等を追加注入してもよい。）。
次に、例えばＣＶＤ法により、ゲート電極９ａ，９ｂを覆うように全面に、第１の絶縁材料と異なる第３の絶縁材料、例えば酸化シリコンを堆積し、この酸化シリコンの全面を異方性エッチング（エッチバック）する。このとき、溝２ａ，２ｂを充填するとともに、ゲート電極９ａ，９ｂの両側面に堆積するように酸化シリコンを残し、第１の構造体７ａ，７ｂ上で溝２ａ，２ｂ内を酸化シリコンで充填する素子分離構造であるＳＴＩ３１ａ，３１ｂと、サイドウォールスペーサ１２とが同時形成される（ここではサイドウォールスペーサとＳＴＩを同時形成する方法を示したが、それに頓着せず、先にＳＴＩを形成してからＬＤＤを作製する方法を用いてもよい。）。
ここで、シリコン層２３には、ＳＴＩ３１ａによりＰＭＯＳトランジスタの活性領域２３ａが、ＳＴＩ３１ｂによりＮＭＯＳトランジスタの活性領域２３ｂがそれぞれ画定される。また、第１の構造体７ａは、活性領域２３ａの下部で当該活性領域２３ａを周縁から支持し、その材料である窒化シリコンが比較的疎に形成されているため、活性領域２３ａとの相対的関係で当該活性領域２３ａに引っ張り応力を与える。他方、第１の構造体７ｂは、活性領域２３ｂの下部で当該活性領域２３ｂを周縁から支持し、その材料である窒化シリコンが比較的密に形成されているため、活性領域２３ｂとの相対的関係で当該活性領域２３ｂに圧縮応力を与える。
更にこの場合、ＳＴＩ３１ａ，３１ｂが第１の構造体７ａ，７ｂと異なる第３の絶縁材料、ここでは酸化シリコンで形成されており、第１の絶縁材料よりも言わば柔らかい（従って密度が疎となり易い）ものであるため、活性領域２３ａ，２３ｂにその側面から全体的に印加される面内応力を適宜緩和することができる。これらＳＴＩ３１ａ，３１ｂは、サイドウォールスペーサ１２と共に同時形成されるため、工程数が削減される。
なお、Ｐ型ＭＯＳトランジスタ側とＮ型ＭＯＳトランジスタ側とでＳＴＩ３１ａ，３１ｂの与える応力を異なる大きさとし、両者で面内応力を微調節するようにしても好適である。この場合には、Ｐ型ＭＯＳトランジスタ側とＮ型ＭＯＳトランジスタ側とでリソグラフィーにより順次レジストマスクを形成・除去し、順次に密度の異なる酸化シリコン、または相異なる絶縁材料を堆積・エッチバックし、Ｐ型ＭＯＳトランジスタ側にはＳＴＩ３１ａとサイドウォールスペーサ１２を、Ｎ型ＭＯＳトランジスタ側にはＳＴＩ３１ｂとサイドウォールスペーサ１２をそれぞれ同時形成すれば良い。
次に、リソグラフィーにより、活性領域２３ｂのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ａ及びサイドウォールスペーサ１２をマスクとして活性領域２３ａにおけるサイドウォールスペーサ１２の両側の部分にＰ型不純物、ここではＢを加速エネルギーが０．２ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ａと一部重畳されるソース／ドレイン１３ａを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
次に、リソグラフィーにより、活性領域２３ａのみを覆うレジストマスク（不図示）を形成する。この状態で、ゲート電極９ｂ及びサイドウォールスペーサ１２をマスクとして活性領域２３ｂにおけるサイドウォールスペーサ１２の両側の部分にＮ型不純物、ここではＰを加速エネルギーが０．５ｋｅＶ〜１５ｋｅＶ、ドーズ量が５×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の条件でイオン注入し、ＬＤＤ領域１１ｂと一部重畳されるソース／ドレイン１３ｂを形成する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。その後、不純物の活性化のために１１００℃以下で熱処理を行う。
上記の諸工程により、Ｐ型ＭＯＳトランジスタの形成領域Ｒｐには、活性領域２３ａ上にゲート絶縁膜８を介してパターン形成されたゲート電極９ａと、活性領域２３ａのゲート電極９ａの両側に該たる部分に形成されたＬＤＤ領域１１ａ及びこれと一部重複するソース／ドレイン１３ａとを備えたトランジスタ構造１０ａが形成される（但し、本実施形態では詳述していないが、選択シリコンエピ成長にてせり上げ構造を形成した後に、上記ソース／ドレイン構造の形成をしてもよい。）。
他方、Ｎ型ＭＯＳトランジスタの形成領域Ｒｎには、活性領域２３ｂ上にゲート絶縁膜８を介してパターン形成されたゲート電極９ｂと、活性領域２３ｂのゲート電極９ｂの両側に該たる部分に形成されたＬＤＤ領域１１ｂ及びこれと一部重複するソース／ドレイン１３ｂとを備えたトランジスタ構造１０ｂが形成される（但し、本実施形態では詳述していないが、選択シリコンエピ成長にてせり上げ構造を形成した後に、上記ソース／ドレイン構造の形成をしてもよい。）。
続いて、図９Ｄに示すように、第２の構造体１４ａ，１４ｂを形成する。
先ず、リソグラフィーにより、活性領域２３ｂのみを覆うレジストマスク（不図示）を形成する。この状態で、活性領域２３ａ上でゲート電極９ａ及びサイドウォールスペーサ１２を覆うように第２の絶縁材料、ここでは窒化シリコンを例えばＡＬＤ法により、例えば膜厚５０ｎｍ〜１００ｎｍ程度に堆積し、第２の構造体１４ａを形成する。ここでは、活性領域２３ａ上で窒化シリコンの密度が比較的密となるように窒化シリコンの成膜条件を制御する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
次に、リソグラフィーにより、活性領域２３ａのみを覆うレジストマスク（不図示）を形成する。この状態で、活性領域２３ｂ上でゲート電極９ｂ及びサイドウォールスペーサ１２を覆うように第２の絶縁材料、ここでは窒化シリコンを例えばＡＬＤ法により、例えば膜厚５０ｎｍ〜１００ｎｍ程度に堆積し、第２の構造体１４ａを形成する。ここでは、活性領域２３ａ上で窒化シリコンの密度が比較的疎となるように窒化シリコンの成膜条件を制御する。そして、レジストマスクをＯ２プラズマを用いた灰化処理等により除去する。
しかる後、全面に層間絶縁膜を形成し、接続孔や各種配線構造（共に不図示）の形成等を経て、ＣＭＯＳトランジスタを完成させる。
ここで、第２の構造体１４ａは、ゲート電極９ａ及びサイドウォールスペーサ１２を介して活性領域２３ａを上部から支持し、その材料である窒化シリコンが比較的密に形成されているため、活性領域２３ａとの相対的関係で当該活性領域２３ａに圧縮応力を与える。他方、第２の構造体１４ｂは、ゲート電極９ｂ及びサイドウォールスペーサ１２を介して活性領域２３ｂを上部から支持し、その材料である窒化シリコンが比較的疎に形成されているため、活性領域２３ｂとの相対的関係で当該活性領域２３ｂに引っ張り応力を与える。
図１０（図示の便宜上、ＬＤＤ領域及びソース／ドレインの記載を省略する）に示すように、本実施形態のＣＭＯＳトランジスタでは、Ｐ型ＭＯＳトランジスタの形成領域Ｒｐ側においては、活性領域２３ａに対して、その内部の下方部位では第１の構造体７ａにより引っ張り応力（矢印Ａ１）が、上方部位では第２の構造体１４ａにより圧縮応力（矢印Ａ２）がそれぞれ印加され、活性領域２３ａのチャネル領域における表面近傍には結晶格子を収縮させる歪みが局所的に導入される。この局所的な歪みにより、Ｐ型ＭＯＳトランジスタにおける移動度が大幅に向上する。
他方、Ｎ型ＭＯＳトランジスタの形成領域Ｒｎ側においては、活性領域２３ｂに対して、その内部の下方部位では第１の構造体７ｂにより圧縮応力（矢印Ｂ１）が、上方部位では第２の構造体１４ｂにより引っ張り応力（矢印Ｂ２）がそれぞれ印加され、活性領域２３ｂのチャネル領域における表面近傍には結晶格子を収縮させる歪みが局所的に導入される。この局所的な歪みにより、Ｎ型ＭＯＳトランジスタにおける移動度が大幅に向上する。
なお、本実施形態においても、第１の実施形態で説明した（１），（２）の手法により、活性領域２３ａ，２３ｂ内の上下方部位に与える各面内応力の方向・大きさを制御することができる。
更に本実施形態では、上記の（１），（２）の手法に加え、ＳＴＩ３１ａ，３１ｂを第１の構造体７ａ，７ｂと異なる絶縁材料で形成することにより、活性領域２３ａ，２３ｂ内の面内応力を微調節することができ、きめ細かい歪み制御が可能となる。
以上説明したように、本実施形態によれば、トランジスタ構造の性質に応じて、極薄の活性領域であってもその内部の上下方部位に逆方向の面内応力を、それぞれ所望に調節された大きさで与えることができる。更には、活性領域２３ａ，２３ｂ内の面内応力を微調節することにより、ＳＯＩ基板のシリコン層のような薄い活性領域の表面近傍へ局所的に所望の精緻に制御された歪みを安定に与え、容易且つ確実に極めて高い移動度を得ることが可能となる。
更に、本実施形態では、活性領域となるシリコン層に接触するＳｉＧｅ層等が不要であるので、不測の不純物拡散等の懸念することなく、ショートチャネル化が可能となる。
なお、第１及び第２の実施形態では、第１及び第２の絶縁材料を共に窒化シリコンとしたが、両者を相異なる材料とし、活性領域２３ａ，２３ｂに与える各歪み量を調節するようにしても良い。
また、第１及び第２の実施形態では、半導体基板としてＳＯＩ基板を例示したが、本発明はこれに限定されず、例えばバルク状のシリコン基板の表層部分内に上下方部位で逆方向の面内応力を印加し、所望の歪みを導入するようにしても良い。
本発明によれば、ＳＯＩ基板のシリコン層のような薄い活性領域の表面近傍へ局所的に所望の歪みを安定に与え、容易且つ確実に極めて高い移動度を得ることが可能となる。
また、本発明によれば、半導体装置の製造過程において、活性領域の表面近傍への局所的な歪みの量を容易且つ精緻に調節し、そのトランジスタ構造に応じた高い移動度を得ることが可能となる。

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に形成されたトランジスタ構造と、
    前記半導体基板の前記トランジスタ構造の下部に相当する表層部分の下部に形成された、当該表層部分内の下方部位に面内応力を印加する第１の構造体と、
    前記半導体基板上で前記トランジスタ構造を覆うように、前記表層部分内の上方部位に前記面内応力を印加する第２の構造体と
    を含み、
    前記第１の構造体及び前記第２の構造体により、前記表層部分に、前記上方部位と前記下方部位とで逆方向の前記面内応力が印加されていることを特徴とする半導体装置。
  2. 前記第１の構造体と前記表層部分の下部との重畳量により、前記下方部位に印加される前記面内応力が調節されてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の構造体上に、前記表層部分を活性領域として画定する素子分離構造が当該第１の構造体と同一の材料で一体形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の構造体上に、前記表層部分を活性領域として画定する素子分離構造が当該第１の構造体と異なる材料で形成されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記半導体基板は、絶縁層上に半導体層が設けられてなるＳＯＩ基板であり、前記半導体層の一部が前記表層部分とされていることを特徴とする請求項１に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板上に形成された絶縁層と、
    前記絶縁層上に形成されたシリコン層と、
    前記シリコン層に形成されたソース電極及びドレイン電極と、
    前記シリコン層上に形成されたゲート絶縁膜及びゲート電極と、
    前記シリコン層の少なくとも底面の一部に接し、前記シリコン層に第１応力を加える素子分離絶縁膜と、
    前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆い、前記第１応力とは逆方向の応力である第２応力を前記シリコン層に加える応力絶縁膜と
    を含むことを特徴とする半導体装置。
  7. 絶縁層上に半導体層が形成されてなるＳＯＩ基板において、前記半導体層の素子分離領域及び前記絶縁層の前記素子分離領域に整合し前記素子分離領域よりも幅広の第１の領域に溝を形成する工程と、
    前記溝内に第１の絶縁材料を充填し、前記第１の領域に第１の構造体を、前記素子分離領域に素子分離構造を一体形成する工程と、
    前記素子分離構造により画定された前記半導体膜の活性領域上に、トランジスタ構造を形成する工程と、
    前記トランジスタ構造を覆うように、第２の絶縁材料からなる第２の構造体を形成する工程と
    を含み、
    前記第１及び第２の絶縁材料の密度をそれぞれ調節して前記第１及び第２の構造体を形成することにより、前記活性領域内の上方部位と下方部位とで逆方向の面内応力を印加することを特徴とする半導体装置の製造方法。
  8. 前記溝を形成するに際し、前記第１の領域の大きさを調節して、前記第１の構造体と前記活性領域の下部との重畳量により前記下方部位に印加される前記面内応力を制御することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 絶縁層上に半導体層が形成されてなるＳＯＩ基板において、前記半導体層の素子分離領域及び前記絶縁層の前記素子分離領域に整合し前記素子分離領域よりも幅広の第１の領域に溝を形成する工程と、
    前記溝内に第１の絶縁材料を充填する工程と、
    前記溝内の前記第１の絶縁材料のうち、前記素子分離領域に相当する部分を除去し、前記第１の領域に第１の構造体を形成する工程と、
    前記第１の構造体上の前記溝内に、前記第１の絶縁材料と異なる第３の絶縁材料を充填し、前記素子分離領域に素子分離構造を一体形成する工程と、
    前記素子分離構造により画定された前記半導体膜の活性領域上に、トランジスタ構造を形成する工程と、
    前記トランジスタ構造を覆うように、第２の絶縁材料からなる第２の構造体を形成する工程と
    を含み、
    前記第１及び第２の絶縁材料の密度をそれぞれ調節して前記第１及び第２の構造体を形成することにより、前記活性領域内の上方部位と下方部位とで逆方向の面内応力を印加することを特徴とする半導体装置の製造方法。
  10. 前記溝を形成するに際し、前記第１の領域の大きさを調節して、前記第１の構造体と前記活性領域の下部との重畳量により前記下方部位に印加される前記面内応力を制御することを特徴とする請求項９に記載の半導体装置の製造方法。
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