CN105321822B - 用于非平面化合物半导体器件的沟道应变控制 - Google Patents

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Abstract

本发明提供了一种具有不同应变的NMOS FinFET和PMOS FinFET的电路器件。在示例性实施例中，半导体器件包括其上形成有第一鳍结构和第二鳍结构的衬底。第一鳍结构包括：设置在衬底的表面之上的相对的源极/漏极区域；设置在相对的源极/漏极区域之间且设置在衬底的表面之上的沟道区域；以及设置在沟道区域和衬底之间的第一掩埋层。第一掩埋层包括化合物半导体氧化物。第二鳍结构包括设置在衬底和第二鳍结构的沟道区域之间的第二掩埋层，使得第二掩埋层在组成上不同于第一掩埋层。例如，第二鳍结构可以不包括化合物半导体氧化物。本发明涉及用于非平面化合物半导体器件的沟道应变控制。

Description

用于非平面化合物半导体器件的沟道应变控制
技术领域
本发明涉及用于非平面化合物半导体器件的沟道应变控制。
背景技术
半导体工业已经进入了纳米级技术工艺节点以寻求更高的器件密度、更好的性能和更低的成本。尽管在材料和制造中具有开创性的发展，但在缩小诸如传统MOSFET的缩放平面器件方面仍具有挑战。为了克服这些挑战，电路设计者寻找新型的结构以实现改进的性能。一种探索的途径是发展三维设计，诸如，鳍式场效应晶体管(FinFET)。FinFET可以被认为是从衬底伸出并进入栅极内的典型平面器件。典型的FinFET被制造成具有从衬底向上延伸的薄“鳍”(或鳍结构)。FET的沟道形成在这个垂直的鳍中，并且在鳍的沟道区域上方提供栅极(例如，包裹围绕沟道区域)。在鳍周围包裹栅极增大了沟道区域和栅极之间的接触面积，并且允许栅极从多个侧面来控制沟道。这可以在多个方面带来优势，并且在一些应用中，FinFET提供了减小的短沟道效应、减小的漏电流和增大的电流。换句话说，与平面器件相比，FinFET可以更快、更小并更有效率。
然而，由于FinFET和其他非平面器件中固有的复杂性，因此在制造平面晶体管中使用的多种技术并不能良好的适用于制造非平面器件。仅作为一个实例，由于不同类型的半导体的不同晶格结构，因此用于在元素半导体衬底上形成化合物半导体沟道的传统技术可以产生不期望的沟道应变和/或晶格缺陷。同样地，传统技术不能够有效地在沟道区域和衬底之间形成化合物半导体氧化物或其他绝缘部件。因此，尽管现有的制造技术通常已经足够用于平面器件，但为了继续满足不断增长的设计需求，需要进一步的改进。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；以及鳍结构，形成在所述衬底上，其中，所述鳍结构包括：相对的源极/漏极区域，设置在所述衬底的表面之上；沟道区域，设置在所述相对的源极/漏极区域之间并且设置在所述衬底的表面之上；和掩埋层，设置在所述沟道区域和所述衬底之间，其中，所述掩埋层包括化合物半导体氧化物。
在上述半导体器件中，所述掩埋层包括SiGe氧化物。
在上述半导体器件中，所述鳍结构对应于NMOS器件。
在上述半导体器件中，所述鳍结构是第一鳍结构，所述半导体器件还包括：第二鳍结构，对应于PMOS器件，并且所述第二鳍结构包括设置在所述衬底和所述第二鳍结构的沟道区域之间的掩埋层，其中，所述第二鳍结构的掩埋层不同于所述第一鳍结构的掩埋层。
在上述半导体器件中，所述第一鳍结构的掩埋层包括SiGe氧化物，而所述第二鳍结构的掩埋层不包括SiGe氧化物。
在上述半导体器件中，所述掩埋层包括具有渐变的Ge浓度的SiGe，在接近所述衬底的第一部分处的Ge浓度比在远离所述衬底的第二部分处的Ge浓度低。
在上述半导体器件中，所述渐变的Ge浓度从约20原子百分比增大至约60原子百分比。
在上述半导体器件中，所述相对的源极/漏极区域中的每个均包括设置在所述掩埋层上的晶种层以及设置在所述晶种层上的外延部分。
在上述半导体器件中，所述晶种层包括Ge浓度介于约20原子百分比和约70原子百分比之间的SiGe。
根据本发明的另一方面，还提供了一种半导体器件，包括：衬底；NMOS FinFET，形成在所述衬底上，其中，所述NMOS FinFET包括：第一绝缘体层，具有第一组成并且形成在所述衬底上；和n-沟道区域，形成在所述第一绝缘体层上，从而所述第一绝缘体层将所述n-沟道区域与所述衬底电隔离；以及PMOS FinFET，形成在所述衬底上，其中，所述PMOS FinFET包括：第二绝缘体层，形成在所述衬底上，其中，所述第二绝缘体层具有不同于所述第一组成的第二组成；和p-沟道区域，形成在所述第二绝缘体层上，从而所述第二绝缘体层将所述p-沟道区域与所述衬底电隔离。
在上述半导体器件中，所述第一绝缘体层包括SiGe氧化物。
在上述半导体器件中，所述第二绝缘体层不包括SiGe氧化物。
在上述半导体器件中，所述第一绝缘体层包括渐变的Ge浓度，在接近所述衬底的所述第一绝缘体层的一部分中的Ge浓度比远离所述衬底的所述第一绝缘体层的一部分中的Ge浓度低。
在上述半导体器件中，所述渐变的Ge浓度从约20原子百分比增大至约60原子百分比。
在上述半导体器件中，所述NMOS FinFET包括邻近所述n-沟道区域的源极/漏极结构，并且所述源极/漏极结构包括形成在所述第一绝缘体层上的晶种层以及设置在所述晶种层上的外延结构。
根据本发明的又一方面，还提供给了一种制造非平面电路器件的方法，所述方法包括：接收具有第一鳍结构和第二鳍结构的工件，所述第一鳍结构用于第一类型的第一器件，而所述第二鳍结构用于第二类型的第二器件，其中，每个所述第一鳍结构和第二鳍结构均包括：设置在衬底上的掩埋层和设置在所述掩埋层上的半导体层；基于所述第一类型的第一器件，对所述第一鳍结构的掩埋层实施氧化工艺；在所述第一鳍结构的源极/漏极区域中外延生长所述第一器件的源极/漏极部件；以及在所述第一鳍结构的沟道区域上方形成所述第一器件的栅极结构。
在上述方法中，所述氧化工艺被配置为在所述第一器件的沟道区域中产生拉伸应变。
在上述方法中，还包括：基于所述第二类型的第二器件，在实施所述氧化工艺之前，在所述第二鳍结构上方形成掩模层。
在上述方法中，还包括：在所述第一鳍结构的半导体层上形成扩散层；以及对所述衬底实施退火工艺以使所述第一鳍结构的扩散层和半导体层融合，从而形成融合层。
在上述方法中，形成所述栅极结构包括：在所述融合层的沟道区域上方形成所述栅极结构；并且，外延生长所述源极/漏极部件包括：使所述融合层的源极/漏极部分凹进以形成晶种层；以及在所述晶种层上外延生长所述源极/漏极部件。
附图说明
当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本发明。应该注意，根据工业中的标准实践，各个部件无需按比例绘制并且仅用于示出的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的工件的一部分的立体图。
图2A和图2B是根据本发明的各个方面的在工件上制造FinFET或其他基于鳍的器件的方法的流程图。
图3至图11是根据本发明的各个方面的沿着第一平面截取的正在进行形成FinFET的方法的工件的一部分的截面图。
图12是根据本发明的各个方面的正在进行形成FinFET的方法的工件的一部分的立体图。
图13A、图14A、图15A、图16A和图17A是根据本发明的各个方面的沿着第一平面截取的正在进行形成FinFET的方法的工件的一部分的截面图。
图13B、图14B、图15B、图16B和图17B是根据本发明的各个方面的沿着第二平面截取的正在进行形成FinFET的方法的工件的一部分的截面图。
具体实施方式
本发明总体涉及IC器件制造，更具体地，涉及将衬底与FinFET隔离的绝缘层，该绝缘层形成于衬底上，并且涉及调节由绝缘层产生的沟道应变以适应FinFET的沟道类型。
本发明的以下内容提供了许多用于实施本发明的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。例如，第一部件形成在第二部件之上或者上可以包括第一部件和第二部件直接接触的实施例，并且也可以包括在第一部件和第二部件之间形成附加部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本公开可在各个实例中重复参照数字和/或字母。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
另外，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”、“顶部”、“底部”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转附图中的器件，描述为在其他元件或部件“下方”或“下面”的元件将定向为在其他元件或部件的“上方”。因此，示例性术语“在…下方”可以包括在上方和在下方两种方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
图1是根据本发明的各个方面的工件100的一部分的立体图。已经简化了图1以清楚并且更好地说明本发明的构思。可以将附加的部件合并到工件100内，并且在工件100的其他实施例中，可以取代或删除下文中描述的一些部件。
工件100包括其上形成有一个或多个鳍结构104的衬底102或者晶圆。鳍结构104表示任意凸起的部件，所以尽管示出的实施例包括FinFET鳍结构104，但是又一些实施例包括在衬底102上形成的其他凸起的有源和无源器件。示出的鳍结构104包括n沟道(NMOS)FinFET 106和p沟道(PMOS)FinFET 108。依次地，每个FinFET 106和FinFET 108均包括一对相对的源极/漏极区域110以及设置在源极/漏极区域110之间的沟道区域112，源极/漏极区域110可以包括各种掺杂的半导体材料。通过施加至邻近于且包裹沟道区域112的栅叠件114的电压，从而控制穿过沟道区域112的载流子(n型器件的电子和p型器件的空穴)的流动。栅叠件114被示为半透明以更好的示出下面的沟道区域112。在示出的实施例中，沟道区域112从衬底102的平面(沟道区域112形成在该平面上)之上凸起，因此，鳍结构104可以称为“非平面”器件。相比较而言，凸起的沟道区域112比平面器件提供了邻近栅叠件114的更大的表面积。这加强了栅叠件114和沟道区域112之间的电磁场相互作用，其可以减小与较小器件相关的漏电流和短沟道效应。因此，在许多实施例中，FinFET 106和108以及其他非平面器件与它们的平面对应物相比，在较小的封装(footprint)中可实现更好的性能。
如下文更详细地描述，鳍结构104形成于半导体衬底102上。为了使相应的FinFET106和108与半导体衬底102电隔离，鳍结构104通过隔离部件116水平地分隔开并且通过掩埋层118和120垂直地分隔开。在各个实施例中，本发明的方法和结构提供了用于NMOSFinFET 106的第一类型的掩埋层118和用于PMOS FinFET 108的第二类型的掩埋层120。这允许掩埋层118和120分别适于相应的器件。例如，在一些实施例中，掩埋层118和120被配置为传导(impart)不同的沟道应变，且每个掩埋层均适用于特定类型的FinFET器件。通常，沟道区域112上的压缩应变改善了PMOS器件的载流子迁移率，而拉伸应变改善了NMOS器件的载流子迁移率。因此，在这样的一些实施例中，NMOS FinFET 106的掩埋层118被配置为传导拉伸应变，而PMOS FinFET 108的掩埋层120被配置为传导压缩应变。
在另一实例中，掩埋层118和120被配置为减小不期望的晶格错位的发生。一些半导体材料具有由接合的原子的重复布置而构成的原子晶格。对于特定材料而言，晶格形状和间隔通常是唯一的，因此材料之间的晶格结构的差异可能导致在各材料之间的界面处的不规则。这种不规则转而可能导致晶格错位以及穿过相应材料传播的其他非均匀性。非预期的错位可能导致沟道应变的损耗、漏电流的增加以及甚至对鳍结构104的物理损害。因此，在一些实施例中，掩埋层118和120被配置为减小这些错位的发生。通过这样的操作，掩埋层118和120允许使用晶格结构差异甚至更大的材料(例如，具有高Ge浓度的SiGe)。
现将参考图2A至图17B来描述形成FinFET器件106和108的示例性方法。随后的附图表示穿过FinFET器件106和108的沟道区域112(例如，沿着平面120)和/或穿过源极/漏极区域110(例如，沿着平面122)截取的截面图。作为参考，在图1中示出了截面平面120和122。
图2A和图2B是根据本发明的各个方面的在工件100上制造FinFET或其他基于鳍的器件的方法200的流程图。应该理解，可以在方法200之前、期间和之后提供附加的步骤，并且可以替换或删除所描述的一些步骤以用于该方法的其他实施例。图3至图11是进行该方法的工件100的一部分的截面图，其中，穿过沟道区域112(沿着平面120)获取截面图。在所有相应的框202至220的工艺中，源极/漏极区域110和沟道区域112经历基本相似的工艺。为了避免不必要的重复，省略了示出沿着源极/漏极区域110获取的截面的基本相似的截面图。然而，在稍后的工艺，提供了沟道区域112和源极/漏极区域110的截面图。在这一方面，图13A、图14A、图15A、图16A和图17A是根据本发明的各个方面的工件100的一部分的截面图，其中，截面图穿过沟道区域112(沿着平面120)而截得。图13B、图14B、图15B、图16B和图17B是根据本发明的各个方面的工件100的一部分的截面图，其中，截面图穿过源极/漏极区域110(沿着平面122)而截得。图12是根据本发明的各个方面的正在进行方法200的工件100的一部分的立体图。已经简化了图3至图17B以清楚并且更好地示出本发明的构思。
首先参考图2A的框202并且参考图3，接收包括衬底102的工件100。衬底102可以划分成用于形成NMOS FinFET的第一区域(称为NMOS区域302)和用于形成PMOS FinFET的第二区域(称为PMOS区域304)。NMOS区域302可以邻近PMOS区域304或与PMOS区域304分隔开，并且各个隔离部件(包括沟槽隔离部件116和/或伪器件)可以形成在区域之间。在下文详细描述的实施例中，FinFET形成于NMOS区域302和PMOS区域304中。然而，应该理解，这些FinFET代表任意凸起的结构，因此又一些实施包括形成在衬底102上的其他凸起的有源和无源器件。
合适的衬底102包括块状硅衬底。可选地，衬底102可以包括元素(单元素)半导体，诸如，晶体结构的硅或锗；化合物半导体，诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102还包括绝缘体上硅(SOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
接收的衬底102可以具有已经形成在其上的一个或多个层。在示例性实施例中，衬底102包括掩埋层120。掩埋层120使FinFET与衬底102物理隔离并电隔离。尽管在NMOS区域302和PMOS区域304中均形成有掩埋层120，但在一些实施例中，掩埋层120最初被配置为用于形成PMOS器件。例如，可以配置掩埋层120以在PMOS的沟道区域112中产生压缩应变。在这样的实施例中，随后调整掩埋层120在NMOS区域302中的部分以更好的适用于形成NMOS器件。
为了产生压缩应变，掩埋层120可以包括形成在衬底102的元素半导体上并且与该元素半导体物理接触的化合物半导体。例如，在各个实施例中，掩埋层120包括Ge浓度在约20原子百分比和约35原子百分比之间的SiGe，并且掩埋层120形成在元素Si衬底102上。与衬底102的元素Si晶格相比，锗原子改变了SiGe半导体的晶格间距。部分归因于该不同的间距，示例性SiGe掩埋层120和Si半导体衬底102之间的界面在掩埋层120和环绕的各层中产生了内部应变。尽管应变通常是有益的，但过大的应变可能导致前文所述的晶体结构中的错位，这可能降低器件的性能。因此，掩埋层120可以具有适中的Ge浓度，诸如，介于约20原子百分比和约35原子百分比之间。在又一些实施例中，掩埋层120具有Ge梯度，因此，掩埋层120中距离衬底102最近并且接触衬底102的部分的Ge浓度介于约20原子百分比和约35原子百分比之间，而掩埋层120中远离衬底102的部分具有约60原子百分比的Ge浓度。
掩埋层120可以通过任何合适的工艺形成在衬底102上，并且在一个这样的实例中，在衬底102上外延生长掩埋层120。其他合适的沉积工艺包括原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)和/或其他合适的沉积工艺。可以使用任何这些技术以生长具有任意组成(包括渐变组成)的掩埋层120。例如，在示例性的外延生长工艺中，含Ge反应气体(例如，GeH4)的浓度在掩埋层120的生长的同时随着时间而变化，从而沉积具有Ge梯度的掩埋层120。掩埋层120可以形成为任何合适的厚度，并且在各个实施例中，该厚度在约20nm至约90nm的范围内。
在示例性的实施例中，半导体层306形成于NMOS区域302和PMOS区域304中的掩埋层120上并且与NMOS区域302和PMOS区域304中的掩埋层120直接接触。处理半导体层306以形成下文中描述的鳍结构104的核心。因此，半导体层306可以包括任何合适的元素半导体或化合物半导体，并且在示例性的实施例中，半导体层306包括元素Si半导体。与掩埋层相似，半导体层306可以通过外延、ALD、CVD、HDP-CVD、PVD和/或其他合适的沉积工艺形成。
为了便于制造并避免损坏半导体层306，在半导体层306上形成一个或多个硬掩模层308。硬掩模层308包括电介质，诸如，半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物，并且在示例性的实施例中，硬掩模层308包括氧化硅层和氮化硅层。硬掩模层308可以通过热生长、ALD、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)和/或其他合适的沉积工艺形成。
在方法200之后的步骤中，可以在硬掩模层308上形成用于限定鳍结构104的光刻胶层402(在图案化后示出)。示例性的光刻胶层402包括光敏材料，光敏材料导致光刻胶层在暴露于光时，经历性质的改变。这种性质的改变可以用于在称为光刻图案化的工艺中选择性去除光刻胶层中的曝光部分或未曝光部分。
参考图2A的框204并参考图4，使硬掩模层308开口，并且蚀刻半导体层306、掩埋层120和衬底102以限定鳍结构104。在一些实施例中，使用光刻以限定工件100中的将被蚀刻的区域。例如，在一个这种实施例中，框204中的使硬掩模层308开口并且蚀刻工件100包括在硬掩模层308上方形成光刻胶层402并且使光刻胶402显影以露出硬掩模308中将通过蚀刻剂被凹进的部分。示例性图案化工艺包括软烘光刻胶层402、掩模对准、曝光、曝光后烘烤、使光刻胶层402显影、清洗和烘干(例如，硬烘)。可选地，可以通过诸如无掩模光刻、电子束写入和离子束写入的其他方法来实施、补充或替换光刻工艺。
在图4的实施例中，图案化光刻胶层402以保留设置在鳍结构104上方的部分光刻材料。在图案化光刻胶402之后，对工件实施一次或多次蚀刻工艺以使硬掩模层308开口并且对半导体层306、掩埋层120和衬底102中未被光刻胶402覆盖的各部分进行蚀刻。蚀刻工艺可以包括任何合适的蚀刻技术，诸如，干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))。在一些实施例中，蚀刻包括使用不同蚀刻化学物质的多次蚀刻步骤，每次蚀刻步骤都针对工件100的特定材料。例如，在实施例中，通过使用氟基蚀刻剂的干蚀刻工艺来蚀刻衬底102。
蚀刻被配置为产生在衬底102的剩余部分之上延伸的具有任何合适高度和宽度的鳍结构104。除限定鳍结构104外，框204的蚀刻还可以限定了鳍结构104之间的一个或多个隔离部件沟槽。随后，可以使用介电材料填充沟槽以形成隔离部件116，诸如，浅沟槽隔离部件(STI)。在蚀刻之后，可以去除剩余的光刻胶层402。
参考图2A的框206并参考图5，在PMOS区域304上方形成第二硬掩模502。当暴露NMOS区域302时，第二硬掩模502保护PMOS区域304免受处理。第二硬掩模502可以包括任何合适的介电材料，并且示例性第二硬掩模502包括半导体氮化物。在示例性实施例中，第二硬掩模502形成在PMOS区域304中的鳍结构104的上表面上(即，硬掩模层308的上表面上)、鳍结构104的侧壁表面上和鳍结构104之间的水平沟槽的表面上。
为了仅保护PMOS区域304，第二硬掩模502可以形成于区域302和304上，然后可从NMOS区302处选择性地蚀刻或以其他方式去除第二硬掩模502。在实施例中，在区域302和304上方均形成第二硬掩模502之后，在第二硬掩模502上沉积光刻胶层。曝光并图案化光刻胶层以暴露第二硬掩模502的设置在NMOS区域302内的待蚀刻的部分。在已从NMOS区域302处去除第二硬掩模502之后，可以去除光刻胶层。
参考图2A的框208并且参考图6，氧化NMOS区域302内的掩埋层120。氧化后的掩埋层120对应于图1的NMOS掩埋层118。这种氧化工艺使得掩埋层120更适合于NMOS FinFET。因此，在一些实施例中，掩埋层120的氧化减轻了掩埋层120和环绕的各层内的压缩应变，但是在掩埋层120和环绕的各层内产生了拉伸应变。可以使用任何合适的氧化工艺以氧化NMOS掩埋层118，并且在示例性实施例中，使用湿氧化工艺，这是由于湿氧化趋向于选择性地氧化掩埋层118内的Ge，而不是氧化衬底102和/或半导体层306内的Si。例如，在压力保持在约1Atm的环境中，在将纯水(蒸汽)提供至衬底102同时，加热衬底102且使衬底102保持在约400℃和约600℃之间，并且持约30分钟和约1小时之间。氧化技术在NMOS区域302中形成SiGe氧化物掩埋层118。相反，第二硬掩模502防止PMOS区域304内的氧化并且保持PMOS区域内的掩埋层120不含氧。在NMOS掩埋层118的氧化之后，可以去除第二硬掩模502。
如框210至框214所示，可以在各鳍结构104之间形成STI或其他类型的隔离部件。首先参考图2A的框210，可以在工件100的隔离部件沟槽内形成STI衬垫(未示出)。衬垫减少了在衬底102和填充材料之间的界面处的晶体缺陷。衬垫可以包括任何合适的材料，包含半导体氮化物、半导体氧化物、热半导体氧化物、半导体氮氧化物、聚合物电介质和/或其他合适的材料，并且可以使用任何合适的沉积工艺(包括热生长、ALD、CVD、HDP-CVD、PVD和/或其他合适的沉积工艺)形成衬垫。在一些实施例中，衬垫包括通过热氧化工艺形成的传统热氧化衬垫。在一些示例性实施例中，衬垫包括通过HDP-CVD形成的半导体氮化物。
参考图2A的框212并且参考图7，然后在隔离部件沟槽内沉积STI填充材料702或填充介电材料以形成隔离部件116。合适的填充材料702包括半导体氧化物、半导体氮化物、半导体氮氧化物、FSG、低K介电材料和/或它们的组合。在各个示例性实施例中，使用HDP-CVD工艺、次大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺沉积填充材料720。在这样一个实施例中，使用CVD工艺以沉积可流动的介电材料，可流动的介电材料包括介电填充材料702和液态或半液态的溶剂。使用固化工艺以去除溶剂，使介电填充材料702呈固态。
可以在沉积填充材料702之后进行化学机械抛光/平坦化(CMP)工艺。CMP工艺可以使用硬掩模层308作为CMP停止层以防止平坦化半导体层306。在示出的实施例中，CMP工艺完全去除了硬掩模层308，但在其他实施例中，在CMP工艺之后仍保留有一些部分的硬掩模层308。
参考图2A的框214并参考图8，使填充材料702凹进以暴露半导体层306。这允许半导体层306在随后的步骤中将被选择性地处理。在示出的实施例中，使填充材料凹进以完全暴露半导体层306。在这个实施例中，使填充材料702凹进直到填充材料702的上表面基本上与掩埋层118和120的上表面共面。任何合适的蚀刻技术(包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法)可以用于使填充材料702凹进，并且在示例性实施例中，使用各向异性干蚀刻以选择性地去除填充材料702而不蚀刻半导体层306。
参考图2A的框216并且参考图9，在半导体层306上方沉积扩散层902。扩散层902可以用于将诸如新半导体和/或掺杂剂的新材料引入到半导体层306内。在示例性实施例中，含锗扩散层902(例如，Ge、SiGe等)与元素Si半导体层结合使用以形成SiGe化合物半导体。将含Ge扩散层902的厚度选择为产生期望范围内(例如，Ge的浓度介于约20原子百分比和70原子百分比之间的SiGe)的最终组合物。
扩散层与半导体层306结合使用具有多种优势。例如，在氧化NMOS掩埋层118之后将Ge引入半导体层306可以防止半导体层306在氧化掩埋层118的过程中发生氧化。又例如，使用扩散层902可以允许形成的SiGe比传统技术(诸如，外延)形成的SiGe具有更高的Ge浓度。另一示例性的优势为，通过控制与PMOS区域304中的厚度相独立的NMOS区域302中扩散层902的厚度，可以控制扩散的材料的量以适合于相应的FinFET。因此，在一实施例中，扩散层902被配置为在NMOS区域302中产生第一Ge浓度，而在PMOS区域304中产生不同于第一Ge浓度的第二Ge浓度。
可以通过任何合适的技术将扩散层902沉积至期望的厚度。在各个示例性实施例中，扩散层902包含Ge和/或SiGe并且通过外延、ALD、CVD、HDP-CVD、PVD和/或其他合适的沉积工艺形成。诸如氧化硅覆盖层的覆盖层904可以形成在扩散层902上。
参考图2B的框218并且参考图10，使用退火工艺以使半导体层306和扩散层902融合从而形成融合层1002。在示例性工艺中，退火包括将工件100加热至约900℃和约1000℃之间。在这个温度范围内，固相扩散和其他物理过程导致扩散层902的材料渗透到半导体层306内。因此，融合层1002可以具有扩散层902材料的原子和半导体层306材料的原子的均匀浓度。在示例性实施例中，融合层1002包括Ge浓度在约20原子百分比和70原子百分比之间的SiGe。如上文的描述，与使用一些传统外延技术获得的Ge浓度相比，本发明可以获得较高的Ge浓度，并且掩埋层118和120保持潜在的错位，该错位可以由高Ge浓度材料受控产生。
参考图2B的框220并参考图11，回蚀融合层1002以与鳍结构104和隔离部件116之间的垂直边界对齐。蚀刻可以使用任何合适的技术，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法，并且可以使用任何合适的蚀刻化学剂。框220中的蚀刻还可以去除覆盖层904。
然后，在工件100上形成源极/漏极部件1502。直到这一步，源极/漏极区域110和沟道区域112都经历了基本相似的工艺。然而，参考图2B的框222并且参考图12，诸如伪栅极1202的保护结构形成于沟道区域112上方以在框222至230的处理中保护沟道区域112。形成伪栅极1202可以包括沉积包含多晶硅或其他合适的材料的伪栅极层1204，以及在光刻工艺中图案化该层。栅极硬掩模层1206可以形成于伪栅极层1204上。栅极硬掩模层1206可以包括任何合适的材料，诸如，半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合。
在一些实施例中，栅极间隔件1208或侧壁间隔件形成于伪栅极1202的每一侧上(位于伪栅极1202的侧壁上)。栅极间隔件1208可以用于补偿(offset)随后形成的源极/漏极部件1502并且可以用于设计或改进源极/漏极结构(结)的轮廓。栅极间隔件1208可以包括任何合适的介电材料，诸如，半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合。
参考图2B的框224并且参考图13A和图13B，第三硬掩模1302形成于源极/漏极区域110内的融合层1002上方。图13B示出了第三硬掩模1302，该视图与穿过源极/漏极区域110获取的截面相对应，而图13A与穿过沟道区域112获取的截面相对应，图13A示出了伪栅极1202的伪栅极层1204和栅极硬掩模层1206。
图13B中示出的第三硬掩模1302用于在去除一部分融合层1002之后调整(align)外延生长的源极/漏极部件1502。第三硬掩模1302可以包括任何合适的介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、它们的组合和/或其他合适的材料。示例性第三硬掩模1302包括氮化硅。在各个实施例中，使用一种或多种合适的工艺(包括热生长、ALD、CVD、HDP-CVD、PVD和/或其他合适的沉积工艺)形成第三硬掩模1302。
参考图2B的框226并且参考图14A和图14B，蚀刻源极/漏极区域110内的第三硬掩模1302和融合层1002。蚀刻留下融合层1002的一部分以保留作为随后的外延生长工艺的晶种层。在各个实施例中，在蚀刻之后保留的融合层1002的厚度在约3nm和约10nm之间。该技术还保留了第三硬掩模1302中在融合层1002的顶面之上延伸的一部分以控制并且调整源极/漏极部件1502的外延生长。该蚀刻可使用不同蚀刻剂和技术以单次蚀刻工艺或多次蚀刻工艺来实施。在示例性实施例中，使用诸如各向异性干蚀刻技术的各向异性(定向的)蚀刻技术，其对第三硬掩模1302和融合层1002的水平表面的蚀刻要快于对第三硬掩模1302和融合层1002的垂直表面的蚀刻。
参考图2B的框228并且参考图15A和图15B，在融合层1002上形成凸起的源极/漏极部件1502。伪栅极1202和/或栅极间隔件1208将源极/漏极部件1502限制在源极/漏极区域110，并且第三硬掩模1302将源极/漏极部件水平地限于源极/漏极本区域110内。在一些实施例中，通过一种或多种外延或外延(epi)的工艺形成源极/漏极部件1502，由此，Si部件、SiGe部件和/或其他合适的部件以结晶态在鳍结构104上生长。合适的外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用与鳍结构104的组分反应的气态和/或液态前体。
在外延工艺过程中，通过引入掺杂物质可以原位掺杂源极/漏极部件1502，该掺杂物质包括：p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如磷或砷；和/或包括它们的组合的其他合适的掺杂剂。如果源极/漏极部件1502未原位掺杂，实施注入工艺(即，结注入工艺)以掺杂源极/漏极部件1502。在示例性实施例中，NMOS区域302中的源极/漏极部件1502包括SiP，而PMOS区域304中的源极/漏极部件1502包括GeSnB(锡可以用于调节晶格常数)和/或SiGeSnB。可以实施一次或多次退火工艺以活化源极/漏极部件1502。合适的退火工艺包括快速热退火(RTA)和/或激光退火工艺。
参考图2B的框230并且参考图16A和图16B，在源极/漏极区域110中的源极/漏极部件1502上形成层间电介质(ILD)1602。ILD 1602可以围绕伪栅极1202和/或栅极间隔件1208，从而使得这些部件将被去除，并且在形成的空腔中形成替代栅极114。因此，在这些实施例中，如图16A所示，在沉积ILD 1602之后去除伪栅极1202。ILD 1602也可以是使工件的各器件(包括FinFET器件106和108)电互连的电互连结构的一部分。在这个实施例中，ILD1602作为支撑并且隔离导电迹线的绝缘件。ILD 1602可以包括任何合适的介电材料，诸如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、其他合适的材料和/或它们的组合。
参考图2B的框232并且参考图17A和图17B，在工件100上形成包裹围绕鳍结构104的沟道区域112的栅叠件114。尽管应该理解栅叠件114可以是任何合适的栅极结构，但是在一些实施例中，栅叠件114是包括界面层1702、介电层1704和金属栅极层1706的高k金属栅极，并且界面层1702、介电层1704和金属栅极层1706的每个均可以包括多个子层。
在这样一个实施例中，通过诸如ALD、CVD、臭氧氧化等的合适的方法来沉积界面层1702。界面层1702可以包括氧化物、HfSiO、氮化物、氮氧化物和/或其他合适的材料。然后，通过合适的技术(诸如，ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、它们的组合和/或其他合适的技术)在界面层1702上沉积高k介电层1704。高k介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。
然后，通过ALD、PVD、CVD或其他合适的工艺形成金属栅极层1706，并且金属栅极层1706可以包括单层或多层，诸如，金属层、衬垫层、润湿层和/或粘合层。金属栅极层1706可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W或任何合适的材料。在一些实施例中，不同的金属栅极材料用于nMOS和pMOS器件。可以实施CMP工艺以产生栅叠件114的基本平坦的顶面。在形成栅叠件114之后，可以将工件100提供用于进一步的制造，诸如，接触件形成和互连结构的进一步制造。
因此，本发明提供了一种用于通过形成第一掩埋层和第二掩埋层来控制非平面半导体器件的沟道应变的技术，其中，第一掩埋层提供用于NFET器件的拉伸应变而第二掩埋层提供用于PFET器件的压缩应变。在一些实施例中，提供了一种半导体器件。半导体器件包括衬底和形成于衬底上的鳍结构。鳍结构包括设置在衬底的表面之上的相对的源极/漏极区域；设置在相对的源极/漏极区域之间且设置在衬底的表面之上的沟道区域；以及设置在沟道区域和衬底之间的掩埋层，其中，掩埋层包括化合物半导体氧化物。在这样一些实施例中，掩埋层包括SiGe氧化物。在一个这样的实施例中，半导体器件还包括与PMOS器件相对应的第二鳍结构，并且第二鳍结构包括设置在衬底和第二鳍结构的沟道区域之间的掩埋层，其中，第二鳍结构的掩埋层不同于第一鳍结构的掩埋层。
在又一些实施例中，提供一种半导体器件，该器件包括衬底、在衬底上形成的NMOSFinFET，以及在衬底上形成的PMOS FinFET。NMOSFinFET包括：第一绝缘体层，具有第一组成且形成在衬底上；以及n-沟道区域，形成在第一绝缘体层上，使得第一绝缘体层将n-沟道区域与衬底隔离。PMOS FinFET包括：形成于衬底上的第二绝缘体层，其中，第二绝缘体层具有不同于第一组成的第二组成；以及p-沟道区域，形成于第二绝缘体层上，从而第二绝缘体层使p-沟道区域与衬底隔离。在这样一些实施例中，NMOS FinFET包括邻近n-沟道区域的源极/漏极结构，并且源极/漏极结构包括形成于第一绝缘层上的晶种层和设置在晶种层上的外延结构。
在又一些实施中，提供了一种制造非平面电路器件的方法。该方法包括：接收具有第一鳍结构和第二鳍结构的工件，第一鳍结构用于第一类型的第一器件，第二鳍结构用于第二类型的第二器件，其中，每个第一鳍结构和第二鳍结构均包括：设置在衬底上的掩埋层和设置在掩埋层上的半导体层；基于第一类型的第一器件，对第一鳍结构的掩埋层实施氧化工艺；在第一鳍结构的源极/漏极区域中外延生长第一器件的源极/漏极部件；以及在第一鳍结构的沟道区域上方形成第一器件的栅极结构。
上面论述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (15)

1.一种半导体器件，包括：
衬底；
多个浅沟槽隔离部件，形成在所述衬底上方；以及
第一鳍结构，形成在所述衬底上，其中，所述第一鳍结构包括：
相对的源极/漏极区域，设置在所述衬底的表面之上；
沟道区域，设置在所述相对的源极/漏极区域之间并且设置在所述衬底的表面之上；和
掩埋层，设置在所述多个浅沟槽隔离部件之间以及所述沟道区域和所述衬底之间，其中，所述第一鳍结构的掩埋层包括SiGe氧化物，
其中，所述相对的源极/漏极区域中的每个均包括设置在所述第一鳍结构的掩埋层上的晶种层以及设置在所述晶种层上的外延部分，并且所述晶种层位于所述多个浅沟槽隔离部件的顶面之上，所述多个浅沟槽隔离部件使多个所述第一鳍结构彼此隔离。
2.根据权利要求1所述的半导体器件，其中，所述第一鳍结构对应于NMOS器件。
3.根据权利要求2所述的半导体器件，还包括：
第二鳍结构，对应于PMOS器件，并且所述第二鳍结构包括设置在所述衬底和所述第二鳍结构的沟道区域之间的掩埋层，其中，所述第二鳍结构的掩埋层不同于所述第一鳍结构的掩埋层。
4.根据权利要求3所述的半导体器件，其中，所述第二鳍结构的掩埋层不包括SiGe氧化物。
5.根据权利要求1所述的半导体器件，其中，所述掩埋层包括具有渐变的Ge浓度的SiGe，在接近所述衬底的第一部分处的Ge浓度比在远离所述衬底的第二部分处的Ge浓度低。
6.根据权利要求5所述的半导体器件，其中，所述渐变的Ge浓度从20原子百分比增大至60原子百分比。
7.根据权利要求1所述的半导体器件，其中，所述晶种层包括Ge浓度介于20原子百分比和70原子百分比之间的SiGe。
8.一种半导体器件，包括：
衬底；
多个浅沟槽隔离部件，形成在所述衬底上方；
NMOS FinFET，形成在所述衬底上，其中，所述NMOS FinFET包括：
第一绝缘层，具有第一组成并且形成在所述多个浅沟槽隔离部件之间的所述衬底上，其中，所述第一绝缘层包括SiGe氧化物；和
n-沟道区域，形成在所述第一绝缘层上，从而所述第一绝缘层将所述n-沟道区域与所述衬底电隔离；以及
PMOS FinFET，形成在所述衬底上，其中，所述PMOS FinFET包括：
SiGe层，形成在所述多个浅沟槽隔离部件之间的所述衬底上，其中，所述SiGe层不同于所述第一组成；和
p-沟道区域，形成在所述SiGe层上，从而所述SiGe层将所述p-沟道区域与所述衬底电隔离，
其中，所述多个浅沟槽隔离部件使所述NMOS FinFET和所述PMOS FinFET彼此隔离。
9.根据权利要求8所述的半导体器件，其中，所述第一绝缘层包括渐变的Ge浓度，在接近所述衬底的所述第一绝缘层的一部分中的Ge浓度比远离所述衬底的所述第一绝缘层的一部分中的Ge浓度低。
10.根据权利要求9所述的半导体器件，其中，所述渐变的Ge浓度从20原子百分比增大至60原子百分比。
11.根据权利要求8所述的半导体器件，其中，所述NMOS FinFET包括邻近所述n-沟道区域的源极/漏极结构，并且所述源极/漏极结构包括形成在所述第一绝缘层上的晶种层以及设置在所述晶种层上的外延结构。
12.一种制造非平面电路器件的方法，所述方法包括：
接收具有第一鳍结构和第二鳍结构的工件，所述第一鳍结构用于第一类型的第一器件，而所述第二鳍结构用于第二类型的第二器件，其中，每个所述第一鳍结构和第二鳍结构均包括：设置在多个浅沟槽隔离部件之间的衬底上的掩埋层和设置在所述掩埋层上的半导体层，其中，所述多个浅沟槽隔离部件使所述第一鳍结构和所述第二鳍结构彼此隔离；
基于所述第一类型的第一器件，对所述第一鳍结构的掩埋层实施氧化工艺，其中，在经过所述氧化工艺之后，所述第一鳍结构的掩埋层包括SiGe氧化物；
在所述第一鳍结构和所述第二鳍结构的半导体层上形成扩散层，其中，所述第一鳍结构上方的所述扩散层的浓度不同于所述第二鳍结构上方的所述扩散层的浓度；以及
对所述衬底实施退火工艺以使所述第一鳍结构的扩散层和半导体层融合，从而形成融合层；
使所述融合层的源极/漏极部分凹进以形成晶种层，其中，所述晶种层在所述多个浅沟槽隔离部件的顶面之上；
在所述晶种层上且在所述第一鳍结构的源极/漏极区域中外延生长所述第一器件的源极/漏极部件；以及
在所述第一鳍结构的沟道区域上方形成所述第一器件的栅极结构。
13.根据权利要求12所述的制造非平面电路器件的方法，其中，所述氧化工艺被配置为在所述第一器件的沟道区域中产生拉伸应变。
14.根据权利要求12所述的制造非平面电路器件的方法，还包括：
基于所述第二类型的第二器件，在实施所述氧化工艺之前，在所述第二鳍结构上方形成掩模层。
15.根据权利要求12所述的制造非平面电路器件的方法，其中，形成所述栅极结构包括：在所述融合层的沟道区域上方形成所述栅极结构。
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