KR101646844B1 - 비평면 화합물 반도체 디바이스에 대한 채널 변형 제어 - Google Patents

비평면 화합물 반도체 디바이스에 대한 채널 변형 제어 Download PDF

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Abstract

상이하게 변형된 NMOS 및 PMOS FinFET을 갖는 회로 디바이스가 제공된다. 예시적인 실시예에서, 반도체 디바이스는 그 위에 형성된 제1 핀 구조물 및 제2 핀 구조물을 갖는 기판을 포함한다. 제1 핀 구조물은, 기판의 표면 위에 배치된 대향하는 소스/드레인 영역; 대향하는 소스/드레인 영역 사이에 배치되고 기판의 표면 위에 배치된 채널 영역; 및 채널 영역과 기판 사이에 배치된 제1 매립 층을 포함한다. 제1 매립 층은 화합물 반도체 산화물을 포함한다. 제2 핀 구조물은 기판과 제2 핀 구조물의 채널 영역 사이에 배치된 제2 매립 층을 포함하며, 제2 매립 층은 제1 매립 층과 조성이 상이하다. 예를 들어. 제2 핀 구조물은 화합물 반도체 산화물이 없을 수 있다.

Description

비평면 화합물 반도체 디바이스에 대한 채널 변형 제어{CHANNEL STRAIN CONTROL FOR NONPLANAR COMPOUND SEMICONDUCTOR DEVICES}
본 발명은 반도체 분야에 관한 것이다.
반도체 산업은 더 높은 디바이스 밀도, 더 높은 성능 그리고 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전하였다. 재료 및 제조에 있어서의 획기적인 진보에도 불구하고, 종래의 MOSFET과 같은 평면 디바이스의 스케일링은 난제가 되었다. 이들 난제를 극복하도록, 회로 설계자들은 개선된 성능을 가져다줄 신규의 구조를 고려해보고 있다. 하나의 연구 방안은 핀형 전계 효과 트랜지스터(FinFET; fin-like field effect transistor)와 같은 3차원 설계의 개발이다. FinFET은 기판 밖으로 그리고 게이트 안으로 압출된 통상의 평면 디바이스로 생각할 수 있다. 통상의 FinFET은 기판으로부터 위로 연장한 얇은 "핀"(또는 핀 구조물)으로 제조된다. FET의 채널은 이 수직 핀에 형성되고, 게이트가 핀의 채널 영역 위에(예를 들어, 둘러쌈) 제공된다. 핀 주변에 게이트를 둘러싸는 것은 채널 영역과 게이트 사이의 접촉 면적을 증가시키고, 게이트가 복수의 면으로부터 채널을 제어할 수 있게 해준다. 이는 다수의 방식으로 이용될 수 있으며, 일부 애플리케이션에서 FinFET은 감소된 단채널 효과, 감소된 누설, 및 더 높은 전류 흐름을 제공한다. 다르게 말하자면, 이들은 평면 디바이스보다 더 빠르고 더 작으며 보다 효율적일 수 있다.
그러나, FinFET 및 기타 비평면(nonplanar) 디바이스에 내재한 복잡성으로 인해, 평면 트랜지스터를 제조하는데 사용된 다수의 기술은 비평면 디바이스를 제조하는 데에 적합하지 못하다. 단순히 하나의 예로서, 원소 반도체 기판 상의 화합물 반도체 채널을 형성하는 종래의 기술은 상이한 유형의 반도체의 상이한 격자 구조들로 인해 바람직하지 못한 채널 변형(strain) 및 격자 결함을 생성할 수 있다. 마찬가지로, 종래의 기술은 채널 영역과 기판 사이에 화합물 반도체 산화물 또는 기타 절연 특징부를 효과적으로 형성할 수가 없다. 따라서, 기존의 제조 기술은 평면 디바이스에는 일반적으로 충분하였지만, 점점 더 증가하는 설계 요건을 계속해서 충족시키기 위해서는 더 많은 발전이 필요하다.
상이하게 변형된 NMOS 및 PMOS FinFET을 갖는 회로 디바이스가 제공된다. 예시적인 실시예에서, 반도체 디바이스는 그 위에 형성된 제1 핀 구조물 및 제2 핀 구조물을 갖는 기판을 포함한다. 제1 핀 구조물은, 기판의 표면 위에 배치된 대향하는 소스/드레인 영역; 대향하는 소스/드레인 영역 사이에 배치되고 기판의 표면 위에 배치된 채널 영역; 및 채널 영역과 기판 사이에 배치된 제1 매립 층을 포함한다. 제1 매립 층은 화합물 반도체 산화물을 포함한다. 제2 핀 구조물은 기판과 제2 핀 구조물의 채널 영역 사이에 배치된 제2 매립 층을 포함하며, 제2 매립 층은 제1 매립 층과 조성이 상이하다. 예를 들어. 제2 핀 구조물은 화합물 반도체 산화물이 없을 수 있다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아니며 단지 설명을 위해 사용된 것임을 강조한다. 사실상, 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시의 다양한 양상에 따른 워크피스의 일부의 사시도이다.
도 2a 및 도 2b는 본 개시의 다양한 양상에 따라 워크피스 상에 FinFET 또는 기타 핀 기반의 디바이스를 제조하는 방법의 흐름도이다.
도 3 내지 도 11은 본 개시의 다양한 양상에 따라, 제1 평면을 따라 취한, FinFET의 형성 방법을 겪는 워크피스의 일부의 단면도들이다.
도 12는 본 개시의 다양한 양상에 따른 FinFET의 형성 방법을 겪는 워크피스의 일부의 사시도이다.
도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a는 본 개시의 다양한 양상에 따라, 제1 평면을 따라 취한, FinFET의 형성 방법을 겪는 워크피스의 일부의 단면도들이다.
도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 본 개시의 다양한 양상에 따라, 제2 평면을 따라 취한, FinFET의 형성 방법을 겪는 워크피스의 일부의 단면도들이다.
본 개시는 일반적으로, IC 디바이스 제조에 관한 것으로, 보다 상세하게는 FinFET이 형성되는 기판으로부터 FinFET을 격리하는 절연 층 그리고 FinFET의 채널 타입에 적합하도록 절연 층에 의해 생성된 채널 변형을 조정하는 것에 관한 것이다.
다음 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 개시한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용시 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 예를 들어, 도면의 디바이스가 뒤집어지면, 다른 구성요소 또는 특징부 "밑에" 또는 "아래에" 있는 것으로서 기재된 구성요소는 이제 그 다른 구성요소 또는 특징부 "위에"로 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위와 아래의 배향 둘 다를 포함할 수 있다. 장치는 달리 배향될 수 있고(90도 회전되거나, 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 그에 따라 해석될 수 있다.
도 1은 본 개시의 다양한 양상에 따른 워크피스(workpiece)(100)의 일부의 사시도이다. 도 1은 본 개시의 개념을 보다 잘 예시하도록 명확하게 하기 위한 목적으로 단순화되었다. 추가의 특징부들이 워크피스(100)에 포함될 수 있으며, 아래에 기재된 특징부들의 일부는 워크피스(100)의 다른 실시예에 대하여 교체되거나 제거될 수 있다.
워크피스(100)는 그 위에 형성된 하나 이상의 핀 구조물(104)을 갖는 기판(102) 또는 웨이퍼를 포함한다. 핀 구조물(104)은 임의의 상승된(raised) 특징부를 나타내는 것이며, 예시된 실시예가 FinFET 핀 구조물(104)을 포함하고 있지만, 부가의 실시예는 기판(102) 상에 형성된 다른 상승된 능동 및 수동 디바이스를 포함한다. 예시된 핀 구조물(104)은 n 채널(NMOS) FinFET(106) 및 p 채널(PMOS) FinFET(108)을 포함한다. 이어서, 각각의 FinFET(106 및 108)은 한 쌍의 대향하는 소스/드레인 영역(110)을 포함하며, 이는 다양한 도핑된 반도체 재료, 및 소스/드레인 영역(110) 사이에 배치된 채널 영역(112)을 포함할 수 있다. 채널 영역(112)을 통한 캐리어(n 채널 디바이스의 경우 전자 그리고 p 채널 디바이스의 경우 정공)의 흐름은, 채널 영역(112)에 인접하며 채널 영역(112)을 둘러싸는 게이트 스택(114)에 인가된 전압에 의해 제어된다. 게이트 스택(114)은 아래의 채널 영역(112)을 보다 잘 예시하도록 반투명한 것으로 나타나 있다. 예시된 실시예에서, 채널 영역(112)은 채널 영역(112)이 위에 형성되는 기판(102)의 평면 위로 올라가 있으며, 따라서 핀 구조물(104)은 "비평면(nonplanar)" 디바이스로 지칭될 수 있다. 상승된 채널 영역(112)은 비슷한 평면 디바이스보다 게이트 스택(114)에 근접한 더 큰 표면적을 제공한다. 이는 게이트 스택(114)과 채널 영역(112) 사이의 전자기장 상호작용을 강화하며, 더 작은 디바이스와 연관된 누설 및 단채널 효과를 감소시킬 수 있다. 따라서 많은 실시예에서, FinFET(106 및 108) 및 기타 비평면 디바이스는 이들 평면 대응부보다 더 작은 점유면적으로 더 양호한 성능을 가져다준다.
아래에 보다 상세하게 기재된 바와 같이, 핀 구조물(104)이 반도체 기판(102) 상에 형성된다. 대응하는 FinFET(106 및 108)을 반도체 기판(102)으로부터 전기적으로 절연하도록, 핀 구조물(104)은 수평으로 격리 특징부(116)에 의해 그리고 수직으로 매립 층(buried layer)(118 및 120)에 의해 분리된다. 다양한 실시예에서, 본 개시의 방법 및 구조물은 NMOS FinFET(106)에 대한 제1 타입의 매립 층(118) 및 PMOS FinFET(108)에 대한 제2 타입의 매립 층(120)을 제공한다. 이는 매립 층(118 및 120)이 각자의 디바이스에 적합하도록 개별적으로 적응될 수 있게 해준다. 예를 들어, 일부 실시예에서, 매립 층(118 및 120)은, 특정 타입의 FinFET 디바이스에 대하여 각각 적응된, 상이한 채널 변형을 주도록 구성된다. 일반적으로, 채널 영역(112)에 대한 압축 변형은 PMOS 디바이스의 캐리어 이동도를 개선하는 반면에, 인장 변형은 NMOS 디바이스의 캐리어 이동도를 개선한다. 따라서, 일부 이러한 실시예에서, NMOS FinFET(106)의 매립 층(118)은 인장 변형을 주도록 구성되고, PMOS FinFET(108)의 매립 층(120)은 압축 변형을 주도록 구성된다.
다른 예에서, 매립 층(118 및 120)은 원치않는 격자 전위의 발생을 감소시키도록 구성된다. 많은 반도체 재료는 결합된 원자들의 반복 배열로 구성된 원자 격자를 갖는다. 격자 형상 및 간격은 종종 특정 재료에 고유하며, 재료들 간의 격자 구조의 차이는 재료들 사이의 계면에서 불일치(irregularity)를 야기할 수 있다. 이어서, 이 불일치는 각자의 재료 전반에 걸쳐 전파하는 격자 전위 및 다른 불균일부가 될 수 있다. 의도하지 않은 전위는 채널 변형의 손실, 증가된 누설 전류, 및 핀 구조물(104)에 대한 물리적 손상까지 야기할 수 있다. 따라서, 일부 실시예에서, 매립 층(118 및 120)은 이러한 전위의 발생을 감소시키도록 구성된다. 그리 함으로써, 매립 층(118 및 120)은 격자 구조의 훨씬 큰 차이를 갖는 재료(예를 들어, 높은 Ge 농도 SiGe)의 사용을 가능하게 한다.
이제 도 2a 내지 도 17b를 참조하여 FinFET 디바이스(106 및 108)를 형성하는 예시적인 방법이 기재될 것이다. 이어지는 다음 도면은 FinFET 디바이스(106 및 108)의 채널 영역(112)을 통해(예를 들어, 평면(120)을 따라) 그리고/또는 소스/드레인 영역(110)을 통해(예를 들어, 평면(122)을 따라) 취한 단면들을 참조한다. 참조를 위해, 이들 단면 평면(120 및 122)은 도 1에 도시되어 있다.
도 2a 및 도 2b는 본 개시의 다양한 양상에 따라 워크피스(100) 상에 FinFET 또는 기타 핀 기반의 디바이스를 제조하기 위한 방법(200)의 흐름도이다. 방법(200) 전에, 방법(200) 동안 그리고 방법(200) 후에, 추가의 단계들이 제공될 수 있고, 기재된 단계들 중의 일부는 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다는 것을 이해하여야 한다. 도 3 내지 도 11은 방법을 겪는 워크피스(100)의 일부의 단면도들이며, 여기에서 단면은 채널 영역(112)을 통해(평면(120)을 따라) 취해진 것이다. 블록(202-220)의 대응하는 프로세스 전반에 걸쳐, 소스/드레인 영역(110)과 채널 영역(112)은 실질적으로 유사한 프로세스를 겪는다. 불필요한 중복을 피하기 위해, 소스/드레인 영역(110)을 따라 취한 단면을 나타내는 실질적으로 유사한 단면도들은 생략된다. 그러나, 후반의 프로세스의 경우에는, 채널 영역(112)과 소스/드레인 영역(110) 단면 둘 다가 제공된다. 이에 관련하여, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a는, 본 개시의 다양한 양상에 따라 채널 영역(112)을 통해(평면(120)을 따라) 단면이 취해진, 워크피스(100)의 일부의 단면도들이다. 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는, 본 개시의 다양한 양상에 따라 소스/드레인 영역(110)을 통해(평면(122)을 따라) 단면이 취해진, 워크피스(100)의 일부의 단면도들이다. 도 12는 본 개시의 다양한 양상에 따른 방법(200)을 겪는 워크피스(100)의 일부의 사시도이다. 도 3 내지 도 17b는 본 개시의 개념을 보다 잘 예시하고 명확하게 하기 위하여 단순화되었다.
먼저 도 2의 블록 202 및 도 3을 참조하면, 기판(102)을 포함하는 워크피스(100)가 수용된다. 기판(102)은, NMOS 영역(302)으로 지칭되는, NMOS FinFET을 형성하기 위한 제1 영역, 및 PMOS 영역(304)으로 지칭되는, PMOS FinFET을 형성하기 위한 제2 영역으로 나뉠 수 있다. NMOS 영역(302)은 PMOS 영역(304)에 인접하거나 PMOS 영역(304)으로부터 떨어져 있을 수 있고, 트렌치 격리 특징부(116)를 포함한 다양한 격리 특징부 및/또는 더미 디바이스가 영역들 사이에 형성될 수 있다. 아래에 상세하게 기재된 실시예에서, FinFET은 NMOS 영역(302) 및 PMOS 영역(304)에 형성된다. 그러나, 이들 FinFET은 임의의 상승된 구조물을 나타내는 것이며, 부가의 실시예가 기판(102) 위에 형성된 다른 상승된 능동 및 수동 디바이스를 포함한다는 것을 이해하여야 할 것이다.
적합한 기판(102)은 벌크 실리콘 기판을 포함한다. 대안으로서, 기판(102)은 결정질 구조의 실리콘 또는 게르마늄과 같은 원소(단일 원소) 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능한 기판(102)은 또한 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 사용하여 제조된다.
수용된 기판(102)은 그 위에 이미 형성된 하나 이상의 층을 가질 수 있다. 예시된 실시예에서, 기판(102)은 매립 층(120)을 포함한다. 매립 층(120)은 FinFET을 기판(102)으로부터 물리적으로 그리고 전기적으로 격리한다. 매립 층(120)은 NMOS 영역(302) 및 PMOS 영역(304) 둘 다에 형성되어 있지만, 일부 실시예에서, 매립 층(120)은 처음에 PMOS 디바이스를 형성하기 위해 구성된다. 예를 들어, 매립 층(120)은 PMOS의 채널 영역(112)에 압축 변형을 생성하도록 구성될 수 있다. 이러한 실시예에서, NMOS 영역(302)의 매립 층(120)의 부분은 NMOS 디바이스를 형성하기 위해 더 적합하도록 나중에 개질된다.
압축 변형을 생성하기 위해, 매립 층(120)은, 기판(102)의 원소 반도체 상에 형성되며 이와 물리적으로 접촉하는 화합물 반도체를 포함할 수 있다. 예를 들어, 다양한 실시예에서, 매립 층(120)은 약 20 원자 퍼센트와 약 35 원자 퍼센트 사이의 Ge 농도를 갖는 SiGe를 포함하며, 이는 원소 Si 기판(102) 상에 형성된다. 게르마늄 원자는 기판(102)의 원소 Si 격자에 비교하여 SiGe 반도체의 결정질 격자의 간격을 변화시킨다. 이 상이한 간격에 부분적으로 기인하여, 예시적인 SiGe 매립 층(120)과 Si 반도체 기판(102) 사이의 계면은 매립 층(120) 및 둘러싸는 층에 내부 변형을 생성한다. 변형은 일반적으로 이롭지만, 너무 큰 변형은 결정질 구조에 있어서 전술한 전위를 초래할 수 있으며, 이는 디바이스 성능을 저해할 수 있다. 따라서, 매립 층(120)은 약 20 원자 퍼센트와 약 35 원자 퍼센트 사이와 같은 중간 Ge 농도를 가질 수 있다. 부가의 실시예에서, 기판(102)에 가장 가까우며 기판(102)과 접촉하는 매립 층(120) 부분은 약 20 원자 퍼센트와 약 35 원자 퍼센트 사이의 Ge 농도를 가지면서, 기판(102)에서 가장 먼 매립 층(120) 부분은 약 60 원자 퍼센트의 Ge 농도를 갖도록, 매립 층(120)은 Ge 구배(gradient)를 갖는다.
매립 층(120)은 임의의 적합한 프로세스에 의해 기판(102) 상에 형성될 수 있고, 하나의 이러한 예에서 매립 층(120)은 기판(102) 상에 에피텍셜 성장된다. 다른 적합한 성막 프로세스는 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 고밀도 플라즈마 CVD(HDP-CVD; high-density plasma CVD), 물리적 기상 증착(PVD; physical vapor deposition) 및/또는 기타 적합한 성막 프로세스를 포함한다. 임의의 이들 기술은 누진(graduated) 조성을 포함한 임의의 조성을 갖는 매립 층(120)을 성장시키는데 사용될 수 있다. 예를 들어, 예시적인 에피텍셜 성장 프로세스에서, 매립 층(120)이 Ge 구배를 갖는 매립 층(120)을 성막하게끔 성장하도록 Ge 함유 반응 가스(예를 들어, GeH4)의 농도는 시간이 지남에 따라 달라진다. 매립 층(120)은 임의의 적합한 두께로 형성될 수 있고, 다양한 실시예에서 약 20 nm 내지 약 90 nm 두께 범위이다.
예시된 실시예에서, NMOS 영역(302) 및 PMOS 영역(304) 둘 다에서 매립 층(120) 상에 매립 층(120)과 직접 접촉하는 반도체 층(306)이 형성된다. 반도체 층(306)은 아래에 기재된 바와 같이 핀 구조물(104)의 코어를 형성하도록 처리된다. 그리하여, 반도체 층(306)은 임의의 적합한 원소 또는 화합물 반도체를 포함할 수 있고, 예시적인 실시예에서 원소 Si 반도체를 포함한다. 매립 층과 마찬가지로, 반도체 층(306)은 에피텍시, ALD, CVD, HDP-CVD, PVD, 및/또는 기타 적합한 성막 프로세스에 의해 형성될 수 있다.
제조를 용이하게 하고 반도체 층(306)에의 손상을 피하기 위해, 하나 이상의 하드 마스크 층(308)이 반도체 층(306) 상에 형성된다. 하드 마스크 층(308)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 반도체 카바이드와 같은 유전체를 포함하고, 예시적인 실시예에서 하드 마스크 층(308)은 실리콘 산화물 층 및 실리콘 질화물 층을 포함한다. 하드 마스크 층(308)은 열 성장, ALD, CVD, HDP-CVD, PVD, 및/또는 기타 적합한 성막 프로세스에 의해 형성될 수 있다.
방법(200)의 후속 단계에서 핀 구조물(104)을 정의하는데 사용되는 포토레지스트 층(402)(패터닝 후에 나타남)이 하드 마스크 층(308) 상에 형성될 수 있다. 예시적인 포토레지스트 층(402)은 층이 광에 노출될 때 특성 변화를 겪게 하는 감광성 재료를 포함한다. 이 특성 변화는 리소그래피 패터닝이라 불리는 프로세스에서 포토레지스트 층의 노출되거나 노출되지 않은 부분을 선택적으로 제거하는데 사용될 수 있다.
도 2의 블록 204 및 도 4를 참조하면, 하드 마스크 층(308)이 개방되고, 반도체 층(306), 매립 층(120), 및 기판(102)은 핀 구조물(104)을 정의하도록 에칭된다. 일부 실시예에서, 에칭될 워크피스(100)의 영역을 정의하도록 포토리소그래피가 사용된다. 예를 들어, 하나의 이러한 실시예에서, 블록 204에서 하드 마스크 층(308)을 개방하고 워크피스(100)를 에칭하는 것은, 하드 마스크 층(308) 위에 포토레지스트 층(402)을 형성하고, 에천트에 의해 리세스될 하드 마스크 층(308)의 부분을 노출시키도록 포토레지스트(402)를 현상하는 것을 포함한다. 예시적인 패터닝 프로세스는, 포토레지스트 층(402)의 소프트 베이킹, 마스크 정렬, 노광, 포스트 노광 베이킹, 포토레지스트 층(402)의 현상, 린싱, 및 건조(예를 들어, 하드 베이킹)를 포함한다. 대안으로서, 포토리소그래피 프로세스는 마스크리스 포토리소그래피, 전자빔 기록, 및 이온빔 기록과 같은 다른 방법에 의해 구현, 보충, 또는 교체될 수 있다.
도 4의 실시예에서, 포토레지스트 층(402)은 핀 구조물(104) 위에 배치된 포토레지스트 재료 부분을 남기도록 패터닝된다. 포토레지스트(402)를 패터닝한 후에, 하드 마스크 층(308)을 개방하고 포토레지스트(402)로 덮이지 않은 반도체 층(306), 매립 층(120), 및 기판(102)의 부분을 에칭하도록, 하나 이상의 에칭 프로세스가 워크피스에 대해 수행된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 기타 에칭 방법(예를 들어, 반응성 이온 에칭(RIE; reactive ion etching))과 같은 임의의 적합한 에칭 기술을 포함할 수 있다. 일부 실시예에서, 에칭은 각각 워크피스(100)의 특정 재료를 타겟으로 하는 상이한 에칭 화학으로 이루어진 복수의 에칭 단계를 포함할 수 있다. 예를 들어, 실시예에서, 기판(102)은 불소계 에천트를 사용한 건식 에칭 프로세스에 의해 에칭된다.
에칭은 기판(102)의 나머지 위로 연장하는 임의의 적합한 높이 및 폭의 핀 구조물(104)을 생성하도록 구성된다. 핀 구조물(104)을 정의하는 것에 더하여, 블록 204의 에칭은 또한, 핀 구조물들(104) 사이의 하나 이상의 격리 특징부 트렌치를 정의할 수 있다. 그 다음에, 트렌치는 STI(shallow trench isolation) 특징부와 같은 격리 특징부(116)를 형성하도록 유전체 재료로 채워질 수 있다. 에칭 후에, 남은 포토레지스트 층(402)이 제거될 수 있다.
도 2의 블록 206 및 도 5를 참조하면, 제2 하드 마스크(502)가 PMOS 영역(304) 위에 형성된다. 제2 하드 마스크(502)는 NMOS 영역(302)을 노출시키는 동안 PMOS 영역(304)을 프로세싱으로부터 보호한다. 제2 하드 마스크(502)는 임의의 적합한 유전체 재료를 포함할 수 있고, 예시적인 제2 하드 마스크(502)는 반도체 질화물을 포함한다. 예시된 실시예에서, 제2 하드 마스크(502)는, 핀 구조물(104)의 상부 표면 상에(즉, 하드 마스크 층(308)의 상부 표면 상에), 핀 구조물(104)의 측벽 표면 상에, 그리고 PMOS 영역(304)의 핀 구조물들(104) 사이의 수평 트렌치 표면 상에 형성된다. 이 방식으로, 제2 하드 마스크(502)는 핀 구조물(104)의 이들 외부 표면을 보호한다.
PMOS 영역(304)만 보호하기 위하여, 제2 하드 마스크(502)가 둘 다의 영역(302 및 304) 상에 형성되고, NMOS 영역(302)으로부터 선택적으로 에칭되거나 달리 제거될 수 있다. 실시예에서, 제2 하드 마스크(502)가 둘 다의 영역(302 및 304) 위에 형성된 후에 포토레지스트 층이 제2 하드 마스크(502) 상에 성막된다. 포토레지스트 층은 에칭을 위해 NMOS 영역(302) 내에 배치된 제2 하드 마스크(502)의 일부를 노출시키도록 노광 및 패터닝된다. 제2 하드 마스크(502)가 NMOS 영역(302)으로부터 제거된 후에 포토레지스트 층이 제거될 수 있다.
도 2의 블록 208 및 도 6을 참조하면, NMOS 영역(302) 내의 매립 층(120)은 산화된다. 산화된 매립 층(120)은 도 1의 NMOS 매립 층(118)에 대응한다. 이 산화 프로세스는 매립 층(120)을 NMOS FinFET에 더 적합하게 한다. 따라서, 일부 실시예에서, 매립 층(120)의 산화는 압축 변형을 완화시키고, 대신에 매립 층(120) 및 주변 층들 내에 인장 변형을 생성한다. NMOS 매립 층(118)을 산화시키도록 임의의 적합한 산화 프로세스가 사용될 수 있으며, 예시적인 실시예에서 습식 산화 프로세스가 사용되는데, 이는 기판(102) 및/또는 반도체 층(306) 내의 Si를 산화시키기 않고 매립 층(118) 내의 Ge를 선택적으로 산화시키는 경향이 있기 때문이다. 예를 들어, 약 30분 내지 약 1시간 동안 약 1 Atm의 압력에서 유지되는 환경에 순수(증기)가 공급되면서, 기판(102)이 약 400 ℃ 내지 약 600 ℃로 가열되어 유지될 수 있다. 산화 기술은 NMOS 영역(302)에 SiGe 산화물 매립 층(118)을 형성한다. 대조적으로, 제2 하드 마스크(502)는 PMOS 영역(304) 내의 산화를 막고, PMOS 영역 내의 매립 층(120)에는 산화물이 없도록 유지한다. NMOS 매립 층(118)의 산화 후에, 제2 하드 마스크(502)가 제거될 수 있다.
블록 210-214에 도시된 바와 같이, STI 또는 다른 유형의 격리 특징부가 핀 구조물들(104) 사이에 형성될 수 있다. 먼저 도 2의 블록 210을 참조하면, 워크피스(100)의 격리 특징부 트렌치 내에 STI 라이너(도시되지 않음)가 형성될 수 있다. 라이너는 기판(102)과 충전(fill) 재료 사이의 계면에서의 결정질 결함을 감소시킨다. 라이너는 반도체 질화물, 반도체 산화물, 열 반도체 산화물, 반도체 산질화물, 폴리머 유전체, 및/또는 기타 적합한 재료를 포함한 임의의 적합한 재료를 포함할 수 있고, 열 성장, ALD, CVD, HDP-CVD, PVD, 및/또는 기타 적합한 성막 프로세스를 포함하는 임의의 적합한 성막 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 라이너는 열 산화 프로세스에 의해 형성된 종래의 열 산화물 라이너를 포함한다. 일부 예시적인 실시예에서, 라이너는 HDP-CVD를 통해 형성된 반도체 질화물을 포함한다.
도 2의 블록 212 및 도 7을 참조하면, 그 다음, 격리 특징부(116)를 형성하도록 STI 충전 재료(702) 또는 충전 유전체가 격리 특징부 트렌치 내에 성막된다. 적합한 충전 재료(702)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, FGS, 로우 K(low-K) 유전체 재료, 및/또는 이들의 조합을 포함한다. 다양한 예시적인 실시예에서, 충전 재료(702)는 HDP-CVD 프로세스, SACVD(sub-atmospheric CVD) 프로세스, HARQ(high-aspect ratio process), 및/또는 스핀온 프로세스를 사용하여 성막된다. 하나의 이러한 실시예에서, 유전체 충전 재료(702) 및 액상 또는 준액상 상태의 용매를 둘 다 포함하는 유동성 유전체 재료를 성막하도록 CVD 프로세스가 사용된다. 용매를 날려 보내며 유전체 충전 재료(702)를 그의 고체 상태로 남기도록 경화 프로세스가 사용된다.
충전 재료(702)의 성막 다음에 화학 기계적 연마/평탄화(CMP) 프로세스가 이어질 수 있다. CMP 프로세스는 반도체 층(306)을 평탄화하는 것을 막도록 CMP 정지로서 하드 마스크 층(308)을 사용할 수 있다. 예시된 실시예에서, CMP 프로세스는 하드 마스크 층(308)을 완전히 제거하지만, 부가의 실시예에서 하드 마스크 층(308)의 일부 부분은 CMP 프로세스 후에 남는다.
도 2의 블록 214 및 도 8을 참조하면, 반도체 층(306)을 노출시키도록 충전 재료(702)가 리세스된다(recessed). 이는 반도체 층(306)이 후속 단계에서 선택적으로 처리될 수 있게 해준다. 예시된 실시예에서, 충전 재료(702)는 반도체 층(306)을 전부 노출시키도록 리세스된다. 이 실시예에서, 충전 재료(702)의 상부 표면이 매립 층(118 및 120)의 상부 표면과 실질적으로 동일 평면이 될 때까지 충전 재료(702)가 리세스된다. 건식 에칭, 습식 에칭, RIE, 및/또는 기타 에칭 방법을 포함한 임의의 적합한 에칭 기술이 충전 재료(702)를 리세스하는데 사용될 수 있고, 예시적인 실시예에서 반도체 층(306)을 에칭하지 않고 충전 재료(702)를 선택적으로 제거하도록 이방성 건식 에칭이 사용된다.
도 2의 블록 216 및 도 9를 참조하면, 확산 층(902)이 반도체 층(306) 위에 성막된다. 확산 층(902)은 반도체 층(306) 안으로 새로운 반도체 및/또는 도펀트와 같은 새로운 재료를 도입하는데 사용될 수 있다. 예시적인 실시예에서, Ge 함유 확산 층(902)(예를 들어, Ge, SiGe 등)이 SiGe 화합물 반도체를 형성하도록 원소 Si 반도체 층과 함께 사용된다. Ge 함유 확산 층(902)의 두께는 원하는 범위 내의 최종 조성(예를 들어, 약 20 원자 퍼센트와 70 원자 퍼센트 사이 농도의 Ge를 갖는 SiGe)을 만들도록 선택된다.
반도체 층(306)과 함께 확산 층을 사용하는 것에 대한 여러 가지 이점이 있다. 예를 들어, NMOS 매립 층(118)을 산화한 후에 반도체 층(306)으로 Ge를 도입하는 것은, 반도체 층(306)이 매립 층(118)의 산화 동안 산화되는 것을 막을 수 있다. 다른 예로서, 확산 층(902)의 사용은 에피텍시와 같은 종래의 기술보다 더 높은 Ge 농도를 갖는 SiGe의 형성을 가능하게 할 수 있다. 부가의 예시적인 이점으로서, NMOS 영역(302) 내의 확산 층(902)의 두께를 PMOS 영역(304)의 두께와 독립적으로 제어함으로써, 확산된 재료의 양이 각자의 FinFET에 적응되도록 제어될 수 있다. 따라서 실시예에서, 확산 층(902)은 NMOS 영역(302) 내의 제1 Ge 농도 그리고 제1 Ge 농도와 상이한 PMOS 영역(304) 내의 제2 Ge 농도를 생성하도록 구성된다.
확산 층(902)은 임의의 원하는 두께로 임의의 적합한 기술에 의해 성막될 수 있다. 다양한 예시적인 실시예에서, 확산 층(902)은 Ge 및/또는 SiGe를 포함하고, 에피텍시, ALD, CVD, HDP-CVD, PVD, 및/또는 기타 적합한 성막 프로세스에 의해 형성된다. 실리콘 산화물 캡핑 층과 같은 캡핑 층(904)이 확산 층(902) 상에 형성될 수 있다.
도 2의 블록 218 및 도 10을 참조하면, 반도체 층(306) 및 확산 층(902)을 용융시켜 용융 층(fused layer)(1002)을 형성하도록 어닐링 프로세스가 사용된다. 예시적인 프로세스에서, 어닐링은 약 900 ℃ 내지 약 1000 ℃로 워크피스(100)를 가열하는 것을 포함한다. 이 온도 범위에서, 고체상 확산 및 기타 물리적 프로세스는 확산 층(902)의 재료를 반도체 층(306) 안으로 침투시킨다. 그 결과, 용융 층(1002)은 확산 층(902) 재료의 원자와 반도체 층(306) 재료의 원자의 균일한 농도를 가질 수 있다. 예시적인 실시예에서, 용융 층(1002)은 약 20 원자 퍼센트 내지 70 원자 퍼센트 사이의 Ge 농도를 갖는 SiGe를 포함한다. 상기 기재된 바와 같이, 이는 많은 종래의 에피텍시 기술을 사용하여 얻어질 수 있는 바보다 높은 Ge 농도이며, 매립 층(118 및 120)은 높은 Ge 농도 재료로부터의 결과일 수 있는 잠재적 전위를 억제한다.
도 2의 블록 220 및 도 11을 참조하면, 용융 층(1002)은 핀 구조물(104)과 격리 특징부(116) 사이의 수직 경계와 정렬되도록 에칭 백된다. 에칭은 건식 에칭, 습식 에칭, RIE, 및/또는 기타 에칭 방법을 포함한 임의의 적합한 기술을 사용할 수 있고, 임의의 적합한 에칭 화학을 사용할 수 있다. 블록 220의 에칭은 또한 캡핑 층(904)을 제거할 수 있다.
그 다음, 소스/드레인 특징부(1502)가 워크피스(100) 상에 형성된다. 이 시점까지, 소스/드레인 영역(110)과 채널 영역(112)은 실질적으로 유사한 프로세스를 겪었다. 그러나, 도 2의 블록 222 및 도 12를 참조하면, 블록 222-230의 처리 동안 더미 게이트(1202)와 같은 보호 구조물이 채널 영역(112)을 보호하도록 채널 영역(112) 위에 형성된다. 더미 게이트(1202)를 형성하는 것은, 폴리실리콘 또는 기타 적합한 재료를 포함하는 더미 게이트 층(1204)을 성막하고, 리소그래피 프로세스로 그 층을 패터닝하는 것을 포함할 수 있다. 더미 게이트 층(1204) 상에 게이트 하드 마스크 층(1206)이 형성될 수 있다. 게이트 하드 마스크 층(1206)은 반도체 산화물, 반도체 질화물, 반도체 카바이드, 반도체 산질화물, 기타 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 재료를 포함할 수 있다.
일부 실시예에서, 게이트 스페이서(1208) 또는 측벽 스페이서가 더미 게이트(1202)의 각각의 면에(더미 게이트(1202)의 측벽 상에) 형성된다. 게이트 스페이서(1208)는 나중에 형성되는 소스/드레인 특징부(1502)를 오프셋하는데 사용될 수 있고, 소스/드레인 구조물(접합) 프로파일을 설계 또는 개질하는데 사용될 수 있다. 게이트 스페이서(1208)는 반도체 산화물, 반도체 질화물, 반도체 카바이드, 반도체 산질화물, 기타 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 유전체 재료를 포함할 수 있다.
도 2의 블록 224 및 도 13a와 도 13b를 참조하면, 소스/드레인 영역(1120) 내의 용융 층(1002) 위에 제3 하드 마스크(1302)가 형성된다. 제3 하드 마스크(1302)는 소스/드레인 영역(110)을 통해 취한 단면에 대응하는 도면으로서 도 13b에 도시되어 있는 반면, 채널 영역(112)을 통해 취한 단면에 대응하는 도 13a는 더미 게이트(1202)의 더미 게이트 층(1204) 및 게이트 하드 마스크 층(1206)을 도시한다.
도 13b에 도시된 제3 하드 마스크(1302)는 용융 층(1002)의 일부가 제거된 후에 소스/드레인 특징부(1502)의 에피텍셜 성장을 정렬하는데 사용된다. 제3 하드 마스크(1302)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 카바이드, 이들의 조합, 및/또는 기타 적합한 재료를 포함한 임의의 적합한 유전체 재료를 포함할 수 있다. 예시적인 제3 하드 마스크(1302)는 실리콘 질화물을 포함한다. 다양한 실시예에서, 제3 하드 마스크(1302)는 열 성장, ALD, CVD, HDP-CVD, PVD, 및/또는 기타 적합한 성막 프로세스를 포함한 하나 이상의 적합한 프로세스를 사용하여 형성된다.
도 2의 블록 226 및 도 14a와 도 14b를 참조하면, 소스/드레인 영역(110) 내의 제3 하드 마스크(1302) 및 용융 층(1102)이 에칭된다. 에칭은 후속 에피텍셜 성장 프로세스에 대한 시드 층으로서 작용하도록 남는 용융 층(1002)의 일부를 남긴다. 다양한 실시예에서, 에칭 후에 남는 용융 층(1002)은 약 3 nm와 약 10 nm 사이의 두께를 갖는다. 기술은 또한, 소스/드레인 특징부(1502)의 에피텍셜 성장을 제어 및 정렬하기 위하여, 용융 층(1002)의 상부 표면 위로 연장하는 제3 하드 마스크(1302)의 일부를 남길 수 있다. 에칭은 단일 에칭 프로세스로서 또는 다양한 에천트와 기술을 사용한 복수의 에칭 프로세스로서 수행될 수 있다. 예시적인 실시예에서, 제3 하드 마스크(1302) 및 용융 층(1002)의 수평 표면을 수직 표면보다 빨리 에칭하는 이방성 건식 에칭 기술과 같은 이방성(방향성) 에칭 기술이 사용된다.
도 2의 블록 228 및 도 15a와 도 15b를 참조하면, 상승된 소스/드레인 특징부(1502)가 용융 층(1002) 상에 형성된다. 더미 게이트(1202) 및/또는 게이트 스페이서(1208)는 소스/드레인 특징부(1502)를 소스/드레인 영역(110)으로 한정하고, 제3 하드 마스크(1302)는 소스/드레인 특징부를 수평으로 소스/드레인 영역(110) 내에 한정한다. 많은 실시예에서, 소스/드레인 특징부(1502)는 하나 이상의 에피텍시 또는 에피텍셜(에피) 프로세스에 의해 형성되며, 그리하여 Si 특징부, SiGe 특징부, 및/또는 기타 적합한 특징부가 핀 구조물(104) 상에 결정질 상태로 성장된다. 적합한 에피텍시 프로세스는 CVD 성막 기술(예를 들어, 기상 에피텍시(VPE; vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)), 분자 빔 에피텍시, 및/또는 기타 적합한 프로세스를 포함한다. 에피텍시 프로세스는 핀 구조물(104)의 조성과 상호작용하는 기체상 및/또는 액상 전구체를 사용할 수 있다.
소스/드레인 특징부(1502)는 붕소 또는 BF2와 같은 p 타입 도펀트, 인 또는 비소와 같은 n 타입 도펀트, 및/또는 이들의 조합을 포함한 기타 적합한 도펀트를 포함하는 도핑 종을 도입함으로써 에피텍시 프로세스 동안 인시추(in-situ) 도핑될 수 있다. 소스/드레인 특징부(1502)가 인시추 도핑되지 않는다면, 주입 프로세스(즉, 접합 주입 프로세스)가 소스/드레인 특징부(1502)를 도핑하도록 수행된다. 예시적인 실시예에서, NMOS 영역(302) 내의 소스/드레인 특징부(1502)는 SiO를 포함하는 반면에, PMOS 영역(304) 내의 소스/드레인 특징부는 GeSnB(주석은 격자 상수를 조정하는데 사용될 수 있음) 및/또는 SiGeSnB를 포함한다. 소스/드레인 특징부(1502)를 활성화하도록 하나 이상의 어닐링 프로세스가 수행될 수 있다. 적합한 어닐링 프로세스는 급속 열 어닐링(RTA; rapid thermal annealing) 및/또는 레이저 어닐링 프로세스를 포함한다.
도 2의 블록 230 및 도 16a와 도 16b를 참조하면, 층간 유전체(ILD; inter-level dielectric)가 소스/드레인 영역(110) 내의 소스/드레인 특징부(1502) 상에 형성된다. ILD(1602)는 더미 게이트(1202) 및/또는 게이트 스페이서(1208)를 둘러싸며, 이들 특징부가 제거되고 교체 게이트(114)가 결과적인 캐비티에 형성될 수 있게 할 수 있다. 따라서, 이러한 실시예에서, 도 16a에 도시된 바와 같이 ILD(1602)를 성막한 후에 더미 게이트(1202)가 제거된다. ILD(1602)는 또한, FinFET 디바이스(106 및 108)를 포함한 워크피스의 디바이스를 전기적으로 상호접속시키는 전기적 상호접속 구조물의 일부일 수 있다. 이러한 실시예에서, ILD(1602)는 전도성 트레이스를 지지하고 격리하는 절연체로서 작용한다. ILD(1602)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 카바이드, 기타 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 유전체 재료를 포함할 수 있다.
도 2의 블록 232 및 도 17a와 도 17b를 참조하면, 핀 구조물(104)의 채널 영역(112)을 둘러싸는 게이트 스택(114)이 워크피스(100) 상에 형성된다. 게이트 스택(114)이 임의의 적합한 게이트 구조물일 수 있다는 것을 이해할 것이지만, 일부 실시예에서, 게이트 스택(114)은 계면 층(1702), 유전체 층(1704), 및 금속 게이트 층(1706)을 포함하는 하이 k 금속 게이트이며, 이 층들은 각각 다수의 부층을 포함할 수 있다.
하나의 이러한 실시예에서, 계면 층(1702)이 ALD, CVD, 오존 산화 등과 같은 적합한 방법에 의해 성막된다. 계면 층(1702)은 산화물, HfSiO, 질화물, 산질화물, 및/또는 기타 적합한 재료를 포함할 수 있다. 다음으로, 하이 k 유전체 층(1704)이 ALD, CVD, MOCVD(metal-organic CVD), PVD, 열 산화, 이들의 조합, 및/또는 기타 적합한 기술과 같은 적합한 기술에 의해 계면 층(1702) 상에 성막된다. 하이 k 유전체 층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON), 또는 기타 적합한 재료를 포함할 수 있다.
그 다음, 금속 게이트 층(1706)이 ALD, PVD, CVD, 또는 기타 적합한 프로세스에 의해 형성되고, 금속 층, 라이너 층, Ÿ‡팅 층, 및/또는 접착 층과 같은 단층 또는 복수의 층을 포함할 수 있다. 금속 게이트 층(1706)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적합한 재료를 포함할 수 있다. 일부 실시예에서, nMOS 및 pMOS 디바이스에 대하여 상이한 금속 게이트 재료가 사용된다. 게이트 스택(114)의 실질적으로 평면인 상부 표면을 생성하도록 CMP 프로세스가 수행될 수 있다. 게이트 스택(114)이 형성된 후에, 워크피스(100)는 컨택 형성 및 부가의 상호접속 구조물 제조와 같이 부가의 제조를 위해 제공될 수 있다.
따라서, 본 개시는, NFET 디바이스에 대하여 인장 변형을 제공하는 제1 매립 층 및 PFET 디바이스에 대하여 압축 변형을 제공하는 제2 매립 층을 형성함으로써, 비평면 반도체 디바이스의 채널 변형을 제어하는 기술을 제공한다. 일부 실시예에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 기판 및 기판 상에 형성된 핀 구조물을 포함한다. 핀 구조물은, 기판의 표면 위에 배치된 대향하는 소스/드레인 영역; 대향하는 소스/드레인 영역 사이에 배치되고 기판의 표면 위에 배치된 채널 영역; 및 채널 영역과 기판 사이에 배치된 매립 층을 포함하며, 매립 층은 화합물 반도체 산화물을 포함한다. 일부 이러한 실시예에서, 매립 층은 SiGe 산화물을 포함한다. 하나의 이러한 실시예에서, 반도체 디바이스는 또한, PMOS 디바이스에 대응하는 제2 핀 구조물을 포함하고, 이는 기판과 제2 핀 구조물의 채널 영역 사이에 배치된 매립 층을 포함하며, 제2 핀 구조물의 매립 층은 제1 핀 구조물의 매립 층과 상이하다.
부가의 실시예에서, 기판, 기판 상에 형성된 NMOS FinFET, 및 기판 상에 형성된 PMOS FinFET을 포함하는 반도체 디바이스가 제공된다. NMOS FinFET은, 기판 상에 형성되며 제1 조성을 갖는 제1 절연체 층; 및 제1 절연체 층이 n 채널 영역을 기판으로부터 격리하도록 제1 절연체 층 상에 형성된 n 채널 영역을 포함한다. PMOS FinFET은, 기판 상에 형성되며 제1 조성과 상이한 제2 조성을 갖는 제2 절연체 층; 및 제2 절연체 층이 p 채널 영역을 기판으로부터 격리하도록 제2 절연체 층 상에 형성된 p 채널 영역을 포함한다. 일부 이러한 실시예에서, NMOS FinFET은 n 채널 영역에 인접한 소스/드레인 구조물을 포함하고, 소스/드레인 구조물은 제1 절연 층 상에 형성된 시드 층 및 시드 층 상에 배치된 에피텍셜 구조물을 포함한다.
또 다른 실시예에서, 비평면 회로 디바이스의 제조 방법이 제공된다. 방법은, 제1 타입의 제1 디바이스에 대한 제1 핀 구조물 및 제2 타입의 제2 디바이스에 대한 제2 핀 구조물을 갖는 워크피스를 수용하는 단계 - 상기 제1 핀 구조물과 상기 제2 핀 구조물의 각각은 기판 상에 배치된 매립 층 및 매립 층 상에 배치된 반도체 층을 포함함 - ; 제1 디바이스가 제1 타입으로 이루어진 것에 기초하여, 제1 핀 구조물의 매립 층에 대해 산화 프로세스를 수행하는 단계; 제1 핀 구조물의 소스/드레인 영역에 제1 디바이스의 소스/드레인 특징부를 에피텍셜 성장시키는 단계; 및 제1 핀 구조물의 채널 영역 위에 상기 제1 디바이스의 게이트 구조물을 형성하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (15)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 형성된 핀 구조물을 포함하고,
    상기 핀 구조물은,
    상기 기판의 표면 위에 배치된 대향하는 소스/드레인 영역;
    상기 대향하는 소스/드레인 영역 사이에 배치되고, 상기 기판의 표면 위에 배치된 채널 영역; 및
    상기 채널 영역과 상기 기판 사이에 배치된 매립 층을 포함하며, 상기 매립 층은 화합물 반도체 산화물을 포함하고, 상기 매립 층은, 상기 기판에서 먼 제2 부분보다 상기 기판에 더 가까운 제1 부분에서 Ge 농도가 더 낮아지는 Ge의 구배 농도를 갖는 SiGe를 포함하는 것인, 반도체 디바이스.
  2. 삭제
  3. 청구항 1에 있어서, 상기 핀 구조물은 NMOS 디바이스에 대응하는 것인 반도체 디바이스.
  4. 청구항 3에 있어서, 상기 핀 구조물은 제1 핀 구조물이고, 상기 반도체 디바이스는 PMOS 디바이스에 대응하는 제2 핀 구조물을 더 포함하며, 상기 제2 핀 구조물은 상기 기판과 상기 제2 핀 구조물의 채널 영역 사이에 배치된 매립 층을 포함하고, 상기 제2 핀 구조물의 매립 층은 상기 제1 핀 구조물의 매립 층과 상이한 것인 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 형성된 제1 핀 구조물로서, 상기 제1 핀 구조물은 NMOS 디바이스에 대응하며, 상기 제1 핀 구조물은,
    상기 기판의 표면 위에 배치된 대향하는 소스/드레인 영역;
    상기 대향하는 소스/드레인 영역 사이에 배치되고, 상기 기판의 표면 위에 배치된 채널 영역; 및
    상기 채널 영역과 상기 기판 사이에 배치된 매립 층을 포함하며, 상기 매립 층은 화합물 반도체 산화물을 포함하는 것인, 상기 제1 핀 구조물; 및
    PMOS 디바이스에 대응하는 제2 핀 구조물로서, 상기 제2 핀 구조물은 상기 기판과 상기 제2 핀 구조물의 채널 영역 사이에 배치된 매립 층을 포함하고, 상기 제2 핀 구조물의 매립 층은 상기 제1 핀 구조물의 매립 층과 상이한 것인, 상기 제2 핀 구조물을 포함하고,
    상기 제1 핀 구조물의 매립 층은 SiGe 산화물을 포함하고, 상기 제2 핀 구조물의 매립 층은 SiGe 산화물이 없는 것인 반도체 디바이스.
  6. 삭제
  7. 청구항 1에 있어서, 상기 Ge의 구배 농도는 20 원자 퍼센트에서 60 원자 퍼센트로 증가하는 것인 반도체 디바이스.
  8. 청구항 1에 있어서, 상기 대향하는 소스/드레인 영역은 각각 상기 매립 층 상에 배치된 시드 층, 및 상기 시드 층 상에 배치된 에피텍셜 부분을 포함하는 것인 반도체 디바이스.
  9. 청구항 8에 있어서, 상기 시드 층은 20 원자 퍼센트와 70 원자 퍼센트 사이의 Ge 농도를 갖는 SiGe를 포함하는 것인 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 형성된 NMOS FinFET; 및
    상기 기판 상에 형성된 PMOS FinFET을 포함하고,
    상기 NMOS FinFET은,
    상기 기판 상에 형성되며 제1 조성을 갖는 제1 절연체 층; 및
    상기 제1 절연체 층 상에 형성된 n 채널 영역으로서, 상기 제1 절연체 층이 상기 n 채널 영역을 상기 기판으로부터 전기적으로 절연하도록 형성된 것인, 상기 n 채널 영역을 포함하고,
    상기 PMOS FinFET은,
    상기 기판 상에 형성되며, 상기 제1 조성과 상이한 제2 조성을 갖는 제2 절연체 층; 및
    상기 제2 절연체 층 상에 형성된 p 채널 영역으로서, 상기 제2 절연체 층이 상기 p 채널 영역을 상기 기판으로부터 전기적으로 절연하도록 형성된 것인, 상기 p 채널 영역을 포함하고,
    상기 제1 절연체 층 또는 상기 제2 절연체 층 중 적어도 하나의 절연체 층은, 상기 기판에서 먼 제2 부분보다 상기 기판에 더 가까운 제1 부분에서 Ge 농도가 더 낮아지는 Ge의 구배 농도를 갖는 SiGe를 포함하는 것인, 반도체 디바이스.
  11. 비평면(nonplanar) 회로 디바이스를 제조하는 방법에 있어서,
    제1 타입의 제1 디바이스에 대한 제1 핀 구조물 및 제2 타입의 제2 디바이스에 대한 제2 핀 구조물을 갖는 워크피스를 수용하는 단계 - 상기 제1 핀 구조물과 상기 제2 핀 구조물의 각각은 기판 상에 배치된 매립 층 및 상기 매립 층 상에 배치된 반도체 층을 포함하고, 상기 제1 핀 구조물 또는 상기 제2 핀 구조물의 적어도 하나의 매립 층은, 상기 기판에서 먼 제2 부분보다 상기 기판에 더 가까운 제1 부분에서 Ge 농도가 더 낮아지는 Ge의 구배 농도를 갖는 SiGe를 포함함 - ;
    상기 제1 디바이스가 상기 제1 타입으로 이루어진 것에 기초하여, 상기 제1 핀 구조물의 매립 층에 대해 산화 프로세스를 수행하는 단계;
    상기 제1 핀 구조물의 소스/드레인 영역에 상기 제1 디바이스의 소스/드레인 특징부를 에피텍셜 성장시키는 단계; 및
    상기 제1 핀 구조물의 채널 영역 위에 상기 제1 디바이스의 게이트 구조물을 형성하는 단계를 포함하는 비평면 회로 디바이스의 제조 방법.
  12. 청구항 11에 있어서, 상기 산화 프로세스는 상기 제1 디바이스의 채널 영역에 인장 변형(tensile strain)을 생성하도록 구성되는 것인 비평면 회로 디바이스의 제조 방법.
  13. 청구항 11에 있어서,
    상기 제2 디바이스가 상기 제2 타입으로 이루어진 것에 기초하여, 상기 산화 프로세스를 수행하기 전에 상기 제2 핀 구조물 위에 마스크 층을 형성하는 단계를 더 포함하는 비평면 회로 디바이스의 제조 방법.
  14. 청구항 11에 있어서,
    상기 제1 핀 구조물의 반도체 층 상에 확산 층을 형성하는 단계; 및
    상기 확산 층 및 상기 제1 핀 구조물의 반도체 층을 용융시키도록 상기 기판에 대해 어닐링 프로세스를 수행하여 용융 층을 형성하는 단계를 더 포함하는 비평면 회로 디바이스의 제조 방법.
  15. 청구항 14에 있어서, 상기 게이트 구조물의 형성은 상기 용융 층의 채널 영역 위에 게이트 구조물을 형성하는 것을 포함하고, 상기 소스/드레인 특징부의 에피텍셜 성장은,
    시드 층을 형성하도록 상기 용융 층의 소스/드레인 부분을 리세스하는 단계; 및
    상기 시드 층 상에 소스/드레인 특징부를 에피텍셜 성장시키는 단계를 포함하는 것인 비평면 회로 디바이스의 제조 방법.
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