DE102004020593A1 - Fin-Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung - Google Patents

Fin-Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung Download PDF

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Abstract

Die Erfindung betrifft eine Fin-Feldeffekttransistor-Anordnung mit einem Substrat, mit einem ersten Fin-Feldeffekttransistor auf und/oder in dem Substrat, der eine Finne aufweist, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet ist und über welcher der Gate-Bereich gebildet ist, und mit einem zweiten Fin-Feldeffekttransistor auf und/oder in dem Substrat, der eine Finne aufweist, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet ist und über welcher der Gate-Bereich gebildet ist, wobei die Höhe der Finne des ersten Fin-Feldeffekttransistors größer ist als die Höhe der Finne des zweiten Fin-Feldeffekttransistors.

Description

  • Die Erfindung betrifft eine Fin-Feldeffekttransistor-Anordnung und ein Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Anordnung.
  • In der CMOS-Technologie werden auf einem Substrat integrierte Schaltkreise gebildet, die n-Kanal-Feldeffekttransistoren und p-Kanal-Feldeffekttransistoren aufweisen. Bei gleicher Dimensionierung der Transistoren unterschiedlichen Leitungstyps kommt es vor, dass ein n-Kanal-Transistor eines CMOS-Schaltkreises eine andere Stromtreiberfähigkeit aufweist als ein p-Kanal-Transistor des Schaltkreises.
  • Bei integrierten Schaltkreiskomponenten in CMOS-Technologie, die n-MOS-Transistoren und p-MOS-Transistoren aufweisen (beispielsweise Inverter, Oszillatoren, etc.), wird gemäß dem Stand der Technik die unterschiedliche Stromtreiberfähigkeit der Transistoren unterschiedlichen Leitungstyps ausgeglichen, indem p-MOS-Transistoren mit einer anderen Transistorweite vorgesehen werden als n-MOS-Transistoren. Häufig wird ein p-Kanal-Transistor mit einer größeren (z.B. zwei bis dreifachen) Weite vorgesehen als der entsprechende n-Kanal-Transistor.
  • Allerdings hat die Erhöhung der Transistorweite des p-Kanal-Transistors in einem CMOS-Schaltkreis den Nachteil, dass dadurch der Flächenbedarf zum Realisieren des Schaltkreises auf einem Silizium-Chip vergrößert wird. Dadurch geht wertvolle Silizium-Fläche verloren, was angesichts des Kostendrucks in der Halbleitertechnologie nachteilig ist.
  • Im Weiteren werden bezugnehmend auf 1A, 1B ein n-MOS-Feldeffekttransistor 100 und ein p-MOS-Feldeffekttransistor 110 eines CMOS-Schaltkreises gemäß dem Stand der Technik beschrieben.
  • Der n-MOS-Feldeffekttransistor 100 aus 1A enthält einen ersten Source-/Drain-Bereich 101 und einen zweiten Source-/Drain-Bereich 102, zwischen denen ein Kanal-Bereich 103 gebildet ist. Die elektrische Leitfähigkeit des Kanal-Bereichs 103 kann mittels Anlegens einer elektrischen Spannung an einen Gate-Bereiche 104 gesteuert werden. Die Transistorweite des n-MOS-Feldeffekttransistors 100 ist in 1A mit d1 bezeichnet.
  • In 1B ist ein p-MOS-Feldeffekttransistor 110 gezeigt, der dieselbe Stromtreiberfähigkeit aufweisen soll wie der n-MOS-Feldeffekttransistor 100. Der p-MOS-Feldeffekttransistor 110 weist ebenfalls einen ersten Source-/Drain-Bereich 111 und einen zweiten Source-/Drain-Bereich 112 auf, zwischen denen ein Kanal-Bereich 113 gebildet ist. Die elektrische Leitfähigkeit des Kanal-Bereichs 113 kann mittels Anlegens eines elektrischen Signals an einen Gate-Bereich 114 gesteuert werden.
  • Wie in 1B gezeigt, ist die Transistorweite d2 des p-MOS-Feldeffekttransistors 110 wesentlich größer als die Transistorweite d1 des n-MOS-Feldeffekttransistors 100.
  • Die unterschiedlichen Transistorweiten d1, d2 sind erforderlich, um bei einer CMOS-Anordnung, in welcher der n-MOS-Feldeffekttransistor 100 und der p-MOS-Feldeffekttransistor 110 integriert sind, gleiche Stromtreiberfähigkeiten der Transistoren zu erreichen. Somit benötigt der p-MOS-Feldeffekttransistor 110 etwa die dreifache Fläche wie der n-MOS-Feldeffekttransistor 100, um die gleiche Stromtreiberfähigkeit in beiden Transistoren 100, 110 zu erreichen. Dies ist nachteilhaft, da dadurch die erforderliche Chipfläche zum Bilden der Transistoren 100, 110 vergrößert wird.
  • Angesichts des Bedarfs an zunehmend kleineren integrierten Bauelementen und an Transistoren, die auch bei einer fortgesetzten Skalierung eine gute Steuerung der elektrischen Leitfähigkeit des Kanal-Bereichs ermöglichen, sind Alternativen zu herkömmlichen Feldeffekttransistoren Gegenstand aktueller Forschung und Entwicklung. Ein solcher neuartiger Typ eines Feldeffekttransistors ist der sogenannte Fin-Feldeffekttransistor oder Steg-Feldeffekttransistor. Bei einem Fin-Feldeffekttransistor sind in einer dünnen Finne, d.h. in einem dünnen Halbleitersteg mit einer Breite von beispielsweise 50nm und weniger, zwei Endabschnitte als Source-/Drain-Bereiche gebildet, wobei zwischen den beiden Source-/Drain-Bereichen in der Finne ein Kanal-Bereich gebildet ist. Der Kanal-Bereich ist von einer Gate-isolierenden Schicht bedeckt. Auf der Gate-isolierenden Schicht, d.h. über der Finne, ist eine Gate-Elektrode gebildet, welche eine seitliche Ansteuerung der elektrischen Leitfähigkeit der Finne ermöglicht.
  • Jedoch tritt auch bei Fin-Feldeffekttransistoren das Problem auf, dass p-Fin-Feldeffekttransistoren Stromtreiberfähigkeiten bzw. allgemein Transistoreigenschaften aufweisen, die sich bei gleicher Dimensionierung von den Stromtreiberfähigkeiten bzw. Transistoreigenschaften eines n-Fin-Feldeffekttransistors unterscheiden.
  • Aus [2] ist eine Fin-Feldeffekttransistor-Anordnung bekannt, bei der die Finnen eines n-MOS-Fin-Feldeffekttransistors und die Finne eines p-MOS-Fin-Feldeffekttransistors in mehrere nebeneinander gebildete Halbleiter-Teilfinnen aufgeteilt sind, wobei durch unterschiedliche Anzahl der Teilfinnen in dem n-MOS-Fin-Feldeffekttransistor und in dem p-MOS-Fin-Feldeffekttransistor die Stromtreiberfähigkeit der beiden Transistoren aufeinander abgestimmt werden können. Allerdings weist dieses Konzept den Nachteil auf, dass mittels Aufteilens der Finne in mehrere Teilfinnen der Platzbedarf der Transistor-Anordnung erhöht wird, was dem Bestreben nach einer Erhöhung der Integrationsdichte entgegenwirkt.
  • Im Weiteren wird bezugnehmend auf 1C ein n-MOS-Fin-Feldeffekttransistor 120 und wird bezugnehmend auf 1D ein p-MOS-Fin-Feldeffekttransistor 130 gemäß dem Stand der Technik beschrieben, bei denen ähnliche Stromtreiberfähigkeiten dadurch angestrebt werden, dass jeweils eine Mehrzahl von Teilfinnen vorgesehen sind, deren Anzahl unterschiedlich groß ist.
  • Der n-MOS-Fin-Feldeffekttransistor 120 enthält zwei Silizium-Teilfinnen 125, 126. Ein Endabschnitt der zueinander parallel angeordneten Silizium-Teilfinnen 125, 126 des n-MOS-Fin-Feldeffekttransistors 120 bildet einen ersten Source-/Drain-Bereich 121, und ein anderer Endabschnitt der zueinander parallelen Silizium-Teilfinnen 125, 126 des n-MOS-Fin-Feldeffekttransistors 120 bildet einen zweiten Source-/Drain-Bereich 122. Zwischen dem ersten Source-/Drain-Bereich 121 und dem zweiten Source-/Drain-Bereich 122 ist ein Kanal-Bereich 123 gebildet, dessen Leitfähigkeit von einem Gate- Bereich 124 steuerbar ist, welcher auf den Silizium-Teilfinnen 125, 126 gebildet ist. Zwischen dem Gate-Bereich 124 und den Silizium-Teilfinn ist eine Gate-isolierende Schicht (nicht gezeigt) angeordnet.
  • Der p-MOS-Fin-Feldeffekttransistor 130 enthält sechs Silizium-Teilfinnen 135. Ein Endabschnitt der zueinander parallelen Silizium-Teilfinner 135 des p-MOS-Fin-Feldeffekttransistors 130 bildet einen ersten Source-/Drain-Bereich 131, und ein anderer Endabschnitt der zueinander parallel angeordneten Silizium-Teilfinnen 135 des n-MOS-Fin-Feldeffekttransistors 130 bildet einen zweiten Source-/Drain-Bereich 132. Zwischen dem ersten Source-/Drain-Bereich 131 und dem zweiten Source-/Drain-Bereich 132 ist ein Kanal-Bereich 133 gebildet, dessen elektrische Leitfähigkeit von einem Gate-Bereich 134 steuerbar ist, welcher auf den Silizium-Teilfinnen 135 gebildet ist. Zwischen dem Gate-Bereich 134 und den Silizium-Teilfinnen 135 ist eine Gate-isolierende Schicht (nicht gezeigt) angeordnet.
  • Wie aus 1C, 1D hervorgeht, ist der Flächenbedarf eines Feldeffekttransistors mit mehreren Teilfinnen umso größer, je größer die Anzahl der Teilfinnen ist. Somit erhöht das Vorsehen einer Mehrzahl von Teilfinnen den Flächenbedarf erheblich.
    •
  • Der Erfindung liegt insbesondere das Problem zugrunde, eine Fin-Feldeffekttransistor-Anordnung bereitzustellen, bei der die Stromtreiberfähigkeit unterschiedlicher Fin-Feldeffekttransistoren mit moderatem Flächenaufwand aufeinander abstimmbar sind.
  • Das Problem wird durch eine Fin-Feldeffekttransistor-Anordnung und durch ein Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Die erfindungsgemäße Fin-Feldeffekttransistor-Anordnung enthält ein Substrat und einen ersten Fin-Feldeffekttransistor auf und/oder in dem Substrat, der eine Finne aufweist, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet ist, und über welcher der Gate-Bereich gebildet ist. Ferner enthält die Fin-Feldeffekttransistor-Anordnung einen zweiten Fin-Feldeffekttransistor auf und/oder in dem Substrat, der eine Finne aufweist, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet ist, und über welcher der Gate-Bereich gebildet ist. Die Höhe der Finne des ersten Fin-Feldeffekttransistors ist größer als die Höhe der Finne des zweiten Fin-Feldeffekttransistors.
  • Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Anordnung wird ein erster Fin-Feldeffekttransistor auf und/oder in einem Substrat gebildet und wird mit einer Finne gebildet, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet wird, und über welcher der Kanal-Bereich gebildet wird. Ferner wird ein zweiter Fin-Feldeffekttransistor auf und/oder in dem Substrat gebildet und mit einer Finne gebildet, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet wird, und über welcher der Gate-Bereich gebildet wird. Die Höhe der Finne des ersten Fin-Feldeffekttransistors wird größer vorgesehen als die Höhe der Finne des zweiten Fin-Feldeffekttransistors.
  • Eine Grundidee der Erfindung ist darin zu sehen, dass erkannt wurde und ausgenutzt wird, dass bei Fin-Feldeffekttransistoren der Strom an den Seitenwänden der Finne fließt, und dass deshalb mittels Justierens der Höhe der Finnen unterschiedlicher Ein-Feldeffekttransistoren einer Fin-Feldeffekttransistor-Anordnung eine unterschiedliche Stromtreiberfähigkeit bzw. allgemein unterschiedliche Transistoreigenschaften unterschiedlicher Fin-Feldeffekttransistoren ausgeglichen werden können. Anders ausgedrückt kann die Höhe einer Finne als prozesstechnisch einfach zugänglicher Parameter verwendet werden, um mit geringem prozesstechnischen Aufwand die elektrischen Eigenschaften eines Fin-Feldeffekttransistors einzustellen bzw. diese auf die elektrischen Eigenschaften eines anderen Fin-Feldeffekttransistors abzustimmen.
  • Die Finne ist vorzugsweise aus Halbleiter-Material (z.B. aus Silizium) gebildet, kann aber auch aus metallischem Material gebildet sein.
  • Im Unterschied zum Stand der Technik, bei dem die Stromtreiberfähigkeit von Transistoren einer CMOS-Schaltung mittels Einstellens der Weite der Transistoren oder einzig mittels Einstellens der Anzahl der Finnen eines Fin-Feldeffekttransistors eingestellt wird, führt das Einstellen der Stromtreiberfähigkeit bei der erfindungsgemäßen Fin-Feldeffekttransistor-Anordnung mittels Justierens der Höhe der Finnen nicht zu einer Erhöhung der Chipfläche, da sich diese Erhöhung nur in einer Dimension senkrecht zu der Chipoberfläche auswirkt, nicht hingegen in der Oberflächenebene des Substrats. Daher ist die erfindungsgemäße Fin-Feldeffekttransistor-Anordnung für eine fortgesetzte Skalierung gut geeignet. Ferner ist es erfindungsgemäß entbehrlich, die Stromtreiberfähigkeit eines p-Kanal-Fin-Feldeffekttransistors dadurch zu erhöhen, dass die Anzahl der Finnen pro Transistor erhöht wird, wodurch wiederum die erforderliche Chipoberfläche erhöht würde.
  • Die Finnenhöhe unterschiedlicher Fin-Feldeffekttransistoren einer Fin-Feldeffekttransistor-Anordnung wird erfindungsgemäß als Parameter genutzt, die Transistoreigenschaften (Schwellenspannungen, Stromtreiberfähigkeit, etc.) zu justieren und auf die Erfordernisse einer gewünschten Anwendung anzupassen.
  • Insbesondere können für eine CMOS-Fin-Feldeffekttransistor-Anordnung die Höhe der Finnen der n-Kanal-Fin-Feldeffekttransistoren und der p-Kanal-Fin-Feldeffekttransistoren unterschiedlich eingestellt werden, so dass beide Transistortypen die gleiche Stromtreiberfähigkeit haben. Mittels Einstellens der Finnenhöhe lässt sich für den p-Kanal-Fin-Feldeffekttransistor somit die gleiche Stromtreiberfähigkeit herstellen wie für einen n-Kanal-Fin-Feldeffekttransistor.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Bei der Fin-Feldeffekttransistor-Anordnung kann die Finne des ersten Fin-Feldeffekttransistors Dotiermaterial des p-Leitungstyps (z.B. Arsen, Phosphor) aufweisen und die Finne des zweiten Fin-Feldeffekttransistors entweder Dotiermaterial des n-Leitungstyps (z.B. Aluminium, Bor) aufweisen oder von Dotiermaterial frei sein (bzw. lediglich geringe Mengen intrinsischer Dotierung aufweisen). Es ist also nicht erforderlich, dass die Kanal-Bereiche von beiden Fin-Feldeffekttransistoren der Fin-Feldeffekttransistor-Anordnung dotiert sind, vielmehr lassen sich die vorteilhaften Wirkungen der Erfindung auch dann erreichen, wenn einer der Kanal-Bereiche dotiert ist und der andere entweder mit Dotieratomen des entgegengesetzten Leitungstyps dotiert ist oder undotiert ist.
  • Daher kann bei der Fin-Feldeffekttransistor-Anordnung die Finne des ersten Fin-Feldeffekttransistors entweder Dotiermaterial des p-Leitungstyps aufweisen oder von Dotiermaterial frei sein und die Finne des zweiten Fin-Feldeffekttransistors Dotiermaterial des n-Leitungstyps aufweisen.
  • Allgemeiner ausgedrückt können die beiden Fin-Feldeffekttransistoren unterschiedliche Leitungstypen aufweisen, wobei die daraus resultierenden unterschiedlichen Transistoreigenschaften (v.a. Stromtreiberfähigkeiten) mittels Einstellens unterschiedlicher Finnenhöhen ausgeglichen werden können.
  • Die Fin-Feldeffekttransistor-Anordnung der Erfindung kann als CMOS-Anordnung eingerichtet sein, d.h. als Anordnung aus n-Kanal-Fin-Feldeffekttransistoren und p-Kanal-Fin-Feldeffekttransistoren, wobei mittels Justierens der Höhe der Finne der beiden Transistortypen die Stromtreiberfähigkeiten und sonstige Transistoreigenschaften aufeinander abgestimmt werden können. Hierfür wird die Höhe des Fin-Feldeffekttransistors des p-Leitungstyps in der Regel höher gewählt als die des n-Fin-Feldeffekttransistors.
  • Die Höhe der Finne des ersten Fin-Feldeffekttransistors und die Höhe der Finne des zweiten Fin-Feldeffekttransistors können derart justiert sein, dass die Stromtreiberfähigkeit des ersten Fin-Feldeffekttransistors im Wesentlichen gleich der Stromtreiberfähigkeit des zweiten Fin-Feldeffekttransistors ist. Ein derart erhaltener integrierter Schaltkreis weist eine gute Qualität und reproduzierbare Eigenschaften auf.
  • Das Substrat kann ein SOI-Substrat (Silicon-on-insulator) sein. In diesem Fall können die Finnen in der oberen Silizium-Schicht eine solchen SOI-Substrats gebildet werden. Da die Finnenhöhe in diesem Fall durch die Dicke des SOI-Substrats, insbesondere der oberen Silizium-Schicht eines SOI-Substrats bestimmt ist, ist ein SOI-Substrat vorteilhaft, das unterschiedliche Top-Silizium-Dicken aufweist.
  • Die Finne des ersten Fin-Feldeffekttransistors und/oder die Finne des zweiten Fin-Feldeffekttransistors ist oder sind vorzugsweise zumindest zum Teil auf bzw. in der oberen Silizium-Schicht des SOI-Substrats gebildet.
  • Bei der Fin-Feldeffekttransistor-Anordnung der Erfindung kann oder können die Finne des ersten Fin-Feldeffekttransistors und/oder die Finne des zweiten Fin-Feldeffekttransistors in mehrere nebeneinander gebildete Halbleiter-Teilfinnen aufgeteilt sein. Dadurch kann die Stromtreiberfähigkeit des Transistors durch die Kombination zweier Maßnahmen eingestellt werden, nämlich mittels Einstellens unterschiedlicher Finnenhören und mittels Vorsehens der Finne als eine Anordnung mehrerer Halbleiter-Teilfinnen. Das Realisieren einer Finne als mehrere Teilfinnen ist in [2] beschrieben. Die mehreren Halbleiter-Teilfinnen können zwischen zwei gemeinsamen Source-/Drain-Anschlüssen des Fin-Feldeffekttransistors vorgesehen sein und im Wesentlichen parallel zueinander angeordnet sein. Somit kann eine gewünschte Stromtreiberfähigkeit eines Transistors eingestellt werden, indem zwischen der Anzahl der Teilfinnen (je weniger, desto geringer der Flächenbedarf) und der Höhe der Teilfinnen (je geringer, desto geringer die Topologie) ein für einen Anwendungsfall geeigneter Ausgleich getroffen wird.
  • Bei der Fin-Feldeffekttransistor-Anordnung gemäß dieser Ausgestaltung können die Höhe der Finne des ersten Fin-Feldeffekttransistors und die Höhe der Finne des zweiten Fin-Feldeffekttransistors und die Anzahl der Teilfinnen des ersten Fin-Feldeffekttransistors und die Anzahl der Teilfinnen des zweiten Fin-Feldeffekttransistors derart justiert sein, dass die Stromtreiberfähigkeit des ersten Fin-Feldeffekttransistors im Wesentlichen gleich der Stromtreiberfähigkeit des zweiten Fin-Feldeffekttransistors ist. Mit anderen Worten wird eine gewünschte Stromtreiberfähigkeit oder sonstige Transistoreigenschaft eingestellt, indem die Finnenhöhe und die Finnenanzahl als Justierparameter verwendet werden. Vorzugsweise weist zumindest einer der Fin-Feldeffekttransistor-Anordnung mindestens zwei Teilfinnen auf.
  • Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Anordnung beschrieben. Ausgestaltungen der Fin-Feldeffekttransistor-Anordnung gelten auch für das Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Anordnung und umgekehrt.
  • Im Weiteren werden insbesondere Ausgestaltungen derart beschrieben, wie Finnen unterschiedlicher Höhe der Fin-Feldeffekttransistoren realisiert werden können.
  • Gemäß einer Ausgestaltung kann hierfür zwischen dem Substrat und der Finne des zweiten Fin-Feldeffekttransistors eine elektrisch isolierende Schicht gebildet werden. Die Dicke der elektrisch isolierenden Schicht kann z.B. so vorgesehen werden, dass die Dicke gemeinsam mit der Höhe der Finne des zweiten Fin-Feldeffekttransistors im Wesentlichen gleich der Höhe der Finne des ersten Fin-Feldeffekttransistors ist. Dadurch können die unterschiedlichen Topologien aufgrund der unterschiedlichen Höhen der Finne des ersten und des zweiten Fin-Feldeffekttransistors ausgeglichen werden, was für eine nachfolgende Prozessierung vorteilhaft sein kann.
  • Alternativ zu der beschriebenen Ausgestaltung kann auf der Finne des zweiten Fin-Feldeffekttransistors eine elektrisch isolierende Schicht gebildet werden. In diesem Fall ist die Finne des zweiten Fin-Feldeffekttransistors z.B. direkt auf dem Substrat gebildet und eine elektrisch isolierende Schicht darüber abgeschieden. Dadurch ist es möglich, mit der elektrisch isolierenden Schicht als Abstandhalter bzw. als Höhenausgleichsstruktur die unterschiedlichen Höhen der Finne der ersten und des zweiten Feldeffekttransistoren auszugleichen, und dadurch eine Schicht-Anordnung mit einer gleichmäßigeren Topologie zu erhalten. Insbesondere kann die Dicke der elektrisch isolierenden Schicht gemäß der beschriebenen Ausgestaltungen derart justiert werden, dass die elektrisch isolierende Schicht gemeinsam mit der Finne des zweiten Fin-Feldeffekttransistors eine Höhe hat, die im Wesentlichen gleich der Höhe der Finne des ersten Fin-Feldeffekttransistors ist.
  • Gemäß einer alternativen Ausgestaltung können die Finne des ersten Fin-Feldeffekttransistors und die Finne des zweiten Fin-Feldeffekttransistors gebildet werden, indem eine gemeinsame Halbleiter-Schicht auf dem Substrat gebildet und strukturiert wird, so dass eine die Finne des ersten Fin-Feldeffekttransistors bildende erste lateral begrenzte Schicht gebildet wird und eine zweite lateral begrenzte Schicht gebildet wird. Die Finne des zweiten Fin-Feldeffekttransistors kann dann gebildet werden, indem Material der zweiten lateral begrenzten Schicht entfernt wird. Anders ausgedrückt wird zum Bilden der Finne des zweiten Fin-Feldeffekttransistors Halbleitermaterial von der zweiten lateral begrenzten Schicht entfernt (beispielsweise mittels Ätzens entfernt, wobei dann die Finne des ersten Fin-Feldeffekttransistors mittels Bedeckens mit einer Hilfsstruktur vor einem Ätzen geschützt sein sollte), wodurch die Höhe der Finne des zweiten Fin-Feldeffekttransistors gegenüber der Höhe der Finne des ersten Fin-Feldeffekttransistors verringert wird.
  • Gemäß einem anderen alternativen Verfahren wird die Finne des ersten Fin-Feldeffekttransistors und die Finne des zweiten Fin-Feldeffekttransistors aus einer Oberflächen-Halbleiterschicht eines planaren Substrats gebildet, welche Oberflächen-Halbleiterschicht im Bereich des ersten Fin-Feldeffekttransistors eine größere Dicke aufweist als in dem Bereich des zweiten Fin-Feldeffekttransistors. Hierfür kann die aus [1], insbesondere aus 6 von [1], bekannte Schichtenfolge als Ausgangssubstrat verarendet werden. Demgemäß wird eine Isolator-Schicht mit einer gestuften Oberfläche vorgesehen, wobei auf der gestuften Oberfläche eine Halbleiter-Schicht mit unterschiedlichen Dicken vorgesehen ist. Indem der erste Fin-Feldeffekttransistor (jener mit der höheren Finne) in einem Halbleiterbereich des Substrats gemäß [1] gebildet wird, in welcher die Halbleiter-Schicht eine größere Dicke aufweist, und indem die Finne des zweiten Fin-Feldeffekttransistors (jener mit der niedrigeren Finne) in einem Bereich des Substrats [1] gebildet wird, in welchem die Halbleiter-Schicht eine geringere Dicke aufweist, ist eine Fin-Feldeffekttransistor-Anordnung fertigbar, die eine geringe Oberflächentopologie aufweist.
  • Als Substrat kann ein SOI-Substrat (Silicon-on-insulator) verwendet werden, das insbesondere teilweise oder vollständig an Ladungsträgern verarmt sein kann und/oder ein Dünnschicht-SOI-Substrat sein kann.
  • Die Finne des ersten Fin-Feldeffekttransistors und/oder die Finne des zweiten Fin-Feldeffekttransistors kann oder können zumindest zum Teil aus der oberen Silizium-Schicht des SOI-Substrats gebildet werden.
  • In die Finne des ersten Fin-Feldeffekttransistors und/oder in die Finne des zweiten Fin-Feldeffekttransistors kann Dotiermaterial eingebracht werden. Dieses Dotiermaterial kann in jedem der Fin-Feldeffekttransistoren Dotiermaterial des p-Leitungstyps (zum Beispiel Arsen oder Phosphor) oder des n-Leitungstyps (zum Beispiel Aluminium oder Bor) sein. Dadurch kann eine CMOS-Anordnung geschaffen werden oder eine sonstige Schaltkreis-Anordnung, in der sowohl p-Kanal-Transistoren als auch n-Kanal-Transistoren mit aufeinander anpassbaren Transistoreigenschaften enthalten sind.
  • Das Dotiermaterial kann insbesondere unter Verwendung des Plasma Immersion Ion Implantation Verfahrens, das Rapid Vapor-Phase Doping Verfahrens oder des Solid Phase Diffusion Verfahrens eingebracht werden. Diese Verfahren eignen sich besonders als Dotierverfahren zum Dotieren von Finnen, insbesondere von Finnen einer großen Höhe.
    •
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • 1A und 1B Draufsichten eines n-MOS-Transistors und eines p-MOS-Transistors gemäß dem Stand der Technik,
  • 1C und 1D Draufsichten eines n-MOS-Fin-Feldeffekttransistors und eines p-MOS-Fin-Feldeffekttransistors, jeweils mit einer Mehrzahl von Teilfinnen, gemäß dem Stand der Technik,
  • 2A und 2B perspektivische Ansichten eines n-MOS-Fin-Feldeffekttransistors und eines p-MOS-Fin-Feldeffekttransistors gemäß einem Ausführungsbeispiel der Erfindung,
  • 3 eine Querschnittsansicht einer Fin-Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung,
  • 4 eine Querschnittsansicht einer Fin-Feldeffekttransistor-Anordnung gemäß einem anderen Ausführungsbeispiel der Erfindung,
  • 5 eine Querschnittsansicht einer Fin-Feldeffekttransistor-Anordnung gemäß noch einem anderen Ausführungsbeispiel der Erfindung.
  • Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
  • Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
  • Im Weiteren werden bezugnehmend auf 2A, 2B ein n-MOS-Fin-Feldeffekttransistor 200 und ein p-MOS-Fin-Feldeffekttransistor 210 beschrieben, welche in einer erfindungsgemäßen Fin-Feldeffekttransistor-Anordnung und in gemeinsamen Substrat integriert sind.
  • Die Fin-Feldeffekttransistor-Anordnung aus 2A, 2B, welche den n-MOS-Fin-Feldeffekttransistor 200 und den p-MOS-Fin-Feldeffekttransistor 210 enthält, weist ein Silizium-Substrat 220 auf, auf welchem eine Siliziumoxid-Schicht 221 gebildet ist. Obgleich in 2A, 2B Transistoren 200, 210 separat dargestellt sind, sind beide Fin-Feldeffekttransistoren 200, 210 in demselben Substrat 220 monolithisch integriert.
  • Der n-MOS-Fin-Feldeffekttransistor 200 enthält eine Silizium-Finne der Höhe h2. In der Silizium-Finne des n-MOS-Fin-Feldeffekttransistors 200 ist ein erster Source-/Drain-Bereich 201 und ein zweiter Source-/Drain-Bereich 202 gebildet. Zwischen dem ersten Source-/Drain-Bereich 201 und dem zweiten Source-/Drain-Bereich 202 ist ein Kanal-Bereich 203 gebildet, dessen elektrische Leitfähigkeit mittels eines Gate-Bereichs 204 steuerbar ist, welcher über der Silizium-Finne gebildet ist. Zwischen dem Gate-Bereich 204 und der Silizium-Finne ist eine Gate-isolierende Schicht (nicht gezeigt) angeordnet.
  • Der in 2B gezeigte p-MOS-Fin-Feldeffekttransistor 210 enthält eine Silizium-Finne der Höhe h2. In der Silizium-Finne des p-MOS-Fin-Feldeffekttransistors 210 sind ein erster Source-/Drain-Bereich 211 und ein zweiter Source-/Drain-Bereich 212 als implantierte Bereiche der Finne gebildet, wobei zwischen den Source-/Drain-Bereichen 211, 212 ein Kanal-Bereich 213 angeordnet ist. Die elektrische Leitfähigkeit des Kanal-Bereichs 213 ist mittels Anlegens eines elektrischen Signals an einem Gate-Bereich 214 steuerbar, welcher von dem Kanal-Bereich mittels einer Gate-isolierenden Schicht (nicht gezeigt) elektrisch isoliert ist.
  • Indem die Höhe der Silizium-Finne des n-MOS-Fin-Feldeffekttransistors 200 geringer vorgesehen wird als bei dem p-MOS-Fin-Feldeffekttransistor 210 (h1<h2), sind die Stromtreiberfähigkeiten der Transistoren 200, 210 identisch. Im Unterschied zu den herkömmlichen Anordnungen in 1A, 1B bzw. in 2A, 2B führt die Anpassung der Stromtreiberfähigkeiten der Transistoren 200, 210 nicht zu einer Erhöhung des Platzbedarfs der Transistoren 200, 210 auf dem Silizium-Substrat 220, da lediglich in einer Dimension senkrecht zur Substratoberfläche unterschiedliche Dimensionen der Bauelemente (nämlich der Silizium-Finnen) erforderlich sind. Somit ist eine Optimierung der erforderlichen Layout-Fläche bei der erfindungsgemäßen CMOS-Fin-Feldeffekttransistor-Anordnung aus 2A, 2B erreicht.
  • Im Weiteren wird bezugnehmend auf 3 eine Fin-Feldeffekttransistor-Anordnung 300 gemäß einem Ausführungsbeispiel der Erfindung beschrieben.
  • Die Fin-Feldeffekttransistor-Anordnung 300 ist in einem Silizium-Substrat 301 integriert, auf dem eine Siliziumoxid- Schicht 302 gebildet ist. Auf einem ersten Oberflächenbereich der Fin-Feldeffekttransistor-Anordnung 300, nämlich in einem n-MOS-Fin-Feldeffekttransistor-Bereich 305, ist eine erste Silizium-Finne einer Höhe h1 gebildet, die geringer ist als die Höhe h2 einer zweiten Silizium-Finne 304 in einem p-MOS-Fin-Feldeffekttransistor-Bereich 306. Die Fin-Feldeffekttransistor-Anordnung 300 ist auf bzw. in einem SOI-Substrat (Silicon-on-insulator) gebildet. Der Gate-Bereich, die Gate-isolierende Schicht und die Source-/Drain-Bereiche der Fin-Feldeffekttransistoren der Fin-Feldeffekttransistoren-Anordnung 300 sind in 3 nicht gezeigt.
  • Die Fin-Feldeffekttransistor-Anordnung 300 wird gebildet, indem das SOI-Substrat einem Lithographie- und einem Ätzverfahren unterzogen wird, so dass aus der oberen Silizium-Schicht des SOI-Substrats (das heißt der Silizium-Schicht, die oberhalb der Siliziumoxid-Schicht 302 angeordnet war) eine erste lateral begrenzte Schichtenfolge und eine zweite lateral begrenzte Schichtenfolge gebildet werden. Die erste lateral begrenzte Schichtenfolge bildet die zweite Silizium-Finne 304. Um Silizium-Finnen 303, 304 unterschiedlicher Höhen (h1<h2) zu erreichen, wird in einem nachfolgenden Verfahrensschritt der p-MOS-Fin-Feldeffekttransistor-Bereich 306 mit Photoresistmaterial bedeckt und so vor einem Entfernen von Siliziummaterial von der zweiten Silizium-Finne 304 geschützt. Nachfolgend wird die zweite lateral begrenzte Schichtenfolge einem Ätzverfahren unterzogen, wodurch die zweite lateral begrenzte Schichtenfolge derart zurückgeätzt wird, dass dadurch die erste Silizium-Finne 303 mit einer geringeren Höhe h1 als die Silizium-Finne 304 (Höhe h2) gebildet wird. Anders ausgedrückt wird eine niedrigere Siliziumhöhe mittels Rückätzens von Silizium erreicht.
  • Im Weiteren wird bezugnehmend auf 4 eine Fin-Feldeffekttransistor-Anordnung 400 gemäß einem anderen Ausführungsbeispiel der Erfindung beschrieben.
  • Die in 4 gezeigte Fin-Feldeffekttransistor-Anordnung 400 unterscheidet sich von der in 3 gezeigten Fin-Feldeffekttransistor-Anordnung 300 dadurch, dass zusätzlich auf der ersten Silizium-Finne 303 eine Siliziumoxid-Struktur 401 aufgebracht ist. Diese zusätzliche Siliziumoxid-Struktur 401, welche alternativ auch aus Siliziumnitrid-Material hergestellt werden kann, bewirkt, dass in dem p-MOS-Fin-Feldeffekttransistor-Bereich 305 dieselbe Topologie (d.h. dieselbe Oberflächenstruktur) erreicht ist wie in dem p-MOS-Fin-Feldeffekttransistor-Bereich 306. Dies bewirkt Vorteile bei nachfolgenden Lithographie- und Planarisierungsschritten.
  • Im Weiteren wird bezugnehmend auf 5 eine Fin-Feldeffekttransistor-Anordnung 500 gemäß noch einem anderen Ausführungsbeispiel der Erfindung beschrieben.
  • Die in 5 gezeigte Fin-Feldeffekttransistor-Anordnung 500 unterscheidet sich von den in 3 und 4 gezeigten Fin-Feldeffekttransistor-Anordnungen 300, 400 dadurch, dass die Fin-Feldeffekttransistor-Anordnung 500 ausgehend von einem Substrat gebildet wird, wie es beispielsweise in 6 von [1] beschrieben ist. Dort ist ein Substrat mit einer Trägerschicht und einer Isolator-Schicht mit einer gestuften Oberfläche mit unterschiedlichen Oberflächenbereichen auf der Trägerschicht beschrieben, wobei auf der gestuften Oberfläche der Isolator-Schicht eine Halbleiter-Schicht gebildet ist, welche in unterschiedlichen Oberflächenbereichen eine unterschiedliche Halbleiterdicke aufweist, so dass im Ergebnis ein Substrat mit planarer Oberfläche gebildet ist.
  • Als Trägerschicht dient bei der Fin-Feldeffekttransistor-Anordnung 500 das Silizium-Substrat 301. Die gestufte Oberfläche wird dadurch gebildet, dass in dem n-MOS-Fin-Feldeffektransistor-Bereich 305 eine Siliziumoxid-Struktur vorhanden ist, die aus der Siliziumoxid-Schicht 302 und der darauf gebildeten Zusatz-Siliziumoxid-Schicht 501 gebildet ist. In dem p-MOS-Fin-Feldeffekttransistor-Bereich 306 ist die Zusatz-Siliziumoxid-Schicht 501 nicht vorgesehen, so dass die Siliziumoxid-Schicht in diesem Bereich einzig von der Siliziumoxid-Schicht 302 gebildet ist. Das in 6 von [1] gezeigte Substrat enthält eine Halbleiter-Schicht, welche mit einer planaren Oberfläche abschließt. Diese Halbleiter-Schicht ist in 5 nur noch in Form der ersten Silizium-Finne 303 und der zweiten Silizium-Finne 304 zu erkennen. Unter Verwendung eines Lithographie- und eines Ätzverfahrens wird ausgehend von 6 von [1] die in unterschiedlichen Bereichen des Substrats unterschiedliche Halbleiter-Schichtdicke derart strukturiert, dass dadurch die erste Silizium-Finne 303 bzw. die zweite Silizium-Finne 304 gebildet werden, welche unterschiedliche Höhen h1<h2 aufweisen, deren obere Endabschnitte jedoch auf der gleichen Höhe angeordnet sind.
  • Somit ist eine Fin-Feldeffekttransistor-Anordnung 500 bereitgestellt, bei welcher der n-MOS-Fin-Feldeffekttransistor und der p-MOS-Fin-Feldeffekttransistor im Wesentlichen dieselbe Höhe aufweisen.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
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    • [2] Anil, KG et al. (2003) 'Layout Density Analysis of FinFETs', ESSDERC 2003, 16.-18.09.2003 Estoril, Portugal
    • 100
    n-MOS-Feldeffekttransistor
    101
    erster Source-/Drain-Bereich
    102
    zweiter Source-/Drain-Bereich
    103
    Kanal-Bereich
    104
    Gate-Bereich
    110
    p-MOS-Feldeffekttransistor
    111
    erster Source-/Drain-Bereich
    112
    zweiter Source-/Drain-Bereich
    113
    Kanal-Bereich
    114
    Gate-Bereich
    120
    n-MOS-Fin-Feldeffekttransistor
    121
    erster Source-/Drain-Bereich
    122
    zweiter Source-/Drain-Bereich
    123
    Kanal-Bereich
    124
    Gate-Bereich
    125
    erste Silizium-Teilfinne
    126
    erste Silizium-Teilfinne
    130
    p-MOS-Fin-Feldeffekttransistor
    131
    erster Source-/Drain-Bereich
    132
    zweiter Source-/Drain-Bereich
    133
    Kanal-Bereich
    134
    Gate-Bereich
    135
    Silizium-Teilfinnen
    200
    n-MOS-Fin-Feldeffekttransistor
    201
    erster Source-/Drain-Bereich
    202
    zweiter Source-/Drain-Bereich
    203
    Kanal-Bereich
    204
    Gate-Bereich
    210
    p-MOS-Fin-Feldeffekttransistor
    211
    erster Source-/Drain-Bereich
    212
    zweiter Source-/Drain-Bereich
    213
    Kanal-Bereich
    214
    Gate-Bereich
    220
    Silizium-Substrat
    221
    Siliziumoxid-Schicht
    300
    Fin-Feldeffekttransistor-Anordnung
    301
    Silizium-Substrat
    302
    Siliziumoxid-Schicht
    303
    erste Silizium-Finne
    304
    zweite Silizium-Finne
    305
    n-MOS-Fin-Feldeffekttransistor-Bereich
    306
    p-MOS-Fin-Feldeffekttransistor-Bereich
    400
    Fin-Feldeffekttransistor-Anordnung
    401
    Siliziumoxid-Struktur
    500
    Fin-Feldeffekttransistor-Anordnung
    501
    Zusatz-Siliziumoxid-Schicht

Claims (19)

  1. Fin-Feldeffekttransistor-Anordnung • mit einem Substrat; • mit einem ersten Fin-Feldeffekttransistor auf und/oder in dem Substrat, der eine Finne aufweist, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet ist, und über welcher der Gate-Bereich gebildet ist; • mit einem zweiten Fin-Feldeffekttransistor auf und/oder in dem Substrat, der eine Finne aufweist, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet ist, und über welcher der Gate-Bereich gebildet ist; • wobei die Höhe der Finne des ersten Fin-Feldeffekttransistors größer ist als die Höhe der Finne des zweiten Fin-Feldeffekttransistors.
  2. Fin-Feldeffekttransistor-Anordnung nach Anspruch 1, bei welcher die Finne des ersten Fin-Feldeffekttransistors Dotiermaterial des p-Leitungstyps aufweist und die Finne des zweiten Fin-Feldeffekttransistors entweder Dotiermaterial des n-Leitungstyps aufweist oder von Dotiermaterial im Wesentlichen frei ist.
  3. Fin-Feldeffekttransistor-Anordnung nach Anspruch 1, bei welcher die Finne des ersten Fin-Feldeffekttransistors Dotiermaterial des p-Leitungstyps aufweist oder von Dotiermaterial im Wesentlichen frei ist und bei der die Finne des zweiten Fin-Feldeffekttransistors Dotiermaterial des n-Leitungstyps aufweist.
  4. Fin-Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 3, eingerichtet als CMOS-Anordnung.
  5. Fin-Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 4, bei der die Höhe der Finne des ersten Fin-Feldeffekttransistors und die Höhe der Finne des zweiten Fin-Feldeffekttransistors derart justiert sind, dass die Stromtreiberfähigkeit des ersten Fin-Feldeffekttransistors im Wesentlichen gleich der Stromtreiberfähigkeit des zweiten Fin-Feldeffekttransistors ist.
  6. Fin-Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 5, bei der das Substrat ein Silicon-on-insulator-Substrat ist.
  7. Fin-Feldeffekttransistor-Anordnung nach Anspruch 6, bei der die Finne des ersten Fin-Feldeffekttransistors und/oder die Finne des zweiten Fin-Feldeffekttransistors zumindest zum Teil aus der oberen Silizium-Schicht des Silicon-on-insulator-Substrats gebildet ist oder sind.
  8. Fin-Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 7, bei der die Finne des ersten Fin-Feldeffekttransistors und/oder die Finne des zweiten Fin-Feldeffekttransistors in mehrere nebeneinander gebildete Halbleiter-Teilfinnen aufgeteilt ist oder sind.
  9. Fin-Feldeffekttransistor-Anordnung nach Anspruch 8, bei der die Höhe der Finne des ersten Fin-Feldeffekttransistors und die Höhe der Finne des zweiten Fin-Feldeffekttransistors und die Anzahl der Teilfinnen des ersten Fin-Feldeffekttransistors und die Anzahl der Teilfinnen des zweiten Fin-Feldeffekttransistors derart justiert sind, dass die Stromtreiberfähigkeit des ersten Fin-Feldeffekttransistors im Wesentlichen gleich der Stromtreiberfähigkeit des zweiten Fin-Feldeffekttransistors ist.
  10. Verfahren zum Herstellen einer Fin-Feldeffekttransistor- Anordnung, bei dem • ein erster Fin-Feldeffekttransistor auf und/oder in einem Substrat gebildet wird und mit einer Finne gebildet wird, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet wird, und über welcher der Gate-Bereich gebildet wird; • ein zweiter Fin-Feldeffekttransistor auf und/oder in dem Substrat gebildet wird und mit einer Finne gebildet wird, in welcher der Kanal-Bereich zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet wird, und über welcher der Gate-Bereich gebildet wird; • wobei die Höhe der Finne des ersten Fin-Feldeffekttransistors größer vorgesehen wird als die Höhe der Finne des zweiten Fin-Feldeffekttransistors.
  11. Verfahren nach Anspruch 10, bei dem zwischen dem Substrat und der Finne des zweiten Fin-Feldeffekttransistors eine elektrisch isolierende Schicht gebildet wird.
  12. Verfahren nach Anspruch 11, bei dem auf der Finne des zweiten Fin-Feldeffekttransistors eine elektrisch isolierende Schicht gebildet wird.
  13. Verfahren nach Anspruch 10 oder 11, bei dem die Dicke der elektrisch isolierenden Schicht derart justiert wird, dass die elektrisch isolierende Schicht gemeinsam mit der Finne des zweiten Fin-Feldeffekttransistors eine Höhe hat, die im Wesentlichen gleich der Höhe der Finne des ersten Fin-Feldeffekttransistors ist.
  14. Verfahren nach Anspruch 10, bei dem die Finne des ersten Fin-Feldeffekttransistors und die Finne des zweiten Fin-Feldeffekttransistors gebildet werden, indem • eine gemeinsame Halbleiter-Schicht auf dem Substrat gebildet und strukturiert wird, womit eine die Finne des ersten Fin-Feldeffekttransistors bildende erste lateral begrenzte Schicht gebildet wird und eine zweite lateral begrenzte Schicht gebildet wird; • die Finne des zweiten Fin-Feldeffekttransistors gebildet wird, indem Material der zweiten lateral begrenzten Schicht entfernt wird.
  15. Verfahren nach Anspruch 10, bei dem die Finne des ersten Fin-Feldeffekttransistors und die Finne des zweiten Fin-Feldeffekttransistors aus einer Oberflächen-Halbleiter-Schicht eines planaren Substrats gebildet werden, welche Oberflächen-Halbleiter-Schicht in dem Bereich des ersten Fin-Feldeffekttransistors eine größere Dicke aufweist als in dem Bereich des zweiten Fin-Feldeffekttransistors.
  16. Verfahren nach einem der Ansprüche 10 bis 15, bei dem als Substrat ein Silicon-on-insulator-Substrat verwendet wird.
  17. Verfahren nach Anspruch 16, bei dem die Finne des ersten Fin-Feldeffekttransistors und/oder die Finne des zweiten Fin-Feldeffekttransistors zumindest zum Teil aus der oberen Silizium-Schicht des Silicon-on-insulator-Substrats gebildet wird oder werden.
  18. Verfahren nach einem der Ansprüche 10 bis 17, bei dem in die Finne des ersten Fin-Feldeffekttransistors und/oder in die Finne des zweiten Fin-Feldeffekttransistors Dotiermaterial eingebracht wird.
  19. Verfahren nach Anspruch 18, bei dem das Dotiermaterial unter Verwendung von • Plasma Immersion Ion Implantation; • Rapid Vapor-Phase Doping; oder • Solid Phase Diffusion eingebracht wird.
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