JPS59132646A - Ｃｍｏｓインバ−タ - Google Patents
Ｃｍｏｓインバ−タInfo
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- JPS59132646A JPS59132646A JP58006919A JP691983A JPS59132646A JP S59132646 A JPS59132646 A JP S59132646A JP 58006919 A JP58006919 A JP 58006919A JP 691983 A JP691983 A JP 691983A JP S59132646 A JPS59132646 A JP S59132646A
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- Pending
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- 230000037230 mobility Effects 0.000 claims abstract description 8
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 239000006185 dispersion Substances 0.000 abstract description 6
- 239000000969 carrier Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路などにおいてＰチャネルＭＯ８電界効
果トランジスタ（以下ＰＭＯ８Ｔと記す）とＮチャネル
ＭＯ８電界効果トランジスタ（以下ＮＭＯ８Ｔと記す）
から形成されるＣＭＯＳインバータに関する。
果トランジスタ（以下ＰＭＯ８Ｔと記す）とＮチャネル
ＭＯ８電界効果トランジスタ（以下ＮＭＯ８Ｔと記す）
から形成されるＣＭＯＳインバータに関する。
第１図にＣＭＯＳインバータの基本的構造図を示す。Ｎ
型基板１にＰ型不純物を拡散したＰウェル２が形成され
ている。Ｐウェル２内にはさらにドナー不純物を拡散し
たＮ型拡散層３，４が形成されておりそれぞれＮＭＯ８
Ｔのソースおよびドレインとなっている。またＰウェル
２外には二つのアクセプタ不純物を拡散し７’（Ｐ型拡
散層５，６が形成されており、それぞれＰＭＯ８Ｔのソ
ース、ドレインとなっている。ゲート酸化膜７およびゲ
ート電極８はＮ型拡散層３，４と共にＮＭＯ８Ｔを構成
している。またゲート酸化膜９およびゲート電極１０は
Ｐ型拡散層５，６と共にＰＭＯ８Ｔを構成している。Ｎ
ＭＯ８Ｔのドレイン領域４とＰＭＯ８Ｔのドレイン領域
６は接続されて出力端子Ｖ。ｕｔを構成し、ＮＭＯ８Ｔ
のゲート電極８とＰＭＯ８’ｌ’のゲート電極１０は接
続されて入力端子Ｖ、を構成していＩｎ る。ＮＭＯ８Ｔのソース領域３およびＰウェル２はアー
ス電位に接地されており、Ｎ型基板１およびＰＭＯ８Ｔ
のソース領域５は電源電圧■。０に接続されている。
型基板１にＰ型不純物を拡散したＰウェル２が形成され
ている。Ｐウェル２内にはさらにドナー不純物を拡散し
たＮ型拡散層３，４が形成されておりそれぞれＮＭＯ８
Ｔのソースおよびドレインとなっている。またＰウェル
２外には二つのアクセプタ不純物を拡散し７’（Ｐ型拡
散層５，６が形成されており、それぞれＰＭＯ８Ｔのソ
ース、ドレインとなっている。ゲート酸化膜７およびゲ
ート電極８はＮ型拡散層３，４と共にＮＭＯ８Ｔを構成
している。またゲート酸化膜９およびゲート電極１０は
Ｐ型拡散層５，６と共にＰＭＯ８Ｔを構成している。Ｎ
ＭＯ８Ｔのドレイン領域４とＰＭＯ８Ｔのドレイン領域
６は接続されて出力端子Ｖ。ｕｔを構成し、ＮＭＯ８Ｔ
のゲート電極８とＰＭＯ８’ｌ’のゲート電極１０は接
続されて入力端子Ｖ、を構成していＩｎ る。ＮＭＯ８Ｔのソース領域３およびＰウェル２はアー
ス電位に接地されており、Ｎ型基板１およびＰＭＯ８Ｔ
のソース領域５は電源電圧■。０に接続されている。
このようなＣＭＯＳインバータを設計する場合、ＰＭＯ
８ＴとＮＭＯ８Ｔの形状９寸法などは通常動作速度や電
流容量などだけから決定されている。しかし、各種不純
物の拡散濃度のばらつきなどから、ＣＭＯ８（／バーク
のスレッシュホールド電圧は変動してしまい、歩留り低
下の原因となることがある。
８ＴとＮＭＯ８Ｔの形状９寸法などは通常動作速度や電
流容量などだけから決定されている。しかし、各種不純
物の拡散濃度のばらつきなどから、ＣＭＯ８（／バーク
のスレッシュホールド電圧は変動してしまい、歩留り低
下の原因となることがある。
この発明は上述の欠点を除去して、スレッシュホールド
電圧のばらつきを考慮に入れて設計されたよす安定々ス
レッシュホールド電圧をもつＣＭＯＳインバータを提供
することを目的とする。
電圧のばらつきを考慮に入れて設計されたよす安定々ス
レッシュホールド電圧をもつＣＭＯＳインバータを提供
することを目的とする。
今、第１図に示すようにＰＭＯ８Ｔのゲート長を躯ＰＭ
Ｏ８Ｔのゲート幅をＷｌ、ＮＭＯ８Ｔのゲート長を採、
ＮＭＯ８Ｔのゲート幅を札とする。またＰＭＯ８Ｔ ノ
スＬ／ ツシュ＊ −ル）”ｉ＠；圧ｔ−Ｖ□、 、Ｐ
ＭＯ８Ｔの利？ｌＸ＆をに、、ＮＭＯ８Ｔのスレッシュ
ホールド電圧をＶ、、、ＮＭＯ８Ｔの利得係数を礼とす
る。Ｋ。
Ｏ８Ｔのゲート幅をＷｌ、ＮＭＯ８Ｔのゲート長を採、
ＮＭＯ８Ｔのゲート幅を札とする。またＰＭＯ８Ｔ ノ
スＬ／ ツシュ＊ −ル）”ｉ＠；圧ｔ−Ｖ□、 、Ｐ
ＭＯ８Ｔの利？ｌＸ＆をに、、ＮＭＯ８Ｔのスレッシュ
ホールド電圧をＶ、、、ＮＭＯ８Ｔの利得係数を礼とす
る。Ｋ。
および礼は次式で表わされる。
ヘー（μ、ε。、、Ｗ、 ） ／ （２’ｏｘｐ Ｌ、
） （１）ＫＮ＝（μ、ε。ｘＮｗＮ）／（
２ｔｏｘＮＬＮ）（２）ここでμ、およびμ、はそれぞ
れＰＭＯ８Ｔのチャンネル内の正孔の平均表面移動度お
よびＮＭＯ８Ｔのチャンネル内の電子の平均表面移動度
、εＯＸＰおよび’ＯＸ ＮはそれぞれＰＭＯ８Ｔおよ
びＮＭＯ８Ｔのゲート酸化膜の誘電率、ｔＯＸＰおよび
ｔ。８、はそれぞれＰＭＯ８ＴおよびＮＭＯ８Ｔのゲー
ト酸化膜厚である。
） （１）ＫＮ＝（μ、ε。ｘＮｗＮ）／（
２ｔｏｘＮＬＮ）（２）ここでμ、およびμ、はそれぞ
れＰＭＯ８Ｔのチャンネル内の正孔の平均表面移動度お
よびＮＭＯ８Ｔのチャンネル内の電子の平均表面移動度
、εＯＸＰおよび’ＯＸ ＮはそれぞれＰＭＯ８Ｔおよ
びＮＭＯ８Ｔのゲート酸化膜の誘電率、ｔＯＸＰおよび
ｔ。８、はそれぞれＰＭＯ８ＴおよびＮＭＯ８Ｔのゲー
ト酸化膜厚である。
以上のように記号を定めるとＣＭＯＳインバータのスレ
ッシュホールド電圧Ｖ、。は一般に次式で与えられる。
ッシュホールド電圧Ｖ、。は一般に次式で与えられる。
ｖ、。＝ （Ｖ、Ｎｔｒ３Ｑ、＋Ｖ、、ＩＶ、、ｌ ）
／（１＋ｙ％、／Ｒ；）（３） Ｅ （ｘ）をＸの平均値マを求める演算と定義すると、
ＶＴＰ ノ分赦６．ｔ 、 ｙ、、ノ分歓σ１．ｖＴ
ＰトＶ１Ｎノ共分散σ、Ｎならびに■□。の分散σＣ２
は次式で表わされる。
／（１＋ｙ％、／Ｒ；）（３） Ｅ （ｘ）をＸの平均値マを求める演算と定義すると、
ＶＴＰ ノ分赦６．ｔ 、 ｙ、、ノ分歓σ１．ｖＴ
ＰトＶ１Ｎノ共分散σ、Ｎならびに■□。の分散σＣ２
は次式で表わされる。
ｔ’、” ＝ Ｂ （（ＶＴＰ −ｖＴＰ ）２）
（４）σ−”’ Ｅ（（ＶＴＰ ’
ＴＮ）” ＞ （５）σｃ” ”
Ｅ （（■ＴＣ’ＴＣ）” ）
（７）統計の理論によれば（３）式よ
シ、σｃ２は次式のようになる。
（４）σ−”’ Ｅ（（ＶＴＰ ’
ＴＮ）” ＞ （５）σｃ” ”
Ｅ （（■ＴＣ’ＴＣ）” ）
（７）統計の理論によれば（３）式よ
シ、σｃ２は次式のようになる。
（８）
ここでｘ ＝ ｎζアに とおくと（８）式は次式と
なるσｃ２を最小にするＸを求めるためには（９）式を
微分して０とおけば良い。
なるσｃ２を最小にするＸを求めるためには（９）式を
微分して０とおけば良い。
すなわち
これより次式を得る。
ｘ＝ｍ＝＜ａ、ｘ＋ａ、Ｎ＞／＜ａ、＋ａ、Ｎ）（１１
１ｆｉｌ 、 （２）式を（１１）式に代入すれば次式
を得る。
１ｆｉｌ 、 （２）式を（１１）式に代入すれば次式
を得る。
５−
従ってキャリアの平均表面移動度μ２．μ８、酸化膜の
誘電率ε。ＸＰ ｌε。ＸＮ％酸化膜の膜厚ｔ。ＸＰ
ｌ ’ＯＸＮならびに分散σＰ！、σＮ２および共分散
σ、Ｎに関するデータが、同一集積回路内に単独に形成
されるＰＭＯ８ＴあるいはＮＭＯ８Ｔなどから既に得ら
れているならば、ａつ式を満足するようにＰＭＯ８Ｔの
Ｗ、／ Ｌ、、ＮＭＯ８ＴのＷＮ／ＬＮを選ぶことによ
りＣＭ）８インバータの出力のばらつきを最小に抑える
ことができる。
誘電率ε。ＸＰ ｌε。ＸＮ％酸化膜の膜厚ｔ。ＸＰ
ｌ ’ＯＸＮならびに分散σＰ！、σＮ２および共分散
σ、Ｎに関するデータが、同一集積回路内に単独に形成
されるＰＭＯ８ＴあるいはＮＭＯ８Ｔなどから既に得ら
れているならば、ａつ式を満足するようにＰＭＯ８Ｔの
Ｗ、／ Ｌ、、ＮＭＯ８ＴのＷＮ／ＬＮを選ぶことによ
りＣＭ）８インバータの出力のばらつきを最小に抑える
ことができる。
以上述べたように、本発明は同−半導体素体内にゲート
長り２、ゲート幅Ｗ、を有するＰＭＯ８Ｔとゲート長Ｌ
Ｎ、ゲート幅′焉ヨ有するＮＭＯ８Ｔが並んで設けられ
るＣＭＯＳインバータにおいて、ＰＭＯ８Ｔのチャネル
内の正孔およびＮＭＯ８Ｔのチャネル内の電子の平均表
面移動度をそれぞれμ１．μ、、ＰＭ）ＳＴおよびＮＭ
Ｏ８Ｔのゲート酸化膜の誘電率をそれぞれｇ 、ε
、厚さをそれぞれｉ 、ｔ とＯＸＰ
ＯＸＮ Ｏ
ＸＰ ＯＸＮシ、ソシてＰＭＯ８Ｔのスレッシ
ュホールド電圧 ６− ■□、ノ分散ヲσＰ２．ＮＭＯ８Ｔのスレッシュホール
ド電圧■ＴＮの分散をσＮ！ 、 Ｖ□、と■ＴＮの共
分散をσ、Ｎとするとき、 を満足するようにゲートの寸法”Ｎ ’ ＬＮ ”Ｐ
、ＬＰを選ぶもので、このようなＣＭＯＳインバータの
設計を行うことによｊ５．ＣＭＯＳインバータのスレッ
シュホールド電圧のばらつきを最小にすることができ、
ＣＭＯＳ Ｉ Ｃの製造に与える効果は極めて大きい。
長り２、ゲート幅Ｗ、を有するＰＭＯ８Ｔとゲート長Ｌ
Ｎ、ゲート幅′焉ヨ有するＮＭＯ８Ｔが並んで設けられ
るＣＭＯＳインバータにおいて、ＰＭＯ８Ｔのチャネル
内の正孔およびＮＭＯ８Ｔのチャネル内の電子の平均表
面移動度をそれぞれμ１．μ、、ＰＭ）ＳＴおよびＮＭ
Ｏ８Ｔのゲート酸化膜の誘電率をそれぞれｇ 、ε
、厚さをそれぞれｉ 、ｔ とＯＸＰ
ＯＸＮ Ｏ
ＸＰ ＯＸＮシ、ソシてＰＭＯ８Ｔのスレッシ
ュホールド電圧 ６− ■□、ノ分散ヲσＰ２．ＮＭＯ８Ｔのスレッシュホール
ド電圧■ＴＮの分散をσＮ！ 、 Ｖ□、と■ＴＮの共
分散をσ、Ｎとするとき、 を満足するようにゲートの寸法”Ｎ ’ ＬＮ ”Ｐ
、ＬＰを選ぶもので、このようなＣＭＯＳインバータの
設計を行うことによｊ５．ＣＭＯＳインバータのスレッ
シュホールド電圧のばらつきを最小にすることができ、
ＣＭＯＳ Ｉ Ｃの製造に与える効果は極めて大きい。
第１図は本発明に基づく設計が実施されるＣＭ）Ｓイン
バータの基本的構造図である。 ３・・・ＮＭＯ８Ｔソース、４・・・ＮＭＯ８’ｒドレ
イン、５・・・ＰＭＯ８Ｔソース、６・・・ＰＭＯ８Ｔ
ドレイン。 ７・・・ＮＭＯ５Ｔゲート酸化膜、８・・・ＮＭＯ８Ｔ
ゲート電極、９・・・ＰＭＯ８Ｔゲート酸化膜、１０・
・・ＰＭＯ８Ｔ ７−
バータの基本的構造図である。 ３・・・ＮＭＯ８Ｔソース、４・・・ＮＭＯ８’ｒドレ
イン、５・・・ＰＭＯ８Ｔソース、６・・・ＰＭＯ８Ｔ
ドレイン。 ７・・・ＮＭＯ５Ｔゲート酸化膜、８・・・ＮＭＯ８Ｔ
ゲート電極、９・・・ＰＭＯ８Ｔゲート酸化膜、１０・
・・ＰＭＯ８Ｔ ７−
Claims (1)
- 【特許請求の範囲】 １）同一半導体内にゲート長り１、ゲート幅Ｗ、を有す
るＰチャネルＭＯ８電解効果トランジスタＰＭＯ８Ｔと
ゲート長Ｌ、ゲート幅Ｗを有するＮチャネルＮ
ＮＭＯ８電解効果トランジ
スタＮＭＯ８Ｔが並んで設けられるものにおいて、ＰＭ
Ｏ８Ｔのチャネル内の正孔およびＮ Ｍ ＯＳ Ｔのチ
ャネル内の電子の平均表面移動度をそれぞれμ１．μ１
、ＰＭＯ８ＴおよびＮＭＯ８Ｔのケート酸化膜の誘電率
をそれぞれε。ＸＰ ｌ ’ＯＸＮ ’厚さをそれぞれ
ｔＯＸＰ ｌ ’ＯＸＮとし、そしてＰＭＯ８Ｔのス
レッシュホールド電圧■□、の分散をσ、２．！％１０
８Ｔのスレッシュホールド電圧■工、の分散をσ、２．
■□２と■ の共分散をσＰＮとするとき、 Ｎ を満足するようにケートの寸法ＷＮ、 ＬＮ、 Ｗ、
。 Ｌが選ばれたことを特徴とするＣＭＯＳインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006919A JPS59132646A (ja) | 1983-01-19 | 1983-01-19 | Ｃｍｏｓインバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006919A JPS59132646A (ja) | 1983-01-19 | 1983-01-19 | Ｃｍｏｓインバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132646A true JPS59132646A (ja) | 1984-07-30 |
Family
ID=11651639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006919A Pending JPS59132646A (ja) | 1983-01-19 | 1983-01-19 | Ｃｍｏｓインバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132646A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003054962A1 (fr) | 2001-12-13 | 2003-07-03 | Tokyo Electron Limited | Dispositif mis complementaire |
| WO2005104238A1 (de) * | 2004-04-27 | 2005-11-03 | Infineon Technologies Ag | Fin-feldeffekttransistor-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-anordnung |
-
1983
- 1983-01-19 JP JP58006919A patent/JPS59132646A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003054962A1 (fr) | 2001-12-13 | 2003-07-03 | Tokyo Electron Limited | Dispositif mis complementaire |
| EP1455393A1 (en) * | 2001-12-13 | 2004-09-08 | Tadahiro Ohmi | Complementary mis device |
| EP1455393A4 (en) * | 2001-12-13 | 2006-01-25 | Tadahiro Ohmi | DEVICE SUPPLEMENTED |
| US7202534B2 (en) | 2001-12-13 | 2007-04-10 | Tadahiro Ohmi | Complementary MIS device |
| US7566936B2 (en) | 2001-12-13 | 2009-07-28 | Tokyo Electron Limited | Complementary MIS device |
| WO2005104238A1 (de) * | 2004-04-27 | 2005-11-03 | Infineon Technologies Ag | Fin-feldeffekttransistor-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-anordnung |
| US7719059B2 (en) | 2004-04-27 | 2010-05-18 | Infineon Technologies Ag | Fin field effect transistor arrangement and method for producing a fin field effect transistor arrangement |
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