DE102016201156A1 - Halbleitervorrichtung, Halbleitervorrichtungsstruktur, Verfahren zum Bilden einer Halbleitervorrichtung und Verfahren zum Bilden einer Halbleitervorrichtungsstruktur - Google Patents

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Abstract

Die vorliegende Erfindung stellt in einem ersten Aspekt eine Halbleitervorrichtung (20) bereit, die ein Halbleitersubstrat (1) und eine Gatestruktur umfasst, die über dem Halbleitersubstrat (1) gebildet ist. Die Gatestruktur umfasst dabei einen Steg (22) und ein ferroelektrisches High-k-Material (26), das wenigstens über Seitenwandoberflächen (22s) des Stegs (22) gebildet ist. Hierbei ist eine erste Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials (26) definiert wird, das über Seitenwänden (22s) des Stegs (22) gebildet ist, kleiner als eine zweite Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials definiert wird, das über einer oberen Oberfläche (22u) des Stegs (22) gebildet ist.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, eine Halbleitervorrichtungsstruktur, ein Verfahren zum Bilden einer Halbleitervorrichtung und ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur. Die vorliegende Erfindung betrifft insbesondere FinFET-Vorrichtungsstrukturen mit Gatestrukturen, die ferroelektrische High-k-Materialien und nicht-ferroelektrische High-k-Materialien aufweisen.
  • In modernen elektrischen Vorrichtungen erfahren integrierte Schaltungen (ICs) eine breite Anwendung in einem zunehmenden Anwendungsgebiet. Insbesondere die Nachfrage nach größerer Mobilität elektronischer Vorrichtungen bei hohem Leistungsvermögen und niedrigerem Energieverbrauch treibt die Entwicklung zu kompakteren Vorrichtungen mit Merkmalen an, die Größen aufweisen, die bedeutend geringer sind als 1 µm, insbesondere, da mit gegenwärtige Halbleitertechnologien Strukturen gebildet werden können, die Dimensionen in der Größenordnung von 100 nm oder weniger aufweisen. Da ICs eine große Anzahl von auf einem Halbleitermaterial, normalerweise Silizium, integrierten elektronischen Schaltungselementen darstellen, können ICs von kleinerer Größe gebildet werden, als diskrete Schaltungen, die sich aus einzelnen unabhängigen Schaltungskomponenten zusammensetzen. Tatsächlich wird die Mehrzahl gegenwärtiger ICs unter Verwendung einer Mehrzahl von Schaltungselemente gebildet, wie z.B. Feldeffekttransistoren (FETs), die auch Metalloxidhalbleiterfeldeffekttransistoren oder MOSFETs genannt werden, welche gelegentlich als MOS-Transistoren bezeichnet werden, und passive Elemente, wie z.B. Widerstände, beispielsweise Diffusionswiderstände, und Kondensatoren, die auf ein Halbleitersubstrat innerhalb einer gegebenen Fläche integriert werden. Gegenwärtige ICs umfassen typischerweise Millionen einzelner Schaltungselemente, die auf einem Halbleitersubstrat gebildet werden.
  • Grundsätzliche funktioniert ein MOSFET als elektronisches Schaltungselement, das einen Strom, der zwischen zwei Anschlussbereiche durch einen Kanalbereich fließt, mittels einer Gateelektrode steuert. Die Anschlussbereiche werden als Source und Drain bezeichnet. Die Steuerung des Leitfähigkeitszustands des Kanalbereichs erfolgt über die Gateelektrode, die über dem Kanalbereich angeordnet ist, und an die eine Spannung bezüglich Source und Drain angelegt wird. In gegenwärtigen planaren MOSFETs erstreckt sich der Kanalbereich in einer Ebene zwischen Source und Drain. Im Allgemeinen wird der Leitfähigkeitszustand des Kanals bei Anlegen einer Spannung, die eine charakteristische Spannung übersteigt, an die Gateelektrode geändert und der MOSFET wird zwischen einem leitenden Zustand oder "EIN-Zustand" und einem nicht leitenden Zustand oder "AUS-Zustand" geschaltet. Es ist wichtig festzustellen, dass das charakteristische Spannungsniveau, an dem sich der Leitfähigkeitszustand ändert, für gewöhnlich als "Schwellwertspannung" bezeichnet wird, die das Schaltungsverhalten des MOSFETs charakterisiert, und es ist im Allgemeinen eine Aufgabe, Änderungen in der Schwellwertspannung gering zu halten, wenn eine gewünschte Schaltcharakteristik auszubilden ist. Da die Schwellwertspannung nicht auf einfache Weise von den Transistoreigenschaften abhängt, wie z.B. von den Materialien, den Dimensionen usw., umfasst die Umsetzung einer gewünschten Schwellwertspannung während des Herstellungsprozesses ein genaues Einstellen und „Finetunen“ während des Herstellungsprozesses, das den Herstellungsprozess komplexer Halbleitungsvorrichtung in fortgeschrittenen Technologien zunehmend erschwert.
  • Es wurde im Allgemeinen beobachtet, dass bei stetiger Abnahme der Größe individueller MOS-FETs über die letzten Jahrzehnte hinweg bei den stark skalierten MOSFETs zunehmend unerwünschte Effekte auftreten, insbesondere wenn die Kanallänge eines MOSFETs in den Bereich der Größenordnung der Breite der Verarmungszone bei Source und Drain gelangt. Weiterhin hat z.B. der Leckstrom im AUS-Zustand bei stark skalierten MOSFETs mit dem Leistungsvermögen der Vorrichtung mit fortschreitender Skalierung zugenommen. Entsprechend werden diese nachteiligen Effekte, die an fortgeschrittenen Technologieknoten auftreten, kurzen Kanallängen zugeordnet und häufig als sogenannte "Kurzkanaleffekte" bezeichnet. Zum Erreichen kleinerer Merkmalsgrößen sind insgesamt enorme Anstrengungen erforderlich, um diese Probleme und Bedingungen, Toleranzen und Herausforderungen zu bewältigen, die bei der Skalierung zu VLSI(very large scale integration)-MOSFET-Technologien, beispielsweise bei 20 nm oder weniger, auftreten, so dass in jedem einzelnen Prozessschritt Bedingungen und Toleranzen geeignet berücksichtigt werden müssen und bestenfalls reduziert werden.
  • Im Rahmen der Anstrengungen zur Bewältigung der obigen Probleme an kleinen Skalen wurden Multigate-MOSFET-Vorrichtungen vorgeschlagen. Eine Art von Multigate-MOSFET-Vorrichtung, die für fortgeschrittene 22/14 nm-Technologien verwendet wird, betrifft sogenannte "FinFETs". Ein FinFET stellt im Allgemeinen einen dreidimensionalen Transistor dar, der durch einen dünnen Steg gebildet wird, der sich von einem Halbleitersubstrat nach oben weg erstreckt, wodurch ein freidimensionaler Transistorkanal gebildet wird. In einigen Entwürfen von FinFET-Vorrichtungen wird z.B. der Kanal entlang der vertikalen Seitenwände des Stegs (wird auch als "Doppelgatetransistor" bezeichnet) oder entlang der vertikalen Seitenwände und der oberen horizontalen Oberfläche des Stegs gebildet (wird auch als "Trigatetransistor" bezeichnet). Doppelgatetransistoren und Trigatetransistoren weisen breite Kanäle auf und umfassen andererseits ein großes Leistungsvermögen, was ohne wesentliche Vergrößerung der Fläche der Substratoberfläche erreicht wird, die diese Transistoren einnehmen, da das Leistungsvermögen eines Transistors, das durch seine Transkonduktanz gemessen wird, proportional zur Breite des Transistorkanals ist. Folglich erlauben diese Halbleitervorrichtungen anhand der Multigatekonfiguration, wie durch den dreidimensionalen Kanal von FinFETs bereitgestellt wird, eine bessere Steuerbarkeit des Kanalbereichs im Vergleich zu bekannten planaren Transistorvorrichtungen.
  • Aufgrund der verschiedenen Anstrengungen, die unternommen wurden, um Speicheranordnungen zu verbessern, rücken neben FINFETs auch Feldeffekttransistoren mit einem ferroelektrischen Gate (FeFETs) zunehmend ins Interesse der Entwickler. Ferroelektrische Materialien weisen im Allgemeinen dielektrische Kristalle auf, die eine spontane elektrische Polarisierung ähnlich ferroelektrischen Materialien aufweisen, die eine spontane Magnetisierung aufweisen. Bei Anlegen eines geeigneten äußeren elektrischen Felds an ein ferroelektrisches Material kann die Richtung der Polarisierung des ferroelektrischen Materials geändert werden. Die Idee liegt in der Verwendung der Richtung der spontanen Polarisierung in ferroelektrischen Speichern zur Speicherung digitaler Bits. Der Effekt, den man sich in FeFETs zunutze macht, besteht in der Möglichkeit, den Polarisationszustand eines ferroelektrischen Materials auf Grundlage geeigneter elektrischer Felder einzustellen, die an das ferroelektrische Material angelegt werden, das in einem FeFET für gewöhnlich das Gateoxid darstellt oder davon umfasst wird. Da der Polarisationszustand eines ferroelektrischen Materials erhalten bleibt, solange es nicht einem hohen, bezüglich dem Polarisationszustand entgegengesetzten, elektrischen Feld oder einer hohen Temperatur ausgesetzt wird, ist es möglich, einen Kondensator zu programmieren, der ein ferroelektrisches Material umfasst, so dass ein induzierter Polarisationszustand eine Informationseinheit wiederspiegelt. Folglich wird ein induzierter Polarisationszustand erhalten, sogar, wenn eine entsprechend "programmierte" Vorrichtung von einer Energiequelle entfernt wird. Auf diese Weise ermöglichen FeFETs die Bildung nichtflüchtiger elektrisch schaltbarer Datenspeichervorrichtungen.
  • Auf der Grundlage ferroelektrischer Materialien können nichtflüchtige Speichervorrichtungen, insbesondere Direktzugriffsspeicher (RAMs), im Aufbau ähnlich zu DRAM-Vorrichtungen bereitgestellt werden, die sich jedoch hinsichtlich einer ferroelektrischen Schicht unterscheiden, die anstelle einer dielektrischen Schicht verwendet wird, wobei eine nichtflüchtige Speichervorrichtung erhalten wird. Das 1T-1C-Speicherzellendesign in einem FeRAM ähnelt z.B. im Aufbau dem Design einer Speicherzelle weitverbreiteter DRAMs, wobei beide Zelltypen einen Kondensator und einen Zugriffstransistor umfassen. In einem Kondensator einer DRAM-Zelle wird ein lineares Dielektrikum verwendet, wohingegen die elektrische Struktur in einem Kondensator einer FeRAM-Zelle ein ferroelektrisches Material umfasst. Es können auch andere Arten von FeRAMs als 1T-Speicherzellen realisiert werden, die aus einem einzelnen FeFET mit einem ferroelektrischen Dielektrikum anstelle dem Gatedielektrikum bekannter MOSFETs bestehen. Die Stromspannungscharakteristik zwischen Source und Drain eines FeFET hängt im Allgemeinen von der elektrischen Polarisation des ferroelektrischen Dielektrikums ab, d.h. der FeFET ist abhängig von der Orientierung des elektrischen Polarisationszustands des ferroelektrischen Dielektrikums im EIN- oder AUS-Zustand. Das Beschreiben eines FeFET wird durch Anlegen einer Schreibspannung an das Gate relativ zum Source erreicht, wobei ein 1T-FeRAM durch Messen des Stroms bei Anlegen einer Auslesespannung an Source und Drain nicht destruktiv ausgelesen wird.
  • Obwohl ein FeFET oder ein ferroelektrischer Kondensator theoretisch sehr vielversprechende Konzepte für komplexe Halbleitervorrichtungen darstellen, ist es schwierig geeignete ferroelektrische Materialien zu identifizieren, die mit bestehenden fortgeschrittenen Herstellungsprozessen komplexer Vorrichtungen kompatibel sind, insbesondere bei sehr kleinen Skalen. Zum Beispiel sind bekannte ferroelektrische Materialien, wie z.B. PZT oder Perovskite, nicht mit Standard-CMOS-Prozessen kompatibel. Gemäß dem gegenwärtigen Verständnis zeigen Materialien auf Basis von Hafnium (Hf), die in gegenwärtigen Herstellungstechnologien verwendet werden, aufgrund der in Hafniumoxid vorhandenen dominierenden monoklinen Kristallstruktur ein paraelektrisches Verhalten. Forschungsergebnisse deuten an, dass dielektrische Materialien auf der Basis von Hafniumoxid auch ein ferroelektrisches Verhalten aufweisen können, wenn die monokline Struktur in Hafniumoxidmaterialien unterdrückt wird, was mit einer Dotierung von Hafniumoxid mit Zr oder Si oder Y oder Al erreicht werden kann, wodurch eine ferroelektrosche Phase in dotierem Hafniumoxidmaterialien stabilisert werden kann.
  • Bei der Einbettung von FeFETs zusammen mit Standard-MOSFETs in bestehende Prozessflüsse gemäß fortschrittlicher CMOS-Techniken werden Halbleitervorrichtung mit unterschiedlicher Höhe gebildet, da Höhenunterschiede zwischen ferroelektrischen Halbleitervorrichtungen und nicht-ferroelektrischen Halbleitervorrichtungen aufgrund der Höhenunterschiede zwischen dem ferroelektrischen Gatedielektrikum und dem nicht-ferroelektrischen Gatedielektrikum erzeugt werden. Insbesondere in der Integration von FinFETs treten bei der Bildung des Gates zwischen FeFET- und MOSFET-Vorrichtungen starke Topografieunterschiede auf, die zu Problemen in Austauschgateprozessen führen, insbesondere bei chemisch-mechanischen Polier(CMP)-schritten.
  • Es ist folglich wünschenswert eine Halbleitervorrichtung bereitzustellen, die nicht erhöhte Topografieunterschiede aufgrund eines ferroelektrischen Gatedielektrikums zeigt. Es ist weiterhin wünschenswert, ein Verfahren zur Bildung einer entsprechenden Halbleitervorrichtung bereitzustellen. Weiterhin ist es wünschenswert, eine Halbleitervorrichtungsstruktur mit ferroelektrischen und nicht-ferroelektrischen Halbleitervorrichtungen bereitzustellen, die keine starken Topografieänderungen zeigen. Es ist weiterhin wünschenswert, ein Verfahren zur Bildung entsprechender Halbleitervorrichtungsstrukturen bereitzustellen.
  • Lösungen der oben diskutierten Probleme und Aufgaben werden durch eine Halbleitervorrichtung gemäß Anspruch 1, eine Halbleitervorrichtungsstruktur gemäß Anspruch 10, ein Verfahren zum Bilden einer Halbleitervorrichtung gemäß Anspruch 15 und ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur gemäß Anspruch 18 bereitgestellt.
  • Vorteilhafte Ausgestaltungen der Halbleitervorrichtung, der Halbleitervorrichtungsstruktur, des Verfahrens zum Herstellen der Halbleitervorrichtung und des Verfahrens zum Herstellen der Halbleitervorrichtungsstruktur sind in den abhängigen Ansprüchen 2 bis 9, 11 bis 14, 16 bis 17 und 19 bis 20 definiert.
  • In einem ersten Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung bereitgestellt. In einigen anschaulichen Ausführungsformen hierin umfasst die Halbleitervorrichtung ein Halbleitersubstrat und eine Gatestruktur, die über dem Halbleitersubstrat gebildet ist, wobei die Gatestruktur einen Steg (fin) und ein ferroelektrisches High-k-Material umfasst, das wenigstens über Seitenwandoberflächen des Stegs gebildet ist. Eine erste Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials definiert wird, das über Seitenwänden des Stegs gebildet ist, ist im Wesentlichen größer als eine zweite Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials definiert wird, das über einer oberen Oberfläche des Stegs gebildet ist. Dadurch kann eine Gatestruktur bereitgestellt werden, in der die Dicke des ferroelektrischen High-k-Mateirals auf einer oberen Oberfläche des Stegs von der Dicke des ferroelektrischen High-k-Materials auf den Seitenwänden entkoppelt ist, wobei die Dicke des ferroelektrischen High-k-Materials auf den Seitenwänden eine Dicke des ferroelektrischen High-k-Materials kurz nach der Bildung des Materials bedeutet.
  • Gemäß dem ersten Aspekt der Erfindung ist die erste Dicke, die durch die Dicke des ferroelektrischen High-k-Materials definiert wird, das über Seitenwänden des Stegs gebildet ist, kleiner als die zweite Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials definiert wird, das über einer oberen Oberfläche des Stegs gebildet ist. Die entsprechend bereitgestellte Halbleitervorrichtung erlaubt eine Verringerung von Toleranzen in der Topografie, die durch eine zusätzliche Schicht eines ferroelektrischen High-k-Materials hervorgerufen wird, das auf einer oberen Oberfläche des Stegs angeordnet ist, durch Bilden des ferroelektrischen High-k-Materials mit der ersten Dicke über den Seitenwänden des Stegs und der zweiten Dicke über der oberen Oberfläche des Stegs, wobei die zweite Dicke kleiner ist als die erste Dicke.
  • Gemäß einiger anschaulicher Ausführungsformen des ersten Aspekts kann die zweite Dicke ungefähr Null betragen und das ferroelektrische High-k-Material kann lediglich über Seitenwänden des Stegs gebildet sein. Hierbei wird das nicht-ferroelektrische High-k-Material direkt auf der oberen Oberfläche des Stegs gebildet. Gemäß einigen Beispielen hierin kann die Halbleitervorrichtung ferner ein nicht-ferroelektrisches High-k-Material umfassen, das auf dem ferroelektrischen High-k-Material und der oberen Oberfläche gebildet ist. Die Höhe des Stegs zusammen mit dem nicht-ferroelektrischen High-k-Material kann von dem ferroelektrischen High-k-Material unabhängig sein. Gemäß einigen speziellen Beispielen hierin kann eine Dicke des nicht-ferroelektrischen High-k-Materials kleiner sein als die erste Dicke. Gemäß anderen Beispielen hierin kann die Halbleitervorrichtung ferner ein Siliziumoxidmaterial umfassen, das auf der oberen Oberfläche des Stegs gebildet ist. In einigen speziellen Beispielen hierin kann eine Dicke des Siliziumoxidmaterials kleiner sein als die erste Dicke.
  • Gemäß einigen anschaulichen Ausführungsformen des ersten Aspekts kann die Halbleitervorrichtung ferner ein nicht-ferroelektrisches High-k-Material mit einer dritten Dicke umfassen, das auf dem ferroelektrischen High-k-Material gebildet ist, wobei die dritte Dicke und die zweite Dicke zusammen höchstens gleich der ersten Dicke sind.
  • Gemäß einigen anschaulichen Ausführungsformen des ersten Aspekts kann das ferroelektrische High-k-Material als ein ferroelektrisches Hafniumoxidmaterial gebildet sein. In einigen anschaulichen Beispielen hierin kann die Halbleitervorrichtung ferner eine TiN-Materialschicht, die auf dem ferroelektrischen Hafniumoxidmaterial gebildet ist, und ein nicht-ferroelektrisches High-k-Material umfassen, das auf der TiN-Materialschicht gebildet ist.
  • In einem zweiten Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtungsstruktur bereitgestellt. Gemäß anschaulicher Ausführungsformen hierin umfasst die Halbleitervorrichtungsstruktur ein Halbleitersubstrat, eine erste Halbleitervorrichtung mit einer ersten Gatestruktur, die über einem ersten Bereich des Halbleitersubstrats gebildet ist, wobei die Gatestruktur einen ersten Steg (fin), ein ferroelektrisches High-k-Material, das wenigstens auf Seitenwandoberflächen des ersten Stegs gebildet ist, und ein erstes nicht-ferroelektrisches High-k-Material umfasst, das auf dem ferroelektrischen High-k-Material gebildet ist, und eine zweite Halbleitervorrichtung mit einer zweiten Gatestruktur, die über einem zweiten Bereich des Halbleitersubstrats gebildet ist, wobei die zweite Gatestruktur einen zweiten Steg (fin) und ein zweites nicht-ferroelektrisches High-k-Material aufweist, das auf dem zweiten Steg gebildet ist. Hierin sind die erste und zweite Gatestruktur relativ zum Halbleitersubstrat von gleicher Höhe.
  • Gemäß einigen anschaulichen Ausführungsformen des zweiten Aspekts stellen die ersten Halbleitervorrichtungen Speichervorrichtungen dar, wie z.B. FeRAM-Vorrichtungen, und die zweiten Halbleitervorrichtungen können Logikvorrichtungen und/oder SRAM-Vorrichtungen einer integrierten Schaltungsstruktur darstellen, die über dem Halbleitersubstrat zu bilden ist.
  • Gemäß einigen anschaulichen Ausführungsformen des zweiten Aspekts können das erste und zweite nicht-ferroelektrische High-k-Material gleich sein.
  • Gemäß einigen anschaulichen Ausführungsformen des zweiten Aspekts kann das nicht-ferroelektrische High-k-Material auf einer oberen Oberfläche des ersten Stegs gebildet sein.
  • Gemäß einigen anschaulichen Ausführungsformen des zweiten Aspekts kann die zweite Halbleitervorrichtungsstruktur ferner eine dritte Gatestruktur, die über dem ersten Bereich gebildet ist, und eine vierte Gatestruktur umfassen, die über dem zweiten Bereich gebildet ist, wobei eine Beabstandung zwischen den ersten und dritten Gatestrukturen kleiner ist als eine Beabstandung zwischen den zweiten und vierten Gatestrukturen.
  • In einem dritten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt. Gemäß anschaulichen Ausführungsformen hierin umfasst das Verfahren ein Bilden eines Stegs (fin) über einem Halbleitersubstrat, ein Bilden eines ferroelektrischen High-k-Materials über dem Steg, ein anisotropes Ätzen des ferroelektrischen High-k-Materials und ein Abscheiden eines nicht-ferroelektrischen High-k-Materials über dem geätzten ferroelektrischen High-k-Material.
  • Gemäß einigen anschaulichen Ausführungsformen des dritten Aspekts kann das anisotrope Ätzen ein reaktives Ionenätzen (RIE) umfassen.
  • Gemäß einigen anschaulichen Ausführungsformen des dritten Aspekts kann das ferroelektrische High-k-Material von einer oberen Oberfläche des Stegs während des anisotropen Ätzens entfernt werden, so dass die obere Oberfläche freigelegt wird.
  • In einem vierten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur bereitgestellt. Gemäß anschaulichen Ausführungsformen hierin umfasst das Verfahren ein Bilden von wenigstens einem ersten Steg (fin) über einem ersten Bereich eines Halbleitersubstrats, ein Bilden von wenigstens einem zweiten Steg (fin) über einem zweiten Bereich des Halbleitersubstrats, ein Bilden eines ferroelektrischen High-k-Materials über dem wenigstens einen ersten Steg, ein anisotropes Ätzen des ferroelektrischen High-k-Materials, und ein Abscheiden eines nicht-ferroelektrischen High-k-Materials über den ersten und zweiten Bereichen, wobei das nicht-ferroelektrische High-k-Material über dem ferroelektrischen High-k-Material über dem wenigstens einen ersten Steg und über dem wenigstens einen zweiten Steg gebildet ist.
  • Gemäß einigen anschaulichen Ausführungsformen des vierten Aspekts kann das Verfahren ferner ein Bilden einer Maskenstruktur über den ersten und zweiten Bereichen umfassen, wobei die Maskenstruktur den zweiten Bereich bedeckt, bevor das ferroelektrische High-k-Material über dem wenigstens einen ersten Steg gebildet wird.
  • Gemäß einigen anschaulichen Ausführungsformen des vierten Aspekts können eine Mehrzahl der ersten Stege und eine Mehrzahl der zweiten Stege gebildet werden, wobei die ersten Stege einen größeren Pitchabstand (pitch) aufweisen als die zweiten Stege.
  • Einige anschauliche Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die beiliegenden Figuren detaillierter beschrieben, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und in denen:
  • 1a–1f schematisch in Querschnittsansichten eine Halbleitervorrichtungsstruktur gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung während verschiedener Herstellungsstufen darstellen.
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtungen, wobei die Halbleitervorrichtungen auf oder in einem Chip integriert werden. Gemäß einiger anschaulicher Ausführungsformen der Erfindung können die Halbleitervorrichtungen im Wesentlichen FETs darstellen, wie z.B. MOSFETs oder MOS-Vorrichtungen Wenn auf MOS-Vorrichtungen Bezug genommen wird, dann soll die Beschreibung nicht auf ein Metall aufweisendes Gatematerial und/oder ein Oxid aufweisendes Gatedielektrikumsmaterial begrenzt sein.
  • Halbleitervorrichtungen gemäß der vorliegenden Erfindung betreffen Vorrichtungen, die unter Verwendung fortschrittlicher Techniken gebildet werden. Dies bedeutet, dass die Halbleitervorrichtungen unter Verwendung von Techniken gebildet werden, die eingesetzt werden, um Technologieknoten kleiner als 100 nm, z.B. kleiner als 50 nm oder kleiner als 35 nm, zu erreichen. Ground Rules gemäß der vorliegenden Erfindung können kleiner oder gleich 45 nm sein. Halbleitervorrichtungen gemäß der vorliegenden Erfindung können Strukturen mit minimalen Längendimensionen und/oder Breitendimensionen aufweisen, die kleiner als 100 nm sind, wie z.B. kleiner 50 nm oder kleiner 35 nm. Zum Beispiel können gemäß der vorliegenden Erfindung Halbleitervorrichtungen unter Verwendung von Technologien hergestellt werden, die 45 nm-Technologien oder weniger, wie z.B. 28 nm-Technologien oder weniger, umfassen.
  • In anschaulichen Ausführungsformen können Halbleitervorrichtungen als P-Kanal-MOS-Transistoren oder PMOS-Transistoren, oder als N-Kanaltransistoren oder NMOS-Transistoren hergestellt werden. Beide Arten von Transistoren können mit oder ohne beweglichkeitsverbessernde Verspannungsmerkmale oder verspannungsinduzierende Merkmale gebildet werden. Beispielsweise kann ein Schaltungsdesigner verschiedene Vorrichtungstypen unter Verwendung von PMOS- und/oder NMOS-Vorrichtungen mischen und abgleichen, wobei die NMOS- und/oder PMOS-Vorrichtungen verspannt und/oder unverspannt sein können, um z.B. Vorteile gemäß dem besten Eigenschaften jedes Vorrichtungstyps zu erreichen, die am besten für die herzustellende Halbleitervorrichtung geeignet sind.
  • 1a stellt schematisch eine Halbleitervorrichtungsstruktur 10 in einer Querschnittansicht dar, die in und über einem Halbleitersubstrat 1 gebildet ist. Das Halbleitersubstrat 1 kann ein Halbleitervollsubstrat oder ein Halbleiter-auf-Isolator(SOI)-Substrat oder ein Silizium-Germanium-auf-Isolator(SGOI)-Substrat sein. Im Allgemeinen ist der Ausdruck „Substrat“ oder „Halbleitersubstrat“ oder „halbleitendes Substrat“ als alle Halbleitermaterialien in allen Formen solcher Halbleitermaterialien umfassend zu verstehen und es ist keine Beschränkung auf eine spezielle Art des Substrats beabsichtigt.
  • Gemäß einigen anschaulichen Ausführungsformen kann das Halbleitersubstrat 1 eine SOI-Substratkonfiguration umfassen, die einen dünnen Siliziumfilm (nicht dargestellt) umfasst, der auf einer vergrabenen Oxid- oder BOX-Schicht (nicht dargestellt) angeordnet ist, die wiederum auf einem Basissubstrat oder Basiswafer (nicht dargestellt) gebildet ist. Der obere Bereich des SOI-Substrats kann, wie in 1a schematisch dargestellt ist, z.B. dem dünnen Siliziumfilm entsprechen.
  • Mit Bezug auf 1a umfasst die Halbleitervorrichtungsstruktur 10 eine Halbleitervorrichtung 20 und eine Halbleitervorrichtung 30. Die Halbleitervorrichtung 20 ist in und über einem Bereich 3 des Halbleitersubstrats 1 gebildet, wobei die Halbleitervorrichtung 30 in und über einem Bereich 5 des Halbleitersubstrats 1 gebildet ist. Der Bereich 3 und der Bereich 5 stellen Bereiche des Halbleitersubstrats 1 dar, die gemäß einigen anschaulichen Ausführungsformen hierin mit einem bestimmten Dotierstoff dotiert sein können, so dass eine dotierte Wanne gebildet wird, wie z.B. eine P-Wanne oder eine N-Wanne. Zusätzlich oder alternativ können die Bereiche 3 und 5 Oberflächenbereiche des Halbleitersubstrats 1 darstellen, die nahe beieinander angeordnet sind und optional durch eine isolierende Struktur, wie z.B. eine Flachgrabenisolationsstruktur (STI, die nicht dargestellt) beabstandet sein können. Dies stellt keine Beschränkung der vorliegenden Erfindung dar und die Bereiche 3 und 5 können durch wenigstens einen Vorrichtungsbereich (nicht dargestellt) beabstandet sein, der dazwischen gebildet ist.
  • Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann der Bereich 3 ein Bereich sein, in und auf dem wenigstens eine Speichervorrichtung zu bilden ist, beispielsweise wenigstens eine FeRAM-Vorrichtung. Zusätzlich oder alternativ kann der Bereich 5 ein Bereich sein, in und über dem wenigstens eine Logikvorrichtung und/oder wenigstens eine SRAM-Vorrichtung zu bilden sind.
  • In der Darstellung in 1a umfasst die Halbleitervorrichtung 20 einen Steg (fin) 22, der auf einer oberen Oberfläche des Bereichs 3 gebildet ist und sich davon wegerstreckt, und die Halbleitervorrichtung 30 umfasst einen Steg (fin) 32 und einen Steg (fin) 34, die auf einer oberen Oberfläche des Bereichs 5 gebildet sind und sich davon wegerstrecken.
  • Nachstehend werden einige anschauliche Ausführungsformen der vorliegenden Erfindung ausführlicher mit Bezug auf die beiliegenden Figuren beschrieben, wobei in diesen anschaulichen Ausführungsformen ein ferroelektrischer FINFET gebildet wird.
  • 1b stellt schematisch eine Aufsichtsdarstellung eines Bereichs der oberen Oberfläche des Halbleitersubstrats 1 dar, wobei schematisch die Bereiche 3 und 5 dargestellt sind. Wie aus 1a ersichtlich ist, kann der Steg 22 Teil einer Mehrzahl von Stege (fins) 22, 24, 26 sein, die im Bereich 3 gebildet sind, wobei die Stege 32 und 34 Teil einer Mehrzahl von Stege (fins) 32, 34, 36 und 38 sein können, die im Bereich 5 angeordnet sind. Der in 1a dargestellte Querschnitt ist in 1b schematisch durch die Linie a-a bezeichnet.
  • Es wird auf 1a Bezug genommen. Die Halbleitervorrichtungen 20 und 30 können gemäß bekannten Techniken der Bildung von Stege in einer oberen Oberfläche eines Halbleitersubstrats gebildet werden, wie z.B. durch Strukturieren einer Grabenstruktur auf einer oberen Oberfläche eines Halbleitersubstrats, Ätzen von Gräben gemäß der Grabenstruktur in die obere Oberfläche des Halbleitersubstrats und optionales Füllen der Gräben mit einem isolierenden Material zum Einstellen einer effektiven Höhe der Stege, die durch die Gräben abgegrenzt werden.
  • Mit Bezug auf die Halbleitervorrichtungsstruktur 10, die in 1a dargestellt ist, kann gemäß einiger anschaulicher Ausführungsformen eine Maskenstruktur (nicht dargestellt), die zur Strukturierung der Halbleitervorrichtung 20, 30 verwendet wird, durch zwei Maskenstrukturbereiche zum sukzessiven Strukturieren einer Steg-Struktur in jedem Bereich entsprechend der Mehrzahl von Stege 22, 24 und 26 im Bereich 3 und der Mehrzahl von Stege 32, 34, 36 und 38 im Bereich 5 gebildet werden. Ein Pitchabstand (pitch) entsprechend der Halbleitervorrichtung 20 kann sich von einem Pitchabstand (pitch) der Halbleitervorrichtung 30 unterscheiden. Gemäß einigen anschaulichen Beispielen hierin kann der Pitchabstand der Halbleitervorrichtung 20 größer sein als der Pitchabstand der Halbleitervorrichtung 30, so dass ein Abstand zwischen benachbarten Stegen der Halbleitervorrichtung 20 gleich 1,5-mal einer Beabstandung benachbarter Stege der Halbleitervorrichtung 30 oder mehr betragen kann.
  • Als Nächstes kann eine Maskenstruktur 40 zur Strukturierung einer Gateelektrode gebildet werden, wie in 1b dargestellt ist. Die Maskenstruktur 40 kann den Bereich 3 und/oder den Bereich 5 teilweise bedecken, so dass eine Gatestruktur (nicht dargestellt) über wenigstens einem der Stege der Halbleitervorrichtung 20 und/oder über wenigstens einem der Stege der Halbleitervorrichtung 30 gebildet wird.
  • Mit Bezug auf 1b ist schematisch eine anschauliche Ausführungsform der vorliegenden Erfindung dargestellt, wobei sich die Maskenstruktur 40 quer zu den Stegen 22, 32 und 34 erstreckt und teilweise jeden der Stege 22, 32 und 34 freilegt.
  • Mit Bezug auf 1c ist schematisch die Halbleitervorrichtungsstruktur 10 in einer weiter fortgeschrittenen Herstellungsphase dargestellt, nachdem eine weitere Maskenstruktur 44 über dem Halbleitersubstrat 10 gebildet ist, so dass der Bereich der Halbleitervorrichtung 20, der durch die Maskenstruktur 40 freigelegt wird, wenigstens teilweise freigelegt verbleibt, während die Halbleitervorrichtung 30 bedeckt ist. Es ist also wenigstens ein Bereich des Stegs 22 der Halbleitervorrichtung 20 durch die Maskenstruktur 40 und die Maskenstruktur 44 freigelegt, während die Halbleitervorrichtung 30, und insbesondere die Stege 32 und 34, bedeckt ist.
  • Als Nächstes kann gemäß der Darstellung in 1c ein Prozess 46 zur Bildung einer ferroelektrischen Materialschicht 24 (vgl. 1d) über dem Bereich 3 durchgeführt werden, der über dem Steg 22 angeordnet ist. Gemäß einigen anschaulichen Ausführungsformen hierin kann die ferroelektrische Materialschicht 24 durch Abscheiden eines ferroelektrischen Materials über dem Bereich 3 gebildet werden. Das ferroelektrische Material kann z.B. durch ein ferroelektrisches Hafniumoxidmaterial bereitgestellt werden. Auf dem ferroelektrischen Material kann z.B. eine Deckschicht (nicht dargestellt) gebildet sein, wie z.B. TiN, so dass eine ferroelektrische Phase des ferroelektrischen Materials während der weiteren Verarbeitung stabilisiert wird. Gemäß einem anschaulichen Beispiel kann die ferroelektrische Materialschicht 24 durch Abscheiden von Hafnium, optional dotiert mit Si oder Al oder Y oder Zr, gebildet werden, wobei die ferroelektrische Materialschicht 24 durch ein Deckmaterial bedeckt wird, wie z.B. TiN. Die ferroelektrische Materialschicht 24 kann dann einem Ausheizschritt (nicht dargestellt) zur Aktivierung der ferroelektrischen Phase ausgesetzt werden. Gemäß einem Beispiel kann ein Deckmaterial (nicht dargestellt) mit einer Dicke von 10 nm oder weniger gebildet werden.
  • Mit Bezug auf 1d ist die Halbleitervorrichtungsstruktur 10 schematisch in einer Querschnittansicht in einer weiter fortgeschrittenen Phase während der Herstellung dargestellt, in der ein Prozess 48 durchgeführt wird. Der Prozess 48 umfasst ein anisotropes Ätzen, wobei die Halbleitervorrichtung 20 dem anisotropen Ätzen der ferroelektrischen Materialschicht 24 ausgesetzt wird, z.B. einen RIE-Prozess. Die Halbleitervorrichtung 30 wird während des Prozesses 48 durch die Maskenstruktur 44 geschützt.
  • Mit Bezug auf 1e ist die Halbleitervorrichtungsstruktur 10 schematisch in einer weiter fortgeschrittenen Phase während der Herstellung dargestellt, insbesondere nachdem der Prozess 48 abgeschlossen ist und die Maskenstruktur 44 entfernt wurde und ein Prozess 49 durchgeführt wird. Nach dem Prozess 48 ergibt sich die Halbleitervorrichtung 20, die in 1e dargestellt ist. Hierin wurde die ferroelektrische Materialschicht 24 (vgl. 1d) anisotrop geätzt, so dass sich der ferroelektrische Seitenwandabstandshalter 26 ergibt, der die Seitenwände 22s des Stegs 22 bedeckt, während eine obere Oberfläche 22u des Stegs 22 wenigstens teilweise freigelegt ist. In einigen expliziten Beispielen (nicht dargestellt) wird das ferroelektrische High-k-Material lediglich teilweise zurückgeätzt und es verbleibt eine Schicht aus dem ferroelektrischen High-k-Material auf der oberen Oberfläche 22u des Stegs 22 mit einer Dicke, die geringer ist als die Dicke des ferroelektrischen High-k-Materials 26 auf den Seitenwandoberflächen 22s.
  • In einigen beispielhaften Ausführungsformen, in denen die obere Oberfläche 22u des Stegs 22 freigelegt ist, kann auf der oberen Oberfläche 22u des Stegs 22 ein Siliziumoxidmaterial gebildet werden, wobei eine Dicke des Siliziumoxidmaterials auf der oberen Oberfläche 22u des Stegs 22 kleiner ist als die erste Dicke. In einem Beispiel kann das Siliziumoxidmaterial auf der oberen Oberfläche 22u etwa in einem Oxidationsprozess gebildet werden.
  • Gemäß einigen anschaulichen Ausführungsformen der vorlliegenden Erfindung umfasst der Prozess 49 einen Abscheidungsprozess zum Abscheiden eines nicht-ferroelektrischen High-k-Materials 52 über den Bereichen 3 und 5, so dass die Halbleitervorrichtungen 20, 30 durch das nicht-ferroelektrische High-k-Material 52 bedeckt werden, wie in 1f dargestellt ist. Bei Abscheidung des nicht-ferroelektrischen Materials über dem Steg 22 und den Stegen 32, 34, d.h. auf der oberen Oberfläche 22u des Stegs 22, bleibt ein Höhenniveau H1 der Gatestruktur, die durch den Abstandshalter 26 aus ferroelektrischem High-k-Material, dem Steg 22 und das nicht-ferroelektrische High-k-Material 52 über dem Bereich 3 bereitgestellt wird, im Wesentlichen gleich einem Höhenniveau H2 der Gatestrukturen, die durch die Stege 32, 34 und das nicht-ferroelektrische High-k-Material 52 bereitgestellt werden. Der Ausdruck „im Wesentlichen gleich“ ist wie folgt zu verstehen: H2 < 1,5 × H1, vorzugsweise H2 < 1,2 × H1, weiter vorzugsweise H2 < H1 × 1,1, weiter vorzugsweise H2 <1,05 × H1, weiter bevorzugt H2 < 1,01 × H1. Entsprechend führt die Situation nach Bildung der ferroelektrischen und nicht-ferroelektrischen High-k-Materialien auf den Halbleitervorrichtungen 20, 30 nicht zu starken topografischen Unterschieden zwischen den Halbleitervorrichtungen 20, 30 und folglich treten keine Schwierigkeiten während anschließender CMP-Prozesse auf, wie z.B. in einem anschließenden Austauschgate(RMG)-Prozess.
  • In alternativen Ausführungsformen kann wenigstes über der Hableitervorrichtung 20 ein weiteres ferroelektrisches Material 52 gebildet werden.
  • Mit Bezug auf die 1a bis 1f wurde ein anschaulicher Prozessfluss zur Herstellung einer Halbleitervorrichtungsstruktur 10 gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung beschrieben, wobei Halbleitervorrichtungen 20, 30 mit einer Trigatekonfiguration gebildet werden. Dies stellt keine Beschränkung der vorliegenden Erfindung dar und gemäß alternativen Ausführungsformen können stattdessen Halbleitervorrichtungen mit einer Doppelgatekonfiguration gebildet werden. In einigen anschaulichen Beispielen hierin unterscheidet sich der Prozessfluss von dem oben hinsichtlich der Figuren beschriebenen Prozessfluss darin, dass ein zusätzlicher Schritt (nicht dargestellt) zur Bildung eines isolierenden Materials, beispielsweise eines Siliziumoxid-Materials, auf den oberen Oberflächen der Stege vor dem Prozess 49 in 1e durchgeführt wird.
  • Gemäß einigen Aspekten der vorliegenden Erfindung werden gestaltete FeFETs zur TRI-Gate-Integration bereitgestellt. Die Halbleitervorrichtungen gemäß einigen Aspekten der vorliegenden Erfindung können in allen FINFET-Technologien mit eingebetteten nichtflüchtigen Speichern eingesetzt werden, wie z.B. FeFETs. Gegenüber bekannten Prozessflüssen, in denen FeFETs und Standard-CMOS-Vorrichtungen gleichzeitig eingesetzt werden, wobei unterschiedliche Gatestapelhöhen auftreten, die starke Herausforderungen in der Integration hervorrufen, wird vorgeschlagen einen FeFET mit einer ferroelektrischen Schicht zu bilden, die nicht den gesamten Steg bedeckt, sondern lediglich die Seitenwände des Stegs, optional mit einer verbleibenden ferroelektrischen Schicht geringerer Dicke. Dementsprechend kann z.B. eine 10-mal dickere ferroelektrische Schicht gebildet werden, die die Topografie eines FeFET im Vergleich zu Standard-Logik-Transistoren nicht erhöht, wie z.B. im Vergleich zu den Halbleitervorrichtungen 30. Demzufolge erlauben verschiedene Verfahren gemäß der vorliegenden Erfindung eine sehr viel leichtere Prozessintegration ohne wesentliche Änderung bestehender Prozessschritte.
  • Gemäß einigen expliziten Beispielen der vorliegenden Erfindung kann ein anschauliches Verfahren zum Herstellen einer Halbleitervorrichtung nach einer herkömmlichen Stegbildung beginnen, entweder auf Bulksubstraten oder auf SOI-Substraten (vgl. 1a und zugehörige Beschreibung), wobei eine geeignete Maskenstruktur gebildet wird, beispielsweise durch Si3N4, und die Maskenstruktur Logik/SRAM-Bereiche bedeckt. Insbesondere können die nicht-ferroelektrischen Vorrichtungsbereiche durch die Maskenstruktur bedeckt werden (beispielsweise der Bereich 5 in 1c). Als Nächstes kann z.B. eine ferroelektrische Schicht mit einer Dicke zwischen 5 nm und 20 nm, die beispielsweise ein Hafniumoxid-Material mit einer optionalen Dotierung durch Al, Gd, Si, Y, Zr, La usw. zur Modulierung ferroelektrischer Eigenschaften aufweist, abgeschieden werden. Es wird angemerkt, dass der Stegabstand für eine entsprechend dicke Schicht zu klein sein kann, so dass es erforderlich sein kann, Stege mit doppeltem Pitchabstand zu verwenden, um eventuell auftretende Abstandsprobleme auszuräumen und eine konforme Abscheidung des ferroelektrischen High-k-Materials auf beiden Seiten des Stegs zu ermöglichen.
  • Als Nächstes kann die ferroelektrische Schicht ähnlich herkömmlichen Abstandshalterbildungstechniken anisotrop geätzt werden, z.B. mittels RIE, so dass die Oberseite des Stegs (d.h. die obere Oberfläche 22u) bezüglich des ferroelektrischen Materials wenigstens teilweise freigelegt wird (vgl. Halbleitervorrichtung 20 in 1e und zugehörige Beschreibung). Nach Entfernung der Maskenstruktur, die die Logik/SRAM-Bereiche bedeckt, d.h. den Bereich 5, kann ein herkömmliches High-k-Dielektrikum abgeschieden werden, wie z.B. Hafniumoxid, und es kann ein Metallgate gebildet werden. In dieser Weise kann eine Gateelektrode, die Kanalbereiche bedeckt, welche durch die Stege 22, 32 und 34 gebildet werden, und es ist möglich die Stege 22, 32 und 34 mittels eines einzigen Gatekontakts zu schalten. Der ferroelektrische Effekt der ferroelektrischen Seitenwandabstandshalter 26 induziert hierbei ferroelektrische Eigenschaften der Halbleitervorrichtung 20, wobei die ferroelektrischen Eigenschaften mit zunehmendem Aspektverhältnis zunehmen. Beispielsweise kann hinsichtlich der Halbleitervorrichtung 20 eine ausreichende ferroelektrische Charakteristik für die Stege mit einem Aspektverhältnis von 1:2 und mehr, z.B. 1:10, erreicht werden.
  • Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann die sich ergebende Halbleitervorrichtungsstruktur gleiche Topografieniveaus aufweisen und anschließende CMP-Schritte werden nicht durch die Gegenwart des zusätzlichen ferroelektrischen FINFETs beeinträchtigt.

Claims (20)

  1. Halbleitervorrichtung (20), umfassend: ein Halbleitersubstrat (1); und eine Gatestruktur, die über dem Halbleitersubstrat (1) gebildet ist, wobei die Gatestruktur einen Steg (22) und ein ferroelektrisches High-k-Material (26) umfasst, das wenigstens über Seitenwänden (22s) des Stegs (22) gebildet ist, wobei eine erste Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials (26) definiert wird, das über den Seitenwänden (22s) des Stegs (22) gebildet ist, kleiner ist als eine zweite Dicke, die durch eine Dicke des ferroelektrischen High-k-Materials definiert wird, das über einer oberen Oberfläche (22u) des Stegs (22) gebildet ist.
  2. Halbleitervorrichtung (20) nach Anspruch 1, wobei die zweite Dicke gleich Null ist und das ferroelektrische High-k-Material (26) lediglich über den Seitenflächen (22s) des Stegs (22) gebildet ist.
  3. Halbleitervorrichtung (20) nach Anspruch 2, ferner umfassend ein nicht-ferroelektrisches High-k-Material (52), das auf dem ferroelektrischen High-k-Material (26) und der oberen Oberfläche (22u) gebildet ist.
  4. Halbleitervorrichtung (20) nach Anspruch 3, wobei eine Dicke des nicht-ferroelektrischen High-k-Materials (26) kleiner ist als die erste Dicke.
  5. Halbleitervorrichtung (20) nach Anspruch 2 oder 3, ferner umfassend ein Siliziumoxid-Material, das auf der oberen Oberfläche (22u) des Stegs (22) gebildet ist.
  6. Halbleitervorrichtung (20) nach Anspruch 5, wobei eine Dicke des Siliziumoxid-Materials kleiner ist als die erste Dicke.
  7. Halbleitervorrichtung (20) nach Anspruch 1, ferner umfassend ein nicht-ferroelektrisches High-k-Material (52) mit einer dritten Dicke, das auf dem ferroelektrischen High-k-Material gebildet ist, wobei die dritte Dicke und die zweite Dicke zusammen höchstens gleich der ersten Dicke sind.
  8. Halbleitervorrichtung (20) nach einem der Ansprüche 1 bis 8, wobei das ferroelektrische High-k-Material durch ein ferroelektrisches Hafniumoxid-Material gebildet ist.
  9. Halbleitervorrichtung (20) nach Anspruch 8, ferner umfassend eine TiN-Materialschicht, die auf dem ferroelektrischen Hafniumoxid-Material (26) gebildet ist, und ein nicht-ferroelektrisches High-k-Material (52), das auf der TiN-Materialschicht gebildet ist.
  10. Halbleitervorrichtungsstruktur (10), umfassend: ein Halbleitersubstrat (1); eine erste Halbleitervorrichtung (10) mit einer ersten Gatestruktur, die über einem ersten Bereich (3) des Halbleitersubstrats (1) gebildet ist, wobei die erste Gatestruktur einen ersten Steg (22), ein ferroelektrisches High-k-Material (26), das wenigstens auf Seitenwandoberflächen (22s) des ersten Stegs (22) gebildet ist, und ein erstes nicht-ferroelektrisches High-k-Material (52) umfasst, das auf dem ferroelektrischen High-k-Material (26) gebildet ist; und eine zweite Halbleitervorrichtung (30) mit einer zweiten Gatestruktur, die über einem zweiten Bereich (5) des Halbleitersubstrats (1) gebildet ist, wobei die zweite Gatestruktur einen zweiten Steg (32; 34) und ein zweites nicht-ferroelektrisches High-k-Material (52) umfasst, das auf dem zweiten Steg (32; 34) gebildet ist; wobei die ersten und zweiten Gatestrukturen relativ zu dem Halbleitersubstrat (1) eine gleiche Höhe aufweisen.
  11. Halbleitervorrichtungsstruktur (10) nach Anspruch 10, wobei die erste Halbleitervorrichtung (20) eine Speichervorrichtung darstellt und die zweite Halbleitervorrichtung (30) eine Logikvorrichtung und/oder eine SRAM-Vorrichtung einer integrierten Schaltungsstruktur darstellt, die über dem Halbleitersubstrat (1) zu bilden ist.
  12. Halbleitervorrichtungsstruktur (10) nach Anspruch 10 oder 11, wobei die ersten und zweiten nicht-ferroelektrischen High-k-Materialien (52) aus einem nicht-ferroelektrisches High-k-Material (52) gebildet sind.
  13. Halbleitervorrichtungsstruktur (10) nach einem der Ansprüche 10 bis 12, wobei das nicht-ferroelektrische High-k-Material (52) auf einer oberen Oberfläche (22u) des ersten Stegs (22) gebildet ist.
  14. Halbleitervorrichtungsstruktur (10) nach einem der Ansprüche 10 bis 13, ferner umfassend eine dritte Gatestruktur, die über dem ersten Bereich gebildet ist, und eine vierte Gatestruktur, die über dem zweiten Bereich gebildet ist, wobei eine Beabstandung zwischen den ersten und dritten Gatestrukturen kleiner ist als eine Beabstandung zwischen den zweiten und vierten Gatestrukturen.
  15. Verfahren zum Bilden einer Halbleitervorrichtung (20), wobei das Verfahren umfasst: ein Bilden eines Stegs (22) über einem Halbleitersubstrat (1); ein Bilden eines ferroelektrischen High-k-Materials (24) über dem Steg (22); ein anisotropes Ätzen des ferroelektrischen High-k-Materials (24); und ein Abscheiden eines nicht-ferrolelektrischen High-k-Materials (52) über dem geätzten ferroelektrischen High-k-Material (26).
  16. Verfahren nach Anspruch 15, wobei das anisotrope Ätzen einen Schritt eines reaktiven Ionenätzens umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei das ferroelektrische High-k-Material (24) während des anisotropen Ätzens von einer oberen Oberfläche (22u) des Stegs (22) entfernt wird, so dass die obere Oberfläche (22u) freigelegt wird.
  18. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur (10), wobei das Verfahren umfasst: ein Bilden von wenigstens einem ersten Steg (22) über einem ersten Bereich (3) eines Halbleitersubstrats (1); ein Bilden von wenigstens einem zweiten Steg (32; 34) über einem zweiten Bereich des Halbleitersubstrats (5); ein Bilden eines ferroelektrischen High-k-Materials (24) über dem wenigstens einen ersten Steg (22); ein anisotropes Ätzen des ferroelektrischen High-k-Materials (24); und ein Abscheiden eines nicht-ferroelektrischen High-k-Materials (52) über den ersten und zweiten Bereichen (3, 5), wobei das nicht-ferroelektrische High-k-Material (52) über dem ferroelektrischen High-k-Material (26) über wenigstens dem ersten Steg (22) und auf wenigstens dem zweiten Steg (32; 34) gebildet wird.
  19. Verfahren nach Anspruch 18, ferner umfassend ein Bilden einer Maskenstruktur (44) über den ersten und zweiten Bereichen (3, 5), wobei die Maskenstruktur (44) den zweiten Bereich (5) bedeckt, bevor das ferroelektrische High-k-Material (24) über dem wenigstens einen ersten Steg (22) gebildet wird.
  20. Verfahren nach Anspruch 18 oder 19, wobei eine Mehrzahl erster Stege und eine Mehrzahl zweiter Stege gebildet wird, wobei die ersten Stege einen größeren Pitchabstand aufweisen als die zweiten Stege.
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