DE102007033454A1 - Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung - Google Patents

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Abstract

Es wird eine integrierte Schaltung und ein Verfahren zu deren Herstellung beschrieben. Eine Ausführungsform betrifft einen FinFET eines ersten Typs (200) mit einer ersten Gateelektrode (206) sowie einen FinFET eines zweiten Typs (100) mit einer zweiten Gateelektrode (106). Die erste Gateelektrode (206) ist in einem Gategraben (212) ausgebildet, der in einem Halbleitersubstrat (1) definiert ist und eine Unterseite eines Bereichs der zweiten Gateelektrode (106) ist über einer Hauptoberfläche (10) des Halbleitersubstrats (1) positioniert.

Description

  • Die Beschreibung betrifft eine integrierte Schaltung sowie ein Verfahren zum Herstellen einer integrierten Schaltung. Die Beschreibung betrifft ebenso eine Speichervorrichtung als auch ein Verfahren zum Herstellen einer solchen Speichervorrichtung.
  • Auf dem Gebiet der Halbleitertechnologien sind viele Typen von Transistoren mit verschiedenen Eigenschaften wie Schwellspannung (VTH), Geschwindigkeit und Leistungsverbrauch bekannt. Abhängig vom Anwendungsgebiet ist ein Transistortyp mit einer hohen oder niedrigen Schwellspannung erwünscht. Es gibt verschiedenartige Konzepte zur Erhöhung der Kanallänge des Transistors. Darüber hinaus werden Anstrengungen unternommen, um einen Transistor vollständig zu verarmen oder die Kanalbreite eines Transistors zu erhöhen. Somit lässt sich ein geeigneter Transistortyp in Abhängigkeit von der gewünschten Anwendung auswählen.
  • Beispielsweise ist es oft erwünscht, zwei oder mehrere Transistoren mit verschiedenen Eigenschaften auf einem einzelnen Chip zu kombinieren. In diesem Falle wäre ein Verfahren hilfreich, mit dem Transistoren verschiedener Eigenschaften und verschiedenem Aufbau im selben Halbleitersubstrat hergestellt werden können.
  • Aus diesen und weiteren Gründen liegt ein Bedürfnis nach dieser Erfindung vor.
  • Die begleitenden Abbildungen dienen einem weiteren Verständnis von Ausführungsformen der Erfindung. Die Abbildungen zeigen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung deren Prinzipien. Weitere Ausführungsformen der Erfindung und viele der beabsichtigten Vorteile werden unter Bezugnahme auf die nachfolgende Beschreibung ersichtlicher. Die Elemente der Abbildungen sind nicht notwendigerweise maßstabsgetreu dargestellt. Übereinstimmende Bezugskennzeichen kennzeichnen übereinstimmende Teile.
  • 1A und 1B zeigen Querschnittsansichten eines Transistors eines zweiten Typs.
  • 2 zeigt eine Querschnittsansicht eines Transistors eines dritten Typs.
  • 3A bis 3C zeigen Querschnittsansichten eines Transistors eines ersten Typs.
  • 4A bis 4C zeigen Querschnittsansichten eines modifizierten Transistors des ersten Typs.
  • 5A und 5B zeigen weitere Modifikationen des Transistors des ersten Typs.
  • 5C bis 5E zeigen weitere Modifikationen der Transistoren vom ersten, zweiten und dritten Typ.
  • 6A und 6B zeigen Draufsichten auf eine integrierte Schaltung.
  • 6C bis 6F zeigen Verfahren zum Definieren aktiver Gebiete.
  • 6G und 6H zeigen Ausführungsformen des Verfahrens zum Herstellen einer integrierten Schaltung.
  • 7 bis 18 zeigen Querschnittsansichten eines Substrats nach dem Durchführen von Prozessen gemäß einer Ausführungsform.
  • 19 bis 20 zeigen weitere Querschnittsansichten des Substrats nach dem Durchführen von Prozessen gemäß einer Ausführungsform.
  • 21 bis 24 zeigen weitere Ansichten eines Substrats nach dem Durchführen von Prozessen einer weiteren Ausführungsform.
  • 25 zeigt eine weitere Ausführungsform des Verfahrens zum Ausbilden eines Transistors.
  • 26 bis 34 zeigen Querschnittsansichten eines Substrats beim Durchführen eines Verfahrens zum Herstellen eines Transistors.
  • 35 zeigt ein beispielhaftes Ersatzschaltdiagramm einer Speichervorrichtung mit Transistoren der verschiedenen Typen.
  • 36A zeigt eine elektronische Vorrichtung mit einer integrierten Schaltung.
  • 36B zeigt ein Datenverarbeitungssystem mit einer integrierten Schaltung.
  • 37 zeigt eine weitere Ausführungsform des Verfahrens zum Ausbilden einer integrierten Schaltung.
  • In der nachfolgenden Beschreibung wird Bezug auf die begleitenden Abbildungen genommen, in denen beispielhaft bestimmte Ausführungsformen, gemäß derer die Erfindung umgesetzt werden kann, gezeigt sind. In diesem Zusammenhang wird eine richtungsbezogene Terminologie unter Verwendung von Ausdrücken wie „oben", „unten", „lateral", „vertikal", usw. mit Bezug auf die Ausrichtung der erläuterten Figuren verwendet. Da die Komponenten der Ausführungsformen auf vielfältige Weise ausgerichtet sein können, dient die richtungsbezogene Terminologie lediglich der Veranschaulichung der dargestellten Figuren und ist keinesfalls beschränkend. Es ist zu berücksichtigen, dass weitere Ausführungsformen genutzt und strukturelle oder logische Änderungen durchgeführt werden können, ohne vom Schutzbereich der Erfindung abzuweichen. Die nachfolgende Beschreibung ist demnach nicht beschränkend auszulegen und der Schutzbereich der Erfindung wird über die beigefügten Patentansprüche definiert.
  • 6A und 6B zeigen Draufsichten auf eine integrierte Schaltung gemäß Ausführungsformen der Erfindung. Wie den 6A und 6B entnommen werden kann, sind aktive Gebiete 110, 210, 310, 515, 716 in einem Halbleitersubstrat ausgebildet. Die Ausdrücke „Scheibe", „Substrat" oder „Halbleitersubstrat", die in der nachfolgenden Beschreibung verwendet werden, können eine beliebige Halbleiter-basierte Struktur mit einer Halbleiteroberfläche umfassen. Scheibe und Struktur schließen Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten aus Silizium, die von einem Halbleiterträger gestützt werden und weitere Halbleiterstrukturen ein. Der Halbleiter basiert nicht notwendigerweise auf Silizium. Der Halbleiter kann ebenso Silizium-Germanium, Germanium oder Galliumarsenid entsprechen.
  • Beispielsweise können die aktiven Gebiete 110, 210, 310, 515, 716 durch Ausbilden entsprechender Isolationsgräben 111, 211, 311, 513, 714 definiert werden, welche mit einem isolierenden Material gefüllt werden. Die Isolationsgräben 111, 211, 311, 513, 714 isolieren benachbarte aktive Gebiete elektrisch voneinander. Obwohl sich die aktiven Gebiete in 6A und 6B wie durchgängige Bahnen erstrecken, gilt zu berücksichtigen, dass diese eine beliebige Form einnehmen können. Beispielsweise können die aktiven Gebiete als unterteilte aktive Gebiete ausgebildet sein, die voneinander durch geeignete Isolationsvorrichtungen isoliert sind. Beispiele für Isolationsvorrichtungen schließen Isolationsgräben, Grabenkondensatoren, Isolationsfeldeffekttransistoren ein, die der Fachwelt geläufig sind. Wie in 6A gezeigt ist, kann sich die longitudinale Richtung der aktiven Gebiete in einer ersten Richtung 11 erstrecken. Wie in 6B gezeigt ist, kann sich die longitudinale Richtung der aktiven Gebiete entlang einer Richtung erstrecken, die in Bezug auf die erste Richtung 11 geneigt ist. Somit kann die longitudinale Richtung der aktiven Gebiete verschieden von der Richtung der Bitleitungen und Wortleitungen sein.
  • Wie nachfolgend erläutert wird, kann ein integrierter Schaltkreis einen FinFET eines ersten Typs mit einer ersten Gateelektrode und einen FinFET eines zweiten Typs mit einer zweiten Gateelektrode enthalten, wobei die erste Gateelektrode in einem Gategraben ausgebildet ist, der in einem Halbleitersubstrat definiert ist, und wobei eine Unterseite eines Bereichs der zweiten Gateelektrode über einer Hauptoberfläche des Halbleitersubstrats angeordnet ist.
  • In einer oder mehreren Ausführungsformen betrifft der Ausdruck „Hauptoberfläche" des Halbleitersubstrats die planare Oberfläche des Substrats oder der Scheibe, z. B. die Oberfläche, auf welche die jeweiligen Prozesse einwirken. Der Ausdruck „vertikal" betrifft eine Richtung, die sich nach unten oder nach oben unter einem Winkel von 70 bis 100° (Grad) zur planaren Oberfläche des Substrats erstreckt. Der Ausdruck „horizontal" betrifft eine Richtung, die sich im Wesentlichen parallel zur planaren Oberfläche des Substrats erstreckt, z. B. eine Richtung, die sich unter einem Winkel von –20° bis 20° (Grad) zur planaren Oberfläche des Substrats erstreckt.
  • Die integrierte Schaltung kann zudem einen planaren Transistor mit einer dritten Gateelektrode enthalten, die über dem Halbleitersubstrat ausgebildet ist. Beispielsweise sind Bereiche der ersten und zweiten Gateelektroden in Isolationsgräben, welche benachbart zu Halbleitersubstratbereichen liegen, angeordnet.
  • Gemäß einer Ausführungsform kann eine Unterseite des Gategrabens unterhalb der Hauptoberfläche des Halbleitersubstrats angeordnet sein. Beispielsweise kann die Unterseite des Gategrabens mehr als 5 nm unterhalb der Hauptoberfläche des Halbleitersubstrats angeordnet sein. Gemäß einer Ausführungsform enthält die erste Gateelektrode erste vertikale Bereiche und die zweite Gateelektrode enthält zweite vertikale Berei che, wobei sich die ersten und zweiten vertikalen Bereiche bis in dieselbe Tiefe erstrecken.
  • Gemäß einer weiteren Ausführungsform enthält eine integrierte Schaltung einen FinFET eines ersten Typs mit einer ersten Gateelektrode sowie einen FinFET eines zweiten Typs mit einer zweiten Gateelektrode, wobei die erste Gateelektrode in einem Gategraben ausgebildet ist, der in einem Halbleitersubstrat definiert ist, und ein Strompfad zwischen einem ersten und einem zweiten Kontaktgebiet des FinFETs des zweiten Typ enthält lediglich horizontale Komponenten.
  • Gemäß einer weiteren Ausführungsform enthält ein FinFET eine Gateelektrode mit vertikalen Bereichen. Der FinFET ist in einem Halbleitersubstratbereich ausgebildet und Isolationsgräben liegen benachbart zum Halbleitersubstratbereich. Die vertikalen Bereiche sind in Bezug auf die Position der Isolationsgräben selbstjustiert. Beispielsweise kann ein Teil der vertikalen Bereiche im Halbleitersubstrat angeordnet sein. Ein Teil der vertikalen Bereiche kann in den Isolationsgräben angeordnet sein. Als weiteres Beispiel können die vertikalen Bereiche derart ausgebildet sein, dass sie sich teilweise in das Halbleitersubstrat als auch in die Isolationsgräben erstrecken. Gemäß einer Ausführungsform kann eine integrierte Schaltung einen wie oben definierten FinFET enthalten.
  • Der nachfolgend verwendete Ausdruck „FinFET" betrifft einen Feldeffekttransistor mit einem ersten und einem zweiten Source/Drainbereich. Ein Kanal ist zwischen den ersten und zweiten Source/Drainbereichen angeordnet. Eine Gateelektrode ist vom Kanal über ein Gatedielektrikum isoliert. Die Gateelektrode dient der Steuerung der Leitfähigkeit des Kanals. In einem FinFET weist der Kanal die Form einer Flosse oder einer Rippe auf. Die Gateelektrode umschließt den Kanal von wenigstens zwei Seiten. Beispielsweise kann die Gateelektrode den Kanal an einer horizontalen Seite und an wenigstens einer vertikalen Seite umschließen. Alternativ hierzu kann die Gate elektrode den Kanal an zwei vertikalen Seiten in Bezug auf die Oberfläche des Substrats umschließen.
  • Wie in den nachfolgenden Figuren veranschaulicht ist, können eine Abdeckungsschicht wie die Schicht 109 in 1A, die Schicht 404 in 2 und die Schicht 527 in 17 über den Wortleitungen oder dem Gateleitermaterial angeordnet werden. Dennoch ist zu berücksichtigen, dass eine solche Abdeckungsschicht ebenso weggelassen werden kann. Somit ist eine solche Abdeckungsschicht lediglich ein optionales Merkmal. Falls beispielsweise einer der hierin beschriebenen Transistoren Teil einer Logikvorrichtung ausbildet, kann eine solche Abdeckungsschicht weggelassen werden. Materialien der Abdeckungsschicht umfassen beliebige geeignete dielektrische Materialien wie Siliziumnitrid (z. B. Si3N4) oder Siliziumoxid (z. B. SiO2).
  • 1A und 1B zeigen Querschnittsansichten eines Transistors 100 vom zweiten Typ. Die in 1A gezeigte Querschnittsansicht ist beispielsweise zwischen III und III' aufgenommen, wobei die in 1B gezeigte Querschnittsansicht zwischen IV und IV' aufgenommen ist, wie den entsprechenden 6A und 6B entnommen werden kann. Wie sich aus den 1A und 1B ergibt, ist eine Unterseite eines Bereichs 106a der Gateelektrode 106 über der Hauptoberfläche 10 des Substrats angeordnet. Das Substrat 1 kann ein beliebiges Halbleitersubstrat sein, z. B. ein n- oder p-dotiertes Siliziumsubstrat. Das Substrat kann einem beliebigen Typ einer beschichteten oder gestapelten Struktur entsprechen, z. B. ein SOI(Siliconon-Insulator)-Substrat sein. Die Gateelektrode 106 enthält zudem vertikale Bereiche 107a, b, welche sich vor und hinter der Zeichenebene von 1A erstrecken. Der Transistor 100 enthält zudem einen ersten und einen zweiten dotierten Bereich 101, 102. Beispielsweise können die ersten und zweiten Bereiche 101, 102 p- oder n-dotiert sein. Ein Kanal 103 ist zwischen den ersten und zweiten dotierten Bereichen 101, 102 aus gebildet. Die Gateelektrode 106 ist vom Kanal 103 über das Gatedielektrikum 105 isoliert. Beispielsweise kann das Gatedielektrikum 105 aus einem beliebigen geeigneten isolierenden Material wie Siliziumoxid, Siliziumnitrid und weiteren Materialien bestehen. Eine Abdeckungsschicht 109 kann auf der Gateelektrode 106 positioniert sein. Seitenwandabstandshalter 108 können an die Gateelektrode 106 lateral angrenzend ausgebildet sein. Der Kanal 103 erstreckt sich entlang der Oberfläche 10 des Substrats 1. Ein erstes Kontaktgebiet 114 ist bereitgestellt, um den ersten Source/Drainbereich 101 beispielsweise mit einer zugehörigen Bitleitung zu verbinden. Es ist ein zweites Kontaktgebiet 115 bereitgestellt und dieses kann den zweiten Source/Drainbereich 102 optional mit einem Speicherelement (nicht dargestellt) verbinden. Das zweite Kontaktgebiet 11 kann alternativ mit einem beliebigen Element verbunden sein, z. B. mit einer Leiterbahn. Beispielsweise kann der Transistor ein „Floating-Body"-Transistor sein, der der Speicherung einer Ladung dient.
  • Ein Strompfad zwischen den ersten und zweiten Kontaktgebieten 114, 115 beinhaltet den Kanal 103 als auch die Distanz von den Kontaktgebieten 114, 115 zur metallurgischen Grenze zwischen dem Source/Drainbereich 101, 102 und dem Kanal 103.
  • Gemäß einer Ausführungsform kann der Strompfad zwischen den ersten und zweiten Kontaktgebieten 114, 115 lediglich horizontale Komponenten enthalten, z. B. Komponenten, die sich parallel zur Substrathauptoberfläche erstrecken.
  • 1B zeigt eine Querschnittsansicht, die senkrecht in Bezug auf die Querschnittsansicht von 1A aufgenommen ist. Wie dargestellt ist, umschließen die vertikalen Bereiche der Gateelektrode 107a, 107b den Kanal 103 lateral, so dass der Kanalbereich 103 an drei seiner Seiten von der Gateelektrode 106 umschlossen wird. Die Gateelektrode 106 ist vom Kanalbereich 103 über das Gatedielektrikum 105 isoliert. Wie in 1B gezeigt ist, können die vertikalen Bereiche 107a, 107b der art ausgebildet werden, dass diese in den Isolationsgräben 110 angeordnet sind. Wie dennoch später erläutert wird, können sich die vertikalen Bereiche 107a, 107b ebenso in das aktive Gebiet 110 erstrecken. Die Oberfläche 113 des Kanalbereichs 103 ist im Wesentlichen auf derselben Höhe positioniert wie die Hauptoberfläche 10 des Substrats 1. In diesem Zusammenhang kommt dem Ausdruck „im Wesentlichen auf derselben Höhe" die Bedeutung zu, dass die Oberseite 113 des Kanalgebiets 103 in Bezug auf die Hauptoberfläche 10 geringfügig zurückgezogen sein kann, d. h. um ein Ausmaß von weniger als 1 nm. Dieses geringfügige Zurückziehen kann durch einen Oxidationsprozesses bedingt sein, mit dem das Gatedielektrikum 105 gebildet wird. Dieser Oxidationsprozess kann ein Teil des Substratmaterials aufbrauchen, und so die Oberfläche 113 des Kanals 103 geringfügig rückbilden.
  • Der in 1B gezeigte Transistor wird als FinFET bezeichnet, da der Substratbereich, in dem der Kanal ausgebildet ist, die Form einer Flosse oder einer Rippe aufweist. Drei Seiten der Flosse werden von der Gateelektrode 106 umschlossen. Falls der Transistor ein Transistor vom Verarmungsmodus ist, kann der FinFET vollständig verarmt werden, wenn die Gateelektrode 106 entsprechend angesteuert wird. In diesem Zusammenhang kann der Transistor alternativ ebenso ein Transistor vom Anreicherungsmodus sein. Mehrere Gateelektroden 106 benachbarter Transistoren können über die Wortleitungen 112, die sich senkrecht in Bezug auf die Richtung der aktiven Gebiete und der Isolationsgräben erstrecken können, verbunden sein. Dennoch können sich die Wortleitungen 112 ebenso in eine Richtung, welche nicht senkrecht in Bezug auf die aktiven Gebiete und die Isolationsgräben verläuft, erstrecken.
  • 2 zeigt eine Querschnittsansicht eines Transistors 400 eines dritten Typs, die zwischen V und V' aufgenommen ist, wie den 6A und 6B entnommen werden kann. Der in 2 gezeigte Transistor 400 enthält einen ersten und einen zweiten Source/Drainbereich 401, 402. Die ersten und zweiten Source/Drainbereiche 401, 402 können als dotierte Bereiche im Substrat 1 ausgebildet sein. Der Kanal 403 ist zwischen den ersten und zweiten Source/Drainbereichen 401, 402 angeordnet. Die Gateelektrode 406 ist auf der Substrathauptoberfläche 10 angeordnet. Das Gatedielektrikum 405 ist zwischen der Gateelektrode 406 und dem Kanal 403 angeordnet. Eine Abdeckungsschicht 404 kann auf der Gateelektrode 406 positioniert sein. Seitenwandabstandshalter 408 können lateral an die Gateelektrode 406 anschließen. Die Oberseite des Kanals 403 liegt im Wesentlichen auf derselben Höhe wie die Hauptoberfläche 10 des Substrats 1. Der in 2 gezeigte Transistor entspricht dem planaren Transistor, der allgemein bekannt ist.
  • 3A bis 3C zeigen Querschnittsansichten eines ersten FinFET-Typs. Beispielsweise können die Querschnittsansichten von 3A bis 3C zwischen I und I' und II und II' aufgenommen sein. Der Transistor 200 enthält einen ersten und einen zweiten Source/Drainbereich 201, 202 und einen Kanal 203, der zwischen den ersten und zweiten Source/Drainbereichen 201, 202 angeordnet ist. Die Leitfähigkeit des Kanals 203 wird über die Gateelektrode 206 gesteuert. Das aktive Gebiet 211 weist die Form einer Flosse oder einer Rippe auf und drei Seiten der Flosse werden von der Gateelektrode 206 umschlossen.
  • Die ersten und zweiten Source/Drainbereiche 201, 202 sind im Hauptoberflächengebiet des Halbleitersubstrats 1 positioniert. Die Gateelektrode 206 ist in einem Gategraben 212 angeordnet. Die Gateelektrode 206 weist zudem zwei vertikale Bereiche 207a, b auf. Der Gategraben 212 ist in die Substratoberfläche 10 geätzt. Somit ist ein oberer Bereich 215 des aktiven Gebiets 211 unterhalb der Hauptoberfläche 10 des Halbleitersubstrats 1 positioniert. Die Unterseite des mittleren Bereichs 206a der Gateelektrode ist unterhalb der Hauptoberfläche 10 angeordnet. Die vertikalen Bereiche 207a, b erstrecken sich in einer Ebene, die vor und hinter dem gezeigten Querschnitt liegt und sind somit in den 3A und 3C mit unterbrochenen Linien gekennzeichnet. Die Gateelektrode 206 ist vom Kanal 203 über das Gatedielektrikum 205 isoliert. Ein Seitenwandabstandshalter 208 mit einer Dicke, die größer ist als die Dicke des Gatedielektrikums 205, kann jeweils zwischen der Gateelektrode 206 und den ersten und zweiten Source/Drainbereichen 201, 202 angeordnet sein. Beispielsweise kann der Seitenwandabstandshalter 208 aus Siliziumnitrid bestehen. Ein erstes Kontaktgebiet 213 dient etwa der elektrischen Verbindung des ersten Source/Drainbereichs 201 mit einer entsprechenden Bitleitung. Ein zweites Kontaktgebiet 214 dient der elektrischen Verbindung des zweiten Source/Drainbereichs mit einem Speicherelement (nicht gezeigt).
  • Die Gateelektrode 206 kann beispielsweise aus einem leitfähigen Material bestehen, z. B. Polysilizium. Die ersten und zweiten Source/Drainbereiche 201, 202 können als normal oder stark dotierte Siliziumgebiete ausgeführt sein und folglich eine ausgezeichnete elektrische Leitfähigkeit aufweisen. Der Kanal 203 ist schwach p-dotiert oder schwach n-dotiert und isoliert somit die ersten von den zweiten Source/Drainbereichen, sofern eine geeignete Spannung an der Gateelektrode 206 anliegt.
  • Ein Strompfad zwischen den ersten und zweiten Kontaktgebieten 213, 214 kann eine erste Komponente 204a beinhalten, die sich in einer ersten vertikalen Richtung erstreckt, z. B. nach unten, eine zweite Komponente 204b, die sich in einer horizontalen Richtung erstreckt und eine dritte Komponente 204a, die sich nach oben in einer vertikalen Richtung erstreckt, welche entgegengesetzt zur ersten vertikalen Richtung ist. Anders ausgedrückt enthält der Strompfad den Kanal 203 als auch die Distanz von den Kontaktgebieten 213, 214 zur metallurgischen Grenze zwischen dem Source/Drainbereich 201, 202 und dem Kanal.
  • Somit kann ein Stromfluss von dem ersten zum zweiten Kontaktgebiet 213, 214 einen vertikalen Pfad mit schwacher Gateansteuerung, danach einen vertikalen Pfad mit starker Gateansteuerung, gefolgt von einem horizontalen Pfad mit starker Gateansteuerung, einem vertikalen Pfad mit starker Gateansteuerung und danach einem vertikalen Pfad mit schwacher Gateansteuerung aufweisen, wobei der Ausdruck „danach" den örtlichen oder lokalen Zusammenhang betrifft. Da der Strompfad einen sich in eine Aussparung erstreckenden Bereich beinhaltet, wobei die Aussparung in der Substratoberfläche 10 ausgebildet ist, kann ein minimaler Abstand zwischen den stark dotierten ersten und zweiten Source/Drainbereichen 201, 202 im Vergleich zu einem FinFET vom zweiten Typ vergrößert werden. Folglich kann ein elektrisches Feld am Source/Drainbereich-Kanalübergang und folglich ein Leckstrom reduziert werden. Die stark dotierten Bereiche 201, 202 können von der Gateelektrode 206 über den Abstandshalterbereich 208 getrennt sein. Somit lässt sich ein Einfluss des elektrischen Feldes der Gateelektrode 206 auf die stark dotierten Bereiche 201, 202 reduzieren.
  • 3B zeigt eine Querschnittsansicht des Transistors vom ersten Typ in einer Richtung senkrecht zur Richtung von 3A. Beispielsweise ist ein Abschnitt über dem Flossengebiet 219 des aktiven Gebiets gezeigt, z. B. ein Bereich des aktiven Gebiets mit einer schmalen Breite, wobei das Flossengebiet 219 an drei seiner Seiten von der Gateelektrode 206 umschlossen wird. In dem Flossengebiet 219 weist das aktive Gebiet die Form einer Rippe oder einer Flosse auf. Das aktive Gebiet weist eine Oberseite 215 und zwei laterale Seiten 216 auf, wobei die Länge der Oberseite 215 kürzer als die Länge der lateralen Seiten 216 sein kann.
  • In 3B sind die vertikalen Bereiche 207a, 207b entlang der lateralen Seiten 216 der Rippe angeordnet, wobei der Gategraben 212, in dem die Gateelektrode 206 ausgebildet ist, entlang der Oberseite der Rippe 215 positioniert ist. Die Gate elektrode 206 ist von dem Flossengebiet 219 über das Gatedielektrikum 215 isoliert. Wie der 3B entnommen werden kann, verläuft der Strompfad 204 in einer Richtung senkrecht zur in 3B gezeigten Ebene.
  • Aufgrund der schmalen Breite des Flossengebiets lässt sich der Transistorbody vollständig verarmen, so dass die Unterschwellensteigung des Transistors verbessert werden kann. Folglich wird ein verbessertes Ein-Strom/Aus-Strom-Verhältnis erzielt. Gemäß einer Ausführungsform der Erfindung kann das Flossengebiet lokal gedünnt sein, so dass die Breite des Kanalgebiets kleiner gestaltet wird als die Breite der ersten und zweiten Source/Drainbereiche 201, 202. Folglich lässt sich der Aus-Strom des Transistors in Bezug zum herkömmlichen Transistor weiter verbessern, obgleich die Kontaktfläche der Source/Drainbereiche nicht verkleinert wird. Somit nimmt der Kontaktwiderstand nicht zwingend zu.
  • In den in 3A, 3B gezeigten Aufbauten entspricht die Länge Leff des Kanals dem Abstand zwischen den ersten und zweiten Source/Drainbereichen. Zusätzlich entspricht die Breite des Kanals der Breite des Gebiets, in dem die Leitfähigkeit des Kanals über die Gateelektrode 206 gesteuert wird. Beispielsweise kann die Höhe der Flosse d3 20 bis 100 nm betragen und die Flossenbreite kann kleiner als 35 nm sein. Darüber hinaus kann die Höhe der Flosse d3 der Höhe der Flosse d1 des Transistors vom zweiten Typ, welcher in den 1A und 1B gezeigt ist, entsprechen.
  • Somit stellt der Transistor des ersten Typs einen verbesserten Ein-Strom im Vergleich zu herkömmlichen Transistoren bereit, da die Breite des Kanals erhöht wird, wobei der Widerstand abnimmt. Der Transistor weist eine größere Steigung der Unterschwellencharakteristik auf als auch einen erheblich verminderten Bodyeffekt. Dadurch nimmt der Ein-Strom weiter zu. Darüber hinaus gibt der Transistor zusätzlich einen verbesserten Aus-Strom an, da seine Kanallänge größer ist.
  • Somit kombiniert der Transistor des ersten Typs, wie in 3A und 3B gezeigt, einen verbesserten Ein-Strom mit einem kleineren Aus-Strom.
  • Die vertikalen Bereiche 207a, 207b des Transistors vom ersten Typ können sich bis in eine Tiefe d2 erstrecken, welche der Tiefe d1 der vertikalen Bereiche 107a, 107b des Transistors vom zweiten Typ entsprechen kann. In diesem Zusammenhang ist die Tiefe der vertikalen Bereiche über die von der Hauptoberfläche 10 zur Unterseite der vertikalen Bereiche bemessenen Tiefe definiert. Beispielsweise kann die Tiefe der vertikalen Bereiche mehr als 20 nm, z. B. mehr als 50 nm betragen.
  • 3C zeigt eine weitere Modifikation des in 3A gezeigten Transistors vom ersten Typ. In 3C beinhaltet der zweite Source/Drainbereich 202 einen stark dotierten Bereich 202'' und einen schwach dotierten Bereich 202'. Der schwach dotierte Bereich 202' kann sich bis in dieselbe Tiefe wie der erste Source/Drainbereich 201 erstrecken. Durch Bereitstellen des schwach dotierten Bereichs 202' zwischen dem stark dotierten Bereich 202'' und dem Kanal 203 kann das elektrische Feld verkleinert werden. Somit lässt sich ein Leckstrom am Übergang reduzieren.
  • Allgemein ausgedrückt entspricht der Leckstrom dem Stromfluss vom Speicherelement zum ersten Source/Drainbereich oder zum Siliziumbody bei nicht angesteuerter Gateelektrode. Da das elektrische Feld am zweiten Source/Drainbereich-Kanalübergang den Leckstrom erheblich beeinflusst, ist es von Vorteil, das elektrische Feld am zweiten Source/Drainbereich-Kanalübergang zu reduzieren. Durch Verkleinerung des Leckstroms kann die Aufrechterhaltungsdauer, d. h. die Zeitspanne, während der eine Information erkennbar in der Speicherzelle gespeichert bleibt, erhöht werden.
  • Somit kann der Transistor des ersten Typs eine asymmetrische Anordnung von ersten und zweiten Source/Drainbereichen aufweisen, wie in 3C gezeigt ist, wo der zweite Source/Drainbereich 202, der einen schwach und einen stark dotierten Bereich 202' aufweist, sich bis zur selben Tiefe wie der erste Source/Drainbereich 201 erstreckt. Ebenso kann der erste Source/Drainbereich 201 einen schwach und einen stark dotierten Bereich aufweisen und der schwach dotierte Bereich kann zwischen dem stark dotierten Bereich und dem Kanalgebiet angeordnet sein. Beispielsweise können die ersten und zweiten Source/Drainbereiche mit schwach und stark dotierten Bereichen auf symmetrische Weise angeordnet sein.
  • Gemäß der in 3C gezeigten Ausführungsform ist die Unterseite des schwach dotierten zweiten Source/Drainbereichs 202' unterhalb der unteren Kante des Gategrabens 202 oder unterhalb der Oberseite des Flossenbereichs 215 angeordnet. Folglich lässt sich die effektive Breite des zweiten Source/Drainbereichs erheblich vergrößern. Da diese Breite einen Ein-Strom bestimmt, lässt sich die Ein-Strom-Charakteristik des Transistors weiter verbessern.
  • Der stark dotierte zweite Source/Drainbereich 202'', der später mit einem Speicherelement verbunden wird, ist von der Gateelektrode durch den Abstandshalter 208 abgeschirmt. Folglich wird das elektrische Feld am Übergang zwischen dem zweiten Source/Drainbereich 202'' und dem Kanal reduziert. Dadurch lässt sich die Aufrechterhaltungsdauer weiter verbessern.
  • Der mit Bezug auf die 3A bis 3C beschriebene Transistor lässt sich auf verschiedene Weise modifizieren. Wie beispielsweise in den 4A bis 4C gezeigt ist, kann die Gateelektrode 306 in einem Gategraben 312 ausgebildet sein, welcher im Halbleitersubstrat 1 gebildet ist. Die vertikalen Bereiche 304a, b der Gateelektrode können sich lediglich geringfügig tiefer in das Substrat erstrecken als der Gategraben 312. Wie beispielsweise in 4B gezeigt ist, erstrecken sich die vertikalen Bereiche 307a, b bis in eine Tiefe von näherungsweise weniger als 25 nm in Bezug auf die Unterseite des Gategrabens 321, welcher im Substratmaterial ausgebildet ist. Anders ausgedrückt entspricht die Tiefe d der Tiefe der vertikalen Bereiche 307a, b in Bezug auf die Oberseite 315 des Flossen-ähnlichen Bereichs. Die Kanalbreite, die benachbart zur Gateelektrode 306 liegt, kann auch nicht in Bezug auf das aktive Gebiet, welches durch Ausbilden der Isolationsgräben 310 definiert wird, eingeengt sein. Falls somit eine typische Gatespannung angelegt wird, kann der Kanal auch nicht vollständig verarmt werden. Nichtsdestotrotz kann der resultierende Transistor 300, wie beispielsweise in 4B ersichtlich ist, eine im Vergleich zum herkömmlichen Transistor mit zurückgezogenem Kanal (recessed channel transistor) vergrößerte Kanalbreite aufweisen.
  • Der in 4A gezeigte Transistor 300 enthält einen ersten und einen zweiten Source/Drainbereich 301, 302. Die Gateelektrode 306 ist in einem Gategraben 312 ausgebildet und enthält vertikale Bereiche 304a, 304b. Somit ist ein Kanal 303 zwischen den ersten und zweiten Source/Drainbereichen 301, 302 ausgebildet. Der Strompfad 304 enthält horizontale Bereiche 304b als auch vertikale Bereiche 304a. In dem in 4A gezeigten Transistor können sich die ersten und zweiten Source/Drainbereiche 301, 302 bis in eine Tiefe erstrecken, die tiefer ist als die Tiefe, welche in dieser Figur gezeigt ist. Beispielsweise können sich diese bis unterhalb der Unterseite des Gategrabens 312 erstrecken. Ein Seitenwandabstandshalter aus geeignetem isolierendem Material 308 kann jeweils zwischen dem ersten und dem zweiten Source/Drainbereich 301, 302 und der Gateelektrode 306 positioniert sein.
  • Die in 3 und 4 gezeigten Transistoren können auf beliebige Weise weiter modifiziert werden. Beispielsweise kann die Oberseite der Gateelektrode 306, 206 unterhalb der Hauptoberfläche 10 positioniert sein. Wie beispielsweise in 5A und 5B gezeigt ist, kann ein isolierendes Material 218, 317 über den entsprechenden Gateelektroden und Wortleitungen angeordnet sein, um die Gateelektroden von den darüber liegenden Bereichen zu isolieren. Dieses Konzept, das als vergrabenes Wortleitungskonzept bezeichnet wird, lässt sich selbstverständlich mit den in 3 und 4 gezeigten Transistoren umsetzen.
  • In beliebigen der in dieser Beschreibung gezeigten Beispielen kann der Transistor bestimmte Kontakte beinhalten, die um die Source/Drainbereiche greifen können. Beispielsweise zeigt 5C eine Querschnittsansicht des Transistors, der ebenso in 1A gezeigt ist und diese bestimmten Kontakte enthält. Wie in 5C gezeigt ist, kann ein leitfähiges Material so ausgebildet werden, dass die Source/Drainbereiche 101, 102 umgriffen werden. Wie mit unterbrochenen Linien dargestellt ist, werden umgreifende Kontakte 116 vor und hinter der gezeigten Zeichenebene definiert. 5D zeigt eine Querschnittsansicht entlang beliebiger dieser Kontakte, wobei die Ansicht von 5D senkrecht in Bezug auf die Querschnittsansicht von 5C aufgenommen ist. Wie dargestellt ist, kann das leitfähige Material 116 derart ausgebildet sein, dass dieses den Source/Drainbereich 101, 102 an drei seiner Seiten umgibt. Beispielsweise kann die Schicht 116 als konforme Schicht ausgebildet sein. Dennoch kann diese auch als nicht-konforme Schicht ausgebildet werden.
  • 5E zeigt eine beispielhafte Draufsicht auf ein Transistor-Array einschließlich dieser bestimmten Kontakte. Wie dargestellt ist, wird die Fläche der Kontakte 116 in Bezug auf den Durchmesser des aktiven Gebiets 111 vergrößert. Ein derartiger umgreifender Kontakt 116 kann wie folgt ausgebildet werden. Nach dem Prozessieren des Transistor-Arrays werden gewöhnlich eine oder mehrere dielektrische Schichten abgeschieden. Beispielsweise kann ein Siliziumnitrid-Liner abgeschieden werden, gefolgt von einer Siliziumoxidschicht. Danach werden Öffnungen ausgebildet, um die Source/Drainbereiche freizulegen. Danach wird ein geeignetes leitfähiges Material in die Öffnungen gefüllt, um die umgreifenden Kontakte 116 herzustellen. Beispielsweise kann das leitfähige Material einem der Materialien entsprechen, die gewöhnlich zur Definition der Gateelektrode herangezogen werden. Spezielle Beispiele beinhalten Metalle oder Polysilizium oder Metallverbindungen. Beispielsweise kann eine Titan-, Tantal- oder Titannitrid- oder Tantalnitridschicht abgeschieden werden, gefolgt von einer Wolframschicht. Alternativ kann ein geeignetes Metallsilizid wie TiSi oder TaSi abgeschieden werden, optional gefolgt von einer Wolframschicht. Folglich kann der umgreifende Kontakt 116, der beispielsweise in 5B gezeigt ist, ausgebildet werden.
  • In einer integrierten Schaltung mit dem Transistor vom zweiten Typ, wie z. B. in 1A und 1D gezeigt ist, und dem Transistor vom ersten Typ, der jeweils in einer der 3A bis 5B gezeigt ist, und optional mit einem Transistor eines dritten Typs, der in 2 gezeigt ist, lassen sich die Eigenschaften jedes dieser Transistoren entsprechend der jeweiligen Lage des Transistors und der funktionalen Anforderungen des Systems abstimmen. Abhängig von den jeweiligen Anwendungen, lassen sich Transistoren mit den gewünschten Eigenschaften kombiniert auf einem einzelnen Halbleiterchip unterbringen. Die integrierte Schaltung oder der Halbleiterchip, der vorangehend beschrieben wurde und FinFETs vom ersten und zweiten Typ aufweist und optional auch Transistoren vom dritten Typ, lässt sich in Logikprodukten wie einer CPU („Central Processing Unit", Zentrale Rechnereinheit) in DSP-Chips („Digital Signal Processor", Digitaler Signalprozessor) oder einem Datenverarbeitungssystem verwenden. Diese Produkte können beispielsweise in Personalcomputern, Notebooks, PDAs („Personal Digital Assistant", Persönlicher Digitaler Assistent) eingesetzt werden, bei welchen eine niedrige Leistung und hohe Geschwindigkeit äußerst wichtig sind.
  • Aufgrund des bestimmten Herstellungsprozesses, der unten stehend erläutert wird, können die Transistoren vom ersten Typ, vom zweiten Typ und optional vom dritten Typ derart ausgebildet werden, dass diese Gateelektroden enthalten, welche aus derselben Schicht oder demselben Schichtstapel gefertigt sind. Somit kann jede der Gateelektroden aus einer identischen Schicht oder einem Schichtstapel mit derselben Dicke ausgebildet werden. Jeder der Transistoren kann zudem einen Kanal mit einer Breite, die kleiner ist als die Breite jedes der Source/Drainbereiche, aufweisen. In diesem Kontext wird die Breite des Kanals als auch die Breite der Source/Drainbereiche in einer Richtung bemessen, die senkrecht ist zur Richtung eines Stromflusses eines Transistors, z. B. entlang einer Richtung, die die ersten und zweiten Source/Drainbereiche verbindet.
  • Die integrierte Schaltung kann als Speichervorrichtung ausgeführt sein und einen Arraybereich aufweisen, in dem eine Mehrzahl von Speicherzellen positioniert ist, als auch einen Unterstützungsbereich. Der Unterstützungsbereich kann den Umgebungsbereich als auch die Kernschaltung mit einer Schaltung zum Ansteuern, Schreiben und Lesen von Information in und aus den Speicherzellen enthalten. Beispielsweise kann der Transistor vom ersten Typ im Arraybereich angeordnet sein. Der Transistor vom zweiten Typ als auch der Transistor vom dritten Typ können im Unterstützungsbereich angeordnet und etwa Teil der Kernschaltung oder der Umgebungsschaltung darstellen. Nichtsdestotrotz können auch der Transistor vom zweiten Typ oder der Transistor vom dritten Typ ebenso im Arraybereich angeordnet sein. Der Transistor vom ersten Typ kann auch im Unter-stützungsbereich positioniert sein. Die integrierte Schaltung gemäß einer Ausführungsform kann eine Halbleitervorrichtung sein, z. B. eine Embedded DRAM-Vorrichtung mit einem Speicherbereich, in dem Speicherzellen einschließlich FinFETs vom ersten Typ angeordnet sind. Die Speichervorrichtung kann zudem Logikschaltungen mit Transistoren vom zweiten Typ oder optional Transistoren vom dritten Typ enthalten.
  • Nichtsdestotrotz kann der Transistor vom zweiten Typ oder der Transistor vom dritten Typ auch im Speicherbereich angeordnet sein. Die Logikschaltungen können auch den Transistor vom ersten Typ umfassen. Es gilt zu berücksichtigen, dass der Schutzbereich von Ausführungsformen der Erfindung ebenso Halbleiterscheiben einschließt, in denen wie oben beschriebene integrierte Schaltungen ausgebildet sind.
  • Nachfolgend wird eine beispielhafte Ausführungsform des Verfahrens zum Herstellen einer integrierten Schaltung erläutert.
  • Wie in dem Ablaufdiagramm von 6G, das das Verfahren gemäß einer Ausführungsform zeigt, dargestellt ist, umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Ausbilden eines FinFETs von einem ersten Typ (S1) mit einer ersten Gateelektrode und Ausbilden eines FinFETs von einem zweiten Typ (S2) mit einer zweiten Gateelektrode, wobei das Ausbilden der ersten Gateelektrode ein Definieren eines Gategrabens in einem Halbleitersubstrat sowie Füllen des Gategrabens mit einem Teil der ersten Gateelektrode (S3) umfasst, und wobei das Ausbilden der zweiten Gateelektrode derart erfolgt, dass eine Unterseite eines Bereichs der zweiten Gateelektrode über einer Hauptoberfläche des Halbleitersubstrats angeordnet ist. Gemäß einer Ausführungsform kann das Verfahren zudem ein Ausbilden eines Transistors von einem dritten Typ (S4) umfassen, wobei der Transistor vom dritten Typ einem planaren Transistor entspricht.
  • Beispielsweise kann das Ausbilden der ersten und zweiten Gateelektroden ein Definieren erster und zweiter Öffnungen von ersten und zweiten vertikalen Bereichen der entsprechenden ersten und zweiten Gateelektroden umfassen. Gemäß einer Ausführungsform kann das Definieren der ersten und zweiten Öffnungen vor dem Definieren des Gategrabens erfolgen. Wie beispielsweise in dem schematischen Ablaufdiagramm der 6H gezeigt ist, können die ersten und zweiten Öffnungen mittels herkömmlicher Ätzprozesse definiert werden, z. B. mittels Ätzprozessen, die simultan oder gleichzeitig die ersten und zweiten Öffnungen ätzen. Wie in 6H gezeigt ist, kann das Ätzen der ersten Öffnungen (S1a) und das Ätzen der zweiten Öffnungen (S2a) mittels gemeinsamer Ätzprozesse erfolgen.
  • Beispielsweise können die ersten und zweiten Öffnungen durch Ätzen des Halbleitersubstrats definiert werden. Gemäß einer weiteren Ausführungsform können die ersten und zweiten Öffnungen durch Ätzen von isolierendem Material definiert werden, das in Isolationsgräben, welche benachbart zum Substrat sind, angeordnet ist.
  • 6A und 6B zeigen Draufsichten auf ein Substrat, das beim Ausführen des Verfahrens gemäß einer Ausführungsform der Erfindung verwendet werden kann. Wie dargestellt ist, werden aktive Gebiete 110, 210, 310, 515, 716 definiert. Beispielsweise können die aktiven Gebiete durch Definieren von Isolationsgräben 111, 211, 311, 513, 714 und Füllen der Isolationsgräben mit einem geeigneten isolierenden Material definiert werden. Beispielsweise kann die Breite der Isolationsgräben als auch der Abstand zwischen benachbarten Isolationsgräben gleich der minimalen Strukturgröße F gewählt werden, welche mit der eingesetzten Technologie erzielt werden kann oder auch eines Teils hiervon. Ebenso kann die Breite der aktiven Gebiete als auch deren Abstand F oder ein Teil hiervon betragen, z. B. F/2, F/3, F/4 und so fort. Beispielsweise kann F 120 nm, 100 nm, 75 nm, 65 nm, 55 nm oder weniger als 40 nm betragen. Verschiedene Komponenten können bereits im Halbleitersubstrat ausgebildet sein. Beispielsweise können Isolationsstrukturen in jeder der Bahnen aktiver Gebiete definiert werden, um einzelne Segmente aktiver Gebiete auszubilden. Beispielsweise kann die Isolationsstruktur ein Isolationsgraben sein, der mit einem isolierenden Material gefüllt ist, wie z. B. Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid. Die Isolationsfüllung kann eine oder mehrere Schichten beinhalten. Als wei teres Beispiel können Isolationsfeldeffekttransistoren ausgebildet werden, um Segmente aktiver Gebiete zu bilden. Die Isolationsfeldeffekttransistoren können in einem Aus-Zustand betrieben werden, um benachbarte Segmente aktiver Gebiete, welche einer Bahn aktiven Gebiets zugeordnet sind, voneinander zu isolieren. Es gilt zu berücksichtigen, dass die Isolationsstrukturen oder die Isolationsfeldeffekttransistoren ebenso während der nachfolgenden Prozesse ausgebildet werden können. Als weiteres Beispiel können Kondensatorgräben ausgebildet werden, welche die Bahnen aktiver Gebiete 110, 210, 310, 515, 716 unterteilen. Da die bestimmte Ausführung der Isolationsstruktur auf vielfältige Weise erfolgen kann, wird die nachfolgende Beschreibung auf die Ausbildung der Transistoren vom ersten und zweiten Typ fokussiert.
  • Beispielsweise können die aktiven Gebiete durch Definition von Isolationsgräben mit Hilfe einer beliebigen Hartmaskenschicht als Hartmaskenschicht zum Strukturieren des Substratmaterials definiert werden. Gemäß einer Ausführungsform kann der Abstand und damit die Breite der aktiven Gebiete 515 derart definiert werden, dass diese einen sub-lithografischen Wert einnehmen. Dies kann beispielsweise mittels Doppelstrukturierungsverfahren erfolgen. Wie beispielsweise mit Bezug auf die 6C erläutert wird, kann ein Abstandshalterverfahren eingesetzt werden, um den Abstand der Hartmaskenbahnen auf einen beliebigen Wert zu verkleinern. Beispielsweise können in einem ersten Prozess erste Bahnen 930 eines Hartmaskenmaterials definiert werden. Beispielsweise können diese Bahnen 930 eine Breite w einnehmen, die kleiner ist als deren Abstand d. Beispielsweise können diese eine Breite w von weniger als 100 nm, z. B. 50 nm, und ein Abstand d von mehr als 100 nm, z. B. 150 nm, einnehmen. Nach dem Definieren der ersten Bahnen 930 können Abstandshalter aus einem Opfermaterial 931 ausgebildet werden, welche an beide Seiten der Bahnen 930 angrenzen. Beispielsweise können die Abstandshalter 931 durch konformes Abscheiden eines Opfermaterials und nachfolgendes Durchführen eines anisotropen Ätzprozesses zum Entfernen der horizontalen Bereiche des Opfermaterials 931 ausgebildet werden. Nach dem Definieren der Abstandshalter 931 wird ein weiteres Hartmaskenmaterial abgeschieden. Beispielsweise kann das zweite Hartmaskenmaterial dem ersten Hartmaskenmaterial entsprechen. Das zweite und das erste Hartmaskenmaterial können etwa Siliziumnitrid entsprechen und das Opfermaterial kann aus Siliziumoxid oder Polysilizium sein. Nichtsdestotrotz kann das zweite Hartmaskenmaterial ebenso verschieden vom ersten Hartmaskenmaterial sein. Danach erfolgt ein Planarisierungsprozess, um eine Struktur zu erhalten, die im unteren Bereich von 6C gezeigt ist. Das Opfermaterial 931 kann beispielsweise ebenso mittels eines geeigneten Ätzprozesses entfernt werden. Dadurch werden Bahnen 930, 932 aus einem oder zwei verschiedenen Materialien erzielt, wobei der Abstand zwischen den Bahnen kleiner ist als der Abstand der ersten Bahnen 930. Eine ähnliche Struktur lässt sich erzielen, indem ein Doppellithografieverfahren verwendet wird, gemäß dem die zweiten Bahnen 932 fotolithografisch unter Verwendung einer Maske definiert werden, die identisch oder ähnlich zur Maske sein kann, welche zur Definition der Bahnen 930 herangezogen wurde. Nichtsdestotrotz wird die Maske zum Definieren der zweiten Bahnen um eine Hälfte des Abstands der Bahnen verschoben, um jede der zweiten Bahnen an einer Position zwischen zwei benachbarten ersten Bahnen 930 zu positionieren.
  • Gemäß einem Doppelabstandshalterverfahren können beim Durchführen des in 6C gezeigten Verfahrens ebenso Bahnen 930 ausgebildet werden, die eine größere Breite aufweisen können. Beispielsweise kann die Breite näherungsweise der Hälfte des Abstands entsprechen oder größer sein. Danach werden Abstandshalter auf ähnliche wie in 6C gezeigte Weise ausgebildet. Dann können die ersten Bahnen 930 entfernt werden, gefolgt von einem Prozess zum Ausbilden zweiter Abstandshalter (nicht gezeigt). Danach kann ein Füllmaterial bereitgestellt werden, gefolgt von einem Planarisierungsprozess. Folglich werden alternierende Bahnen aus verschiedenen Materialien bereitgestellt. Durch Entfernen ausgewählter Bahnen lassen sich ebenso Hartmaskenbahnen aus einem bestimmten Material und einem bestimmten Abstand als auch einer bestimmten Breite erzielen. Nichtsdestotrotz können die aktiven Gebiete ebenso mittels eines einfachen fotolithografischen Prozesses ausgebildet werden.
  • Wie oben erwähnt wurde können die aktiven Gebiete ebenso derart ausgebildet werden, dass diese sich in durchgängigen Bahnen 933 erstrecken und danach durch Ausführen eines zusätzlichen fotolithografischen Prozesses unterteilt werden. Beispielsweise können bereits die ersten Maskenbahnen 930 entsprechend strukturiert werden. Beispielsweise werden zunächst die ersten Hartmaskenbahnen 930 ausgebildet, gefolgt von einem fotolithografischen Prozess unter Verwendung einer Maske 935a mit einem Bahn-/Lückenmuster, das um 90° oder einem beliebigen weiteren Winkel gedreht ist, um fotolithografisch die Position zu definieren, an der die aktiven Gebiete unterteilt werden sollen. Dies ist beispielsweise in 6D gezeigt. 6E zeigt einen Fall, bei dem die aktiven Gebiete 934 oder Hartmaskenbereiche 937 unter Verwendung einer Maske mit einer Form ausgedehnter Punkte fotolithografisch unterteilt werden, um die einzelnen Segmente zu definieren. 6F zeigt eine weitere Maske 935b zur Unterteilung der Bahnen aktiver Gebiete 933 oder der Hartmaskenbahnen 930 zur Ausbildung der aktiven Gebiete, wobei die Maske 935b zur Definition der Unterteilungspositionen ein punktähnliches Muster aufweist und die Punkte schachbrettmusterartig positioniert sind.
  • Im Halbleitersubstrat können verschiedenartige Implantationen zur Definition der Wannenbereiche durchgeführt werden. Die Isolationsgräben können durch entsprechendes Struk turieren einer geeigneten Hartmaskenschicht, Ätzen der Isolationsgräben und Füllen der Isolationsgräben mit einem isolierenden Material definiert worden sein.
  • 7 zeigt Ansichten eines Grundkörpers beim Ausführen des Verfahrens gemäß einer Ausführungsform. 7C zeigt eine Draufsicht auf den Grundkörper, wobei 7A und 7B Querschnittsansichten in zueinander senkrechten Richtungen darstellen. Wie in 7A gezeigt ist, können auf einer Hauptoberfläche 510 eines Halbleitersubstrats 500 eine dünne Siliziumoxidschicht 511 als auch eine Siliziumnitridschicht 512 mit einer Dicke von näherungsweise 50 bis 500 nm ausgebildet sein. Die in 7A gezeigte Querschnittsansicht ist entlang einer Bahn aktiven Gebiets 515 aufgenommen, wobei die Querschnittsansicht in 7B senkrecht in Bezug auf die Richtung der Bahn aktiven Gebiets 515 aufgenommen ist. Wie in 7B gezeigt ist, sind Isolationsgräben 513 in der Oberfläche 510 des Siliziumsubstrats 500 ausgebildet, wobei die Isolationsgräben 513 mit einem isolierenden Material 514 gefüllt sind. Das isolierende Material in 7B kann selbstverständlich mehrere verschiedene Schichten enthalten. Jedoch ist in 7B der Einfachheit halber lediglich ein isolierendes Material 514 gezeigt. Es gilt zu berücksichtigen, dass verschiedene isolierende Schichten das isolierende Material 514 ausmachen können, z. B. eine beliebige Abfolge von Siliziumnitrid und Siliziumoxidschichten. Zwischen benachbarten Isolationsgräben 513 werden aktive Gebiete 515 ausgebildet. Das in den Isolationsgraben 513 gefüllte isolierende Material 514 kann planarisiert werden, um eine glatte und planare Oberfläche zu erzielen. Danach kann optional ein Ionenimplantationsprozess ausgeführt werden, um eine Anti-Punch-Implantation bereitzustellen. Durch diesen Implantationsprozess werden dotierte Bereiche im Substrat bereitgestellt, um ein Punch-Through zwischen benachbarten Source/Drainbereichen zu verhindern. 8A und 8B zeigen Querschnittsansichten des Substrats beim Durchführen der Ionenimplantation 516. Wie dargestellt ist, kann die gesamte Substratoberfläche mit Ionen implantiert werden.
  • Danach kann ein selektiver Ätzprozess durchgeführt werden, um den oberen Bereich des isolierenden Materials 514, das in die Isolationsgräben gefüllt ist, rückzubilden. Beispielsweise kann diese Rückbildung mittels Nass- oder Trockenätzung erfolgen. Beispielsweise kann die Ätzung auf der Siliziumoxidschicht 511 enden. Die resultierende Struktur ist in 9 gezeigt. Wie der 9A entnommen werden kann, verbleibt die Struktur entlang der Bahn mit aktivem Gebiet 515 unverändert. In der Richtung senkrecht zu den Bahnen mit aktivem Gebiet 515 wird das Siliziumoxidmaterial 514 aus der Lücke zwischen benachbarten Siliziumnitridbahnen 512 entfernt. Danach können Seitenwandabstandshalter aus Opfermaterial benachbart zu den Siliziumnitridbahnen 512 ausgebildet werden. Beispielsweise wird das Material der Seitenwandabstandshalter derart gewählt, dass dieses selektiv in Bezug auf das Material der Bahnen 512 geätzt werden kann. Beispielsweise können die Seitenwandabstandshalter 517 aus Polysilizium bestehen. Zum Ausbilden eines Seitenwandabstandshalters kann das Opfermaterial konform auf die Oberfläche abgeschieden werden und danach lassen sich horizontale Bereiche dieser Schicht entfernen. Beispielsweise kann dies durch anisotrope Ätzung erfolgen. Folglich werden Seitenwandabstandshalter 517 aus Opfermaterial ausgebildet. Die Abstandshalter sind benachbart zu den Bahnen 512, die zur Definition der aktiven Gebiete 515 herangezogen wurden. Somit ist die Position der Seitenwandabstandshalter 517 in Bezug auf die Position der aktiven Gebiete 515 ausgerichtet. Die resultierende Struktur ist in 10 gezeigt. Wie der in 10B gezeigten Draufsicht entnommen werden kann, werden Bahnen aus Polysilizium 517 ausgebildet, wobei die Bahnen benachbart zu den Bahnen 512 aus Siliziumnitrid sind. Die 10A zeigt eine Querschnittsansicht des resultierenden Aufbaus.
  • Danach wird ein weiteres Füllmaterial 518 in die Lücken zwischen benachbarten Polysiliziumabstandshaltern 517 gefüllt. Beispielsweise kann Siliziumnitrid in diese Lücken gefüllt werden. Dann wird ein CMP(Chemical Mechanical Polishing – chemisch mechanisches Polieren)-Prozess durchgeführt, um eine planare Oberfläche zu erzielen. Der resultierende Aufbau ist in 11 gezeigt. Wie den 11A und 11B entnommen werden kann, sind Bahnen aus Siliziumnitrid abwechselnd mit Bahnen aus Polysiliziummaterial 517 positioniert.
  • Danach kann eine Hartmaskenschicht 519 auf die resultierende Struktur abgeschieden werden. Beispielsweise kann die Hartmaskenschicht eine Dicke von näherungsweise 20 bis 500 nm aufweisen. Das Material der Hartmaskenschicht kann Siliziumnitrid, Siliziumoxid, Polysilizium, Kohlenstoff oder eine Kombination hieraus sein. Die Dicke und die Zusammensetzung der Hartmaske wird derart gewählt, dass die Hartmaskenschicht (Stapel) die nachfolgenden Ätzprozesse überstehen kann. Dann wird ein fotolithografischer Prozess durchgeführt, um bestimmte Bereiche der Hartmaskenschicht 519 zu öffnen. Dies kann beispielsweise durch Auftragen eines geeigneten Fotolackmaterials und Belichten bestimmter Bereiche des Fotolackmaterials erfolgen. Beispielsweise kann eine Maske mit einem Punktmuster oder einem Bahn-/Lückenmuster zum Belichten des Fotolackmaterials herangezogen werden. Nach dem Entwickeln des Fotolackmaterials wird die Hartmaskenschicht strukturiert, um die Hartmaskenöffnungen 520 auszubilden. Dann werden die verbleibenden Bereiche des Fotolackmaterials entfernt. Die resultierende Struktur ist in 12 gezeigt. Beispielsweise zeigt die 12C eine Position der Hartmaskenöffnung. Wie in 12A gezeigt ist, ist ein Bereich einer Siliziumnitridbahn 512 nach dem Öffnen der Hartmaskenschicht freigelegt. Wie der 12B entnommen werden kann, die eine Querschnittsansicht senkrecht in Bezug auf die Richtung der aktiven Gebiete zeigt, sind einige der Siliziumnitridabstandshalter 517 aufgrund der Hartmaskenöffnung 520 freigelegt.
  • Optional kann danach ein Anti-Punch-Implantationsprozess auf oben beschriebene Weise durchgeführt werden.
  • Danach können die Abstandshalter 517 aus Opfermaterial selektiv mit Bezug auf die Bahnen 512 und die Bahnen 518 entfernt werden. Beispielsweise kann dies durch Ausführen eines anisotropen Trockenätzprozesses erfolgen, der selektiv in Bezug auf das Material der Bahnen 518 und der Bahnen 512 sein kann. Beispielsweise kann dieser Ätzprozess selektiv zu Siliziumoxid und Siliziumnitrid sein. Dann wird ein Ätzprozess zum Ätzen des Siliziumoxidmaterials 514 durchgeführt. Dies kann beispielsweise mit einem anisotropen Ätzprozess erfolgen, der selektiv in Bezug auf Siliziumnitrid und Silizium ist. Dadurch werden so genannte Pockets 521 (Taschen) ausgebildet, die benachbart zum aktiven Gebiet 515 angeordnet sind. Dadurch werden Flossen-ähnliche Substratbereiche 522 bereitgestellt.
  • 13 zeigt verschiedene Ansichten des resultierenden Aufbaus. Wie 13A entnommen werden kann, wird der Aufbau in einer Richtung parallel zur Richtung der Bahnen aktiver Gebiete 515 erhalten. Wie der 13B entnommen werden kann, werden Pockets 521 ausgebildet, die neben den aktiven Gebieten 515 positioniert sind. Die Draufsicht auf die resultierende Struktur ist in 13C gezeigt. Danach kann optional ein Ionenimplantationsprozess ausgeführt werden, um einen dotierten Bereich anzugeben, der ein Punch-Through zwischen benachbarten Source/Drainbereichen verhindert. Danach kann optional ein isotroper Ätzprozess zum Ätzen von Siliziummaterial ausgeführt werden. Folglich lässt sich das aktive Gebiet 515 lokal dünnen, um den eingeengten Flossen-ähnlichen Bereich 523 bereitzustellen. Die resultierende Struktur ist in 14 gezeigt. Wie dargestellt ist, ist der Flossen-ähnliche Bereich 523 in Bezug auf die Breite des aktiven Gebiets 515 eingeengt. Die Breite der Pockets 523 ist größer.
  • Bisher wurden alle Substratbereiche auf dieselbe Weise prozessiert. Beispielsweise können die Bereiche, in denen die Transistoren des ersten, zweiten und dritten Typs ausgebildet werden, auf im Wesentlichen dieselbe Weise prozessiert worden sein. Im nächsten Prozess werden die Substratbereiche, in denen der Transistor vom ersten Typ prozessiert wird, auf verschiedene Weise prozessiert als die Substratbereiche, in denen der Transistor des zweiten Typs ausgebildet wird. Somit wird ein weiteres Fotolackmaterial auf den Bereich, in dem der Transistor des zweiten Typs ausgebildet wird, aufgetragen oder bedeckt diesen, während der Bereich, in dem der Transistor des ersten Typs ausgebildet wird, unbedeckt verbleibt. Falls beispielsweise eine Speichervorrichtung ausgebildet werden soll, kann der Unterstützungsbereich mit einem Fotolackmaterial bedeckt werden, während der Arraybereich unbedeckt verbleibt. Dann können Ätzprozesse durchgeführt werden, um die Siliziumnitridschicht 512 als auch die Siliziumoxidschicht 511 von den unbedeckten Bereichen zu entfernen. Danach werden die verbleibenden Bereiche der Hartmaskenschicht 519 entfernt.
  • 15 zeigt verschiedenartige Ansichten des Substrats nach diesem Prozessschritt. Insbesondere zeigen 15A bis 15C einen Substratbereich, in dem der Transistor des ersten Typs ausgebildet wird, wobei 15D bis 15F Ansichten des Substrats zeigen, in dem der Transistor des zweiten Typs ausgebildet wird. Wie der 15A entnommen werden kann, ist ein Bereich der Substratoberfläche 510 freigelegt. Wie zudem der 15B entnommen werden kann, ist die Oberseite 524 des eingeengten Flossen-ähnlichen Bereichs 523 nunmehr unbedeckt. 15C zeigt eine Draufsicht auf den resultierenden Substratbereich.
  • Wie der 15D, welche zwischen III und III' aufgenommen ist, entnommen werden kann, ist die vollständige Bahn des aktiven Gebies 515 mit der Siliziumoxidschicht 511 als auch der Siliziumnitridschicht 512 bedeckt. Wie der Querschnitts ansicht in 15E, die zwischen IV und IV' senkrecht in Bezug auf die in 15D gezeigte Ansicht aufgenommen ist, entnommen werden kann, ist der Flossen-ähnliche Bereich 523 mit einer Siliziumoxidschicht 511 als auch der Siliziumnitridschicht 512 bedeckt. 15F zeigt eine Draufsicht auf den resultierenden Substratbereich.
  • Danach wird ein Ätzprozess durchgeführt, um Siliziummaterial zu ätzen. Beispielsweise kann dies über einen anisotropen Siliziumätzprozess erfolgen, dem optional ein isotroper Siliziumätzprozess folgen kann. Die resultierende Struktur ist in 16 gezeigt. Wie der 16A entnommen werden kann, ist nun ein Gategraben 534 in der Substratoberfläche 510 ausgebildet. Wie der 16B entnommen werden kann, ist die Oberseite 524 des Flossen-ähnlichen Bereichs 523 nun rückgebildet. Falls die Abstandshalter des Opfermaterials 517 aus Polysilizium gebildet wurden, werden auch diese Polysiliziumabstandshalter mit entfernt. 16C zeigt eine Draufsicht auf die resultierende Struktur. Wegen des isotropen Ätzprozesses können die Ecken des auszubildenden Kanals weiter abgerundet werden.
  • Danach werden die verbleibenden Bereiche des weiteren Fotolackmaterials entfernt. Dann können die verbleibenden Bereiche der Sililziumnitridschicht 512, 518 entfernt werden. Optional kann ein Ausheilprozess in Wasserstoff erfolgen. Beispielsweise kann dieser Ausheilprozess bei einer Temperatur von näherungsweise 800°C für typischerweise eine Minute durchgeführt werden. Dadurch können die oberen Kanten des Flossen-ähnlichen Bereichs 523 mit abgerundeter oder kreisförmiger Form ausgebildet werden. Beispielsweise wird während dieses Ausheilprozesses das Siliziummaterial als Ergebnis der Minimierung der Oberflächenenergie abgerundet, und Flossenähnliche Bereiche 523 mit einem abgerundeten oder kreisförmigen Querschnitt erzielt. Eine Querschnittsansicht des Substrats nach dem Durchführen eines solchen Ausheilprozesses ist in 16D gezeigt. Danach kann das Gatedielektrikum 525 auf herkömmliche Weise ausgebildet werden. Zusätzlich lassen sich an den Seitenwandbereichen des Gategrabens 534 Seitenwandabstandshalter 534 aus Siliziumoxid oder einem weiteren dielektrischen Material ausbilden. Beispielsweise kann ein Ionenimplantationsprozess mit Stickstoffionen durchgeführt werden, um den Flossen-ähnlichen Bereich 523 zu dotieren. Aufgrund der Dotierung wird das Oxidwachstum auf horizontalen Siliziumbereichen verlangsamt. Danach wird ein Gateoxid aufgewachsen, was zu einer größeren Dicke an den Seitenwandbereichen führt im Vergleich zur Unterseite des Gategrabens 534. Als weitere Modifikation kann ein doppelter Oxidationsprozess durchgeführt werden. Während eines ersten Oxidationsprozesses wird der innere Abstandshalter ausgebildet, gefolgt von einem anisotropen Ätzprozess zum Entfernen des Oxids im unteren Bereich. Danach kann ein zweiter Oxidationsprozess durchgeführt werden, um das Gateoxid an der Unterseite des Gategrabens 534 auszubilden. Die oben beschriebenen Verfahren können ebenso miteinander kombiniert werden.
  • Danach kann ein leitfähiges Material 526 abgeschieden werden, gefolgt von einer optionalen geeigneten Abdeckungsschicht 527. Beispielsweise kann das Material des Gateleiters beliebige geeignete leitfähige Materialien wie Polysilizium, Metall, z. B. Wolfram, TiN, Metallsilizide und weitere beinhalten. Dann wird ein Strukturierungsprozess durchgeführt, um die Gateelektroden und die Wortleitungen entsprechend zu strukturieren.
  • Dadurch wird die in 17 gezeigte Struktur erzielt. Wie dargestellt ist, werden einzelne Wortleitungen 531 ausgebildet. Wie beispielsweise in 17A dargestellt ist, wird eine Gateelektrode 530 ausgebildet, die in einem Gategraben 534 angeordnet ist. Wie der 17B entnommen werden kann, erstreckt sich eine Wortleitung senkrecht in Bezug auf die Rich tung der aktiven Gebiete 515, was auch der 17C entnommen werden kann.
  • Alternativ hierzu kann das leitfähige Material rückgebildet werden, gefolgt von einer Abscheidung von isolierendem Material. Dadurch kann ein Transistor erzielt werden, der eine vergrabene Wortleitung enthält, wie z. B. in 5 gezeigt ist.
  • Wie der 17A entnommen werden kann, kann ein Abstandshalter 534 lateral an die Seitenwände des Gategrabens 534 angrenzen. Dadurch kann in Abhängigkeit von der Dicke des Abstandshalters 528 die Länge der Gateelektrode 532 eingestellt werden. Beispielsweise kann die Länge der Gateelektrode kleiner sein als die Breite des Gategrabens 534. Somit ist es möglich, eine Gateelektrode 532 mit sub-lithografischer Gatelänge auszubilden, z. B. einer Gatelänge, die kleiner ist als die minimale Strukturgröße F.
  • In dem Substratbereich, in dem der Transistor vom zweiten Typ ausgebildet werden soll, werden ebenso Wortleitungen auf dieselbe wie in den 17A bis 17C gezeigte Weise ausgebildet. Wie der 17D entnommen werden kann, ist der untere Bereich der Gateleiterschicht 526 über der Hauptsubstratoberfläche 510 angeordnet. Das Gatedielektrikum 525 ist über der Substrathauptoberfläche 510 ausgebildet. Zusätzlich ist in einer Querschnittsansicht, die senkrecht in Bezug auf die Querschnittsansicht von 17D aufgenommen ist, ein Flossenähnlicher Bereich 523 des aktiven Gebiets 515 ausgebildet. Der Flossen-ähnliche Bereich 523 wird an drei seiner Seiten von einer Gateelektrode 532 umschlungen. Die Oberseite des Flossen-ähnlichen Bereichs 524 ist auf derselben Höhe wie die Hauptsubstratoberfläche 510 positioniert. Da die Transistoren vom ersten Typ, die in den 17A, 17C gezeigt sind, und die Transistoren vom zweiten Typ, die in den 17D, 17E gezeigt sind, dadurch hergestellt wurden, dass teilweise dieselben Prozesse durchgeführt werden und da beide Transistoren in einem einzelnen Substrat ausgebildet werden, erstrecken sich die vertikalen Bereiche 535 des Transistors vom ersten Typ bis zur selben Tiefe d2 wie die Tiefe d1 des vertikalen Bereichs 536 des Transistors vom zweiten Typ.
  • Aufgrund der bestimmten Prozesse, die oben erläutert wurden, und mit Hilfe derer die Position der Öffnungen 521 über die Position der Hartmaskenbereiche 512 bestimmt wird, wie in 10A gezeigt ist, wird die Position der vertikalen Bereiche der Gateelektrode auf selbstjustierte Weise definiert. Somit hängt die korrekte Anpassung der Position der vertikalen Bereiche nicht von einer Überlagerungsgenauigkeit des fotolithografischen Verfahrens ab. Genauer gesagt führt bei den mit Bezug auf 12A bis 12C veranschaulichten fotolithografischen Verfahren ein Ausrichtungsfehler der Öffnungen 520 nicht notwendigerweise zu einem Versatz der vertikalen Bereiche der Gateelektrode.
  • Ein Transistor vom dritten Typ kann ebenso durch Ausführen der Prozesse erzielt werden, welche mit Bezug auf 17 erläutert wurden. Zu diesem Zweck werden ein geeignetes Gatedielektrikum 525, der Gateleiter 526 als auch die Abdeckungsschicht 527 auf einen Substratbereich abgeschieden, in dem keine Pockets definiert werden. Danach wird der Gatestapel auf eine solche Weise strukturiert, wie dies mit Bezug auf den Transistor vom ersten und zweiten Typ erläutert wurde. Folglich wird eine Gateelektrode erzielt, die der in 17D gezeigten Gateelektrode ähnelt. Danach können Seitenwandabstandshalter 529 benachbart zu den Gateelektroden 532, 530 ausgebildet werden. Beispielsweise können die Abstandshalter 529 aus Siliziumoxid und/oder Siliziumnitrid bestehen. Danach können gewöhnliche Source/Drain-Implantationsprozesse 539 durchgeführt werden, um die ersten und zweiten Source/Drainbereiche anzugeben.
  • Die resultierende Struktur ist in 18 gezeigt. Wie der 18 entnommen werden kann, sind die ersten und zweiten Source/Drainbereiche 537, 538 angrenzend zum Gategraben 534 ausgebildet.
  • Gemäß einer weiteren Ausführungsform kann die Gateelektrode auch über einen Damaszen-Prozess ausgebildet werden. Bei einem solchen Damaszen-Prozess wird zunächst ein isolierendes Material abgeschieden und die Positionen, an denen die Gateelektrode ausgebildet werden soll, werden nach Entfernen des isolierenden Materials aus diesen Bereichen definiert. Danach wird ein leitfähiges Material abgeschieden, gefolgt von einem Planarisierungsprozess zum Füllen des leitfähigen Materials in die Öffnungen der isolierenden Schicht. Danach werden die verbleibenden Bereiche der isolierenden Schicht entfernt. Dadurch werden leitfähige Muster erzielt.
  • Startpunkt zum Durchführen des Verfahrens gemäß dieser Ausführungsform ist die in 14 gezeigte Struktur. Genauer gesagt kann nach dem Durchführen des Ätzprozesses, der mit Bezug auf 14 erläutert wurde, ein Fotolackmaterial aufgetragen und strukturiert werden, so dass die Substratbereiche, in denen der Transistor vom zweiten Typ ausgebildet werden soll, bedeckt bleiben. Danach können die Siliziumnitridbahnen 512 und die Siliziumoxidschicht 511 von den Substratbereichen entfernt werden, in denen der Transistor vom ersten Typ ausgebildet werden soll. Danach kann ein Siliziumätzprozess erfolgen, um die Oberseite 524 des Flossen-ähnlichen Bereichs 523 rückzubilden, wie oben ausgeführt wurde. Dann kann ein Siliziumnitrid-Ätzprozess durchgeführt werden, um die Siliziumnitridbahn vom freigelegten Bereich zu entfernen, gefolgt von einem Siliziumoxid-Ätzprozess. Die resultierende Struktur ist in 19 gezeigt. Wie in 19A gezeigt ist, wird in einem Substratbereich, in dem der Transistor vom ersten Typ ausgebildet werden soll, die Oberseite 524 des Flossen-ähnlichen Bereichs 523 rückgebildet. Ein Bereich des isolierenden Materials 514 der Isolationsgräben 513 verbleibt unbedeckt. Zusätzlich zeigt die 19B einen Substrat bereich, in dem der Transistor des zweiten Typs ausgebildet werden soll. Wie dargestellt ist, wird die Oberseite des Flossen-ähnlichen Bereichs 523 nicht rückgebildet. Dennoch ist die Oberseite 524 des Flossen-ähnlichen Bereichs in 19B freigelegt. Ein Teil des isolierenden Materials 514 der Isolationsgräben 513 ist unbedeckt. 19C zeigt einen Substratbereich, in dem ein Transistor vom dritten Typ ausgebildet werden soll. Wie dargestellt ist, liegen eine planare Oberfläche des Substratmaterials und Isolationsgräben 513 vor. In den 19A bis 19C sind die verbleibenden Bereiche der Hartmaske 519 weiterhin auf der Siliziumnitridschicht 512 vorhanden.
  • Danach wird ein Gatedielektrikum 525 auf der resultierenden Oberfläche des aktiven Gebiets 515 wie üblich ausgebildet. Dann wird ein Gateleiter 601 abgeschieden. Beispielsweise kann der Gateleiter 601 ein beliebiges Metall sein, das sich zum Durchführen eines Damaszen-Prozesses eignet. Dann wird ein Rückbildungsprozess ausgebildet, z. B. ein CMP-Prozess oder ein Rückätzprozess, um die Oberseite des Gateleitermaterials 601 rückzubilden. Die resultierende Struktur ist in 20 gezeigt.
  • 20A zeigt einen Substratbereich, in dem der Transistor vom ersten Typ ausgebildet werden soll. Wie dargestellt ist, ist die Lücke zwischen benachbarten Bereichen der Hartmaske 519 mit einem leitfähigen Material 601 gefüllt. Auf ähnliche Weise ist das Gateleitermaterial 601 in 20B und 20C in der Lücke zwischen benachbarten Bereichen der Hartmaskenschicht 519 bereitgestellt. Wie der 20C entnommen werden kann, ist ein Bereich des Gateleitermaterials 601 auf dem aktiven Gebiet 515 ausgebildet. 20D zeigt eine weitere Modifikation, in der das Gateleitermaterial auf selbstjustierte Weise angeordnet sein kann. Gemäß dieser Option wird die Position der Gateelektrode 601 in selbstjustierter Weise in Bezug auf die Position des Polysiliziumabstandshalters 517 bestimmt. Somit ist eine exakte Ausrichtung der Hartmaskenöffnung 520 nicht kritisch, um eine Gateelektrode zu erhalten, die in geeigneter Weise in Bezug auf die Position des aktiven Gebiets 515 ausgerichtet ist.
  • Das Verfahren zum Herstellen verschiedener Transistoren unterschiedlichen Typs in einem einzelnen Substrat wurde mit Bezug auf die 7 bis 20 erläutert. Insbesondere wurde die Gateelektrode gemäß dieser Ausführungsform und besonders die Position der vertikalen Bereiche der Gateelektrode auf selbstjustierte Weise in Bezug auf die Position der aktiven Gebiete definiert. Gemäß einer weiteren Ausführungsform kann die Position der Gateelektrode auch fotolithografisch definiert werden.
  • Beispielsweise können die aktiven Gebiete durch Abscheiden einer geeigneten Hartmaskenschicht wie etwa Siliziumnitrid auf die Hauptoberfläche 710 eines Siliziumsubstrats 700 definiert werden. In Abhängigkeit vom Layout des auszubildenden Transistor-Arrays werden aktive Gebiete im Substratmaterial 700 ausgebildet. In dieser Ausführungsform können die aktiven Gebiete als unterteilte aktive Gebiete ausgebildet werden. Dennoch können diese, wie oben erläutert wurde, auch als Bahnen durchgängiger aktiver Gebiete ausgeführt sein. Somit wird zunächst die Hartmaskenschicht entsprechend dem Layout der auszubildenden aktiven Gebiete strukturiert. Beispielsweise kann als Ergebnis die in 21 und 22 gezeigte Struktur erzielt werden. Wie der 21 entnommen werden kann, können die Siliziumnitridbahnsegmente 713 schachbrettmusterartig angeordnet werden. 22A zeigt eine Querschnittsansicht, die zwischen VI und VI' aufgenommen ist, wobei 23B eine Querschnittsansicht zwischen VII und VII' zeigt. Danach wird ein Ätzprozess unter Zuhilfenahme der Siliziumnitridbahnsegmente 713 als Ätzmaske durchgeführt, um die Isolationsgräben 714 zu definieren. Die Isolationsgräben 714 können mit einem isolierenden Material wie Siliziumoxid gefüllt werden. Die resul tierende Struktur ist in 23 gezeigt. Insbesondere zeigt 23A eine Draufsicht auf die resultierende Struktur und die 23B und C zeigen Querschnittsansichten der Struktur. Wie dargestellt ist, sind Isolationsgräben 714, die mit einem isolierenden Material gefüllt sind, in der Oberfläche 710 des Substrats 700 angeordnet. Danach werden verschiedene Hartmaskenschichten abgeschieden, um einen Hartmaskenschichtstapel 717 auszubilden. Dann kann die oberste Schicht des Hartmaskenschichtstapels 717 unter Zuhilfenahme eines geeigneten Fotolackmaterials und Strukturieren der Fotolackschicht strukturiert werden. Wie beispielsweise in 24A gezeigt ist, lässt sich eine Maske mit Öffnungen in Form von Punkten, die schachbrettmusterartig angeordnet sind, verwenden. Dennoch lässt sich abhängig vom Layout des auszubildenden Arrays eine beliebige weitere Hartmaske verwenden. Nach dem entsprechenden Strukturieren der Fotolackschicht wird das Muster in die oberste oder weitere unterhalb des Hartmaskenschichtstapels 717 liegende Schichten übertragen. Wie den 24B und 24C entnommen werden kann, werden Hartmaskenöffnungen 718 ausgebildet. Unter Zuhilfenahme des Hartmaskenschichtstapels als Ätzmaske erfolgen weitere Ätzprozesse. Beispielsweise können sich die Hartmaskenöffnungen 718 zunächst derart erstrecken, dass die Oberseite der Isolationsgräben 714 kontaktiert wird, was in 24 mit unterbrochenen Linien gekennzeichnet ist. Dann wird ein selektiver Ätzprozess durchgeführt, um Siliziumoxid selektiv zu Siliziumnitrid zu ätzen. Folglich werden Pockets in den Isolationsgräben 714 auf eine Weise ausgebildet, die dem Ätzen, das oben mit Bezug auf die 13 erläutert wurde, ähnelt. Danach können dieselben wie oben erläuterten Prozesse unter Heranziehen der verbleibenden Bereiche des Hartmaskenschichtstapels 717 als Hartmaske verwendet werden, um die Transistoren vom ersten Typ, vom zweiten Typ und optional vom dritten Typ in einem einzelnen Substratmaterial anzugeben.
  • Wie nachfolgend erläutert wird, können gemäß einer Ausführungsform ein FinFET oder eine integrierte Schaltung mit einem FinFET hergestellt werden durch Definieren von Isolationsgräben und Definieren von Öffnungen auf selbstjustierte Weise in Bezug auf die Position der Isolationsgräben, um vertikale Bereiche einer entsprechenden Gateelektrode anzugeben.
  • Ein Ablaufdiagramm, das dieses Verfahren erläutert, ist in 25 gezeigt. Wie dargestellt ist, beinhaltet ein Verfahren zum Herstellen eines FinFETs mit einer Gateelektrode einschließlich vertikaler Bereiche ein Definieren von Öffnungen zum Definieren der vertikalen Bereiche. Beispielsweise werden zunächst Isolationsgräben, die benachbart zu den Haltleitersubstratbereichen liegen, definiert (S5) und danach können die Öffnungen in selbstjustierter Weise in Bezug auf die Position der Isolationsgräben definiert werden (S6). Beispielsweise kann das Ausbilden der Gateelektrode zudem ein Rückbilden des Halbleitersubstratmaterials umfassen. Gemäß einer Ausführungsform kann das Rückbilden des Halbleitersubstratmaterials lediglich nach dem Definieren der Öffnungen zum Definieren der vertikalen Bereiche durchgeführt werden. Somit kann der FinFET mittels eines einfachen Prozesses hergestellt werden. Beispielsweise ist es möglich, in einem sehr späten Prozessschritt zu bestimmen, ob ein bestimmter FinFET als FinFET vom ersten oder zweiten Typ ausgebildet werden soll. Beispielsweise können die Isolationsgräben durch Strukturieren eines Maskenmaterials zur Definition von Maskenmaterialbereichen definiert werden. Das Definieren der Öffnungen beinhaltet ein Bereitstellen von Abstandshaltern aus Opfermaterial benachbart zu den strukturierten Maskenmaterialbereichen. In diesem Fall können die Öffnungen in das isolierende Material in den Isolationsgräben geätzt werden. Alternativ hierzu kann nach dem Definieren der Isolationsgräben ein Teil des Materials, das die Isolationsgräben füllt, aus den Isolationsgräben hervorragen. In diesem Fall kann das Definieren der Öffnungen ein Bereitstellen von Abstandshaltern aus Opfermaterial benachbart zu dem hervorstehenden Material beinhalten. Ist somit ein Ätzprozess auszuführen, wird diese Ätzung das Substratmaterial ätzen. Beispielsweise kann das in die Isolationsgräben gefüllte isolierende Material auch nicht während dieses Ätzprozesses geätzt werden.
  • Nachfolgend wird ein beispielhafter Prozess, der Teil dieser Ausführungsform bildet, detailliert erläutet. Ausgangspunkt zum Durchführen dieser Ausführungsform kann das Substrat sein, das beispielsweise in 7A bis 7C gezeigt ist. Genauer gesagt werden Isolationsgräben 513 in einem Halbleitersubstrat 1 mit einer Hauptoberfläche 10 ausgebildet. Die Isolationsgräben 513 werden mit einem isolierenden Material 514 gefüllt. Zwischen benachbarten Isolationsgräben 513 werden aktive Gebiete 515 definiert. Ausgehend von der in 7 gezeigten Struktur werden beispielsweise die verbleibenden Bereiche der Siliziumnitridschicht 512 durch Ätzen entfernt. Folglich werden, wie in 26 gezeigt ist, hervorragende Bereiche 815 aus isolierendem Material verbleiben. Insbesondere ragen die hervorragenden Bereiche 816 aus der Substrathauptoberfläche 10 hervor. Beispielsweise können die Bereiche 815 um 100 bis 500 nm herausragen.
  • Danach kann eine Linerschicht 816 aus Opfermaterial konform abgeschieden werden. Das Opfermaterial kann beispielsweise Polysilizium sein. Die Linerschicht 816 kann beispielsweise eine Dicke von näherungsweise 5 bis 50 nm aufweisen. Die resultierende Struktur ist in 27 gezeigt. Optional kann ein anisotroper Ätzprozess durchgeführt werden, um Abstandshalter 812 auszubilden, die an die Seitenwände der hervorragenden Bereiche 815 angrenzen.
  • Die resultierende Struktur ist in 28A gezeigt. Wie dargestellt ist, sind Abstandshalter angrenzend an die hervorragenden Bereiche 815 ausgebildet, wobei Teil der Substrathauptoberfläche 10 zwischen benachbarten Abstandshaltern 812 freiliegt. 28B zeigt eine Draufsicht auf eine beispielhafte resultierende Struktur. Wie dargestellt ist, können durchgängige Isolationsgräben 810 parallel zu durchgängigen aktiven Gebieten 811 positioniert sein. Zwischen den aktiven Gebieten und den Isolationsgräben sind Abstandshalter 812 angeordnet. Wie dargestellt ist, kann durch Variation der Dicke x der Abstandshalter 812 die Breite y der freigelegten Hauptoberflächenbereiche der aktiven Gebiete 811 abgestimmt werden.
  • Danach kann beispielsweise ein weiteres Abdeckungsmaterial 817 abgeschieden werden. Das Abdeckungsmaterial 817 kann beispielsweise Siliziumoxid sein. Dennoch kann ein beliebiges weiteres Material, das selektiv in Bezug auf das Material der Linerschicht 816 geätzt werden kann, herangezogen werden. 29 zeigt eine beispielhafte Querschnittsansicht, falls die Linerschicht nicht mittels eines anisotropen Ätzprozesses geätzt wurde. Danach können ein Planarisierungsprozess oder ein Rückbildungsprozess ausgeführt werden. Somit wird nur die Oberseite der hervorragenden Bereiche 815, der Linerschicht 816 als auch der Abdeckungsschicht 817 freigelegt. Eine resultierende Struktur ist in 30A für den Fall dargestellt, in dem die Linerschicht 816 nicht mittels eines anisotropen Ätzprozesses geätzt wurde. 30B zeigt eine Querschnittsansicht des Substrats in dem Fall, in dem die Linerschicht 816 zur Ausbildung von Abstandshaltern 812 geätzt wurde. Wie dargestellt ist, ist nun ein Teil der Oberfläche des aktiven Gebiets 811 mit den Abstandshaltern 812 bedeckt. Ein weiterer Bereich des aktiven Gebiets 811 ist mit dem Abdeckungsmaterial 817 bedeckt.
  • Danach werden in Abhängigkeit vom Verfahren zum Ausbilden einer Speichervorrichtung beispielsweise Transistoren im Unterstützungsbereich weiter prozessiert. Weitere Prozessschritte zum Prozessieren des Unterstützungsbereichs können folgen. Zusätzlich kann ein geeignetes Fotolackmaterial aufge tragen und zur Ausbildung einer Maske 818 strukturiert werden. Die Maske 818 kann beispielsweise Maskenöffnungen 819 enthalten, die Teil der Abstandshalter 812 unbedeckt lassen. 31A zeigt eine Querschnittsansicht des resultierenden Substrats. Wie dargestellt ist, ist die Öffnung der Maske so positioniert, dass die mittleren Abstandshalter 812 unbedeckt sind.
  • 31B zeigt eine Draufsicht auf das resultierende Substrat. Wie dargestellt ist, sind die Öffnungen 819 der Maske so positioniert, dass bestimmte Bereiche der Abstandshalter 812 geöffnet sind. In der gezeigten Ausführungsform können die Transistoren schachbrettmusterartig angeordnet sein. Dennoch können die Transistoren auf beliebige weitere Weise angeordnet sein, z. B. in Form eines regulären oder rechteckförmigen Gitters. Danach werden die Abstandshalter 812 selektiv in Bezug auf das isolierende Material 815 und 817 geätzt. In diesem Zusammenhang betrifft ein selektiver Ätzprozess einen Ätzprozess, in dem ein erstes Material (z. B. Siliziumnitrid) mit erheblich höherer Ätzrate geätzt wird als ein weiteres Material (z. B. Siliziumoxid). Folglich wird, wie der 32 entnommen werden kann, Teil des isolierenden Materials 815 ebenso geätzt, 817. Pockets 820 werden benachbart zum Flossen-ähnlichen Bereich 821 ausgebildet. Wie dargestellt ist, hängt die Breite jeder der Pockets 820 und damit die verbleibende Breite des Flossen-ähnlichen Bereichs 821 von der Dicke der Linerschicht 816, die in dem mit Bezug auf 27 erläuterten Prozess abgeschieden wurde, ab. Die Breite der Pockets 820 kann beispielsweise näherungsweise mehr als 5 nm und beispielsweise weniger als 25 nm betragen. Danach wird in der gezeigten Ausführungsform der verbleibende Bereich der isolierenden Schicht 817 von der Oberfläche des Flossenähnlichen Bereichs 821 entfernt. Durch diesen Ätzprozess können ebenso die hervorragenden Bereiche 815 des isolierenden Materials entfernt werden. Falls Transistoren verschiedenen Typs in einem einzelnen Substrat durch Ausführen gemeinsamer Ätzprozesse ausgebildet werden sollen, können während des Entfernens des verbleibenden Bereichs des Abdeckungsmaterials 817 Substratbereiche mit einem geeigneten Fotolackmaterial bedeckt sein. Nach dem Entfernen des verbleibenden Bereichs des Abdeckungsmaterials 817 kann ein Ätzprozess durchgeführt werden, um den oberen Bereich des Flossen-ähnlichen Bereichs rückzubilden, wodurch ein Gategraben definiert wird, was oben erläutert wurde. Die resultierende Struktur ist in 33 gezeigt. Wie der 33 entnommen werden kann, ist nun die Oberseite des Flossen-ähnlichen Bereichs 821 rückgebildet. Aufgrund dieses Rückbildungsprozesses ist ebenso die Breite der Pockets 820 vergrößert. Danach kann, wie üblich, ein Gatedielektrikum 822 ausgebildet oder abgeschieden werden, gefolgt von einem geeigneten Gateelektrodenmaterial 823. Ebenso kann eine Wortleitung 824 ausgebildet werden. Folglich wird, wie in 34a gezeigt ist, ein Transistor vom ersten Typ ausgebildet, in dem ein Hauptteil der vertikalen Bereiche im Siliziumsubstrat positioniert ist. Durch Abstimmen der Parameter des mit Bezug auf 33 erläuterten Ätzprozesses können sich die Pockets 820 etwa auch nicht in die Isolationsgräben erstrecken. In diesem Fall sind die vertikalen Bereiche der Transistoren nicht in den Isolationsgräben 810 positioniert.
  • Wie oben erläutert wurde, werden die Öffnungen zum Definieren der vertikalen Bereiche in selbstjustierter Weise in Bezug auf die Position der Isolationsgräben definiert. Ein isolierendes Material 815 kann beispielsweise aus den Isolationsgräben hervorragen und Abstandshalter aus Opfermaterial werden benachbart zum hervorragenden Material bereitgestellt. Durch selektives Entfernen dieser Abstandshalter können die Öffnungen auf selbstjustierte Weise ausgebildet werden. Durch Abstimmen der Dicke der Abstandshalter, lässt sich die Breite der auszubildenden aktiven Gebiete bestimmen.
  • 35 zeigt eine Draufsicht auf eine integrierte Schaltung 903, die als Speichervorrichtung 924 ausgeführt sein kann. Die Speichervorrichtung 924 kann die Transistoren, welche oben erläutert wurden, beinhalten. Die in 35 gezeigte Speichervorrichtung enthält beispielsweise einen Arraybereich 920, in dem Speicherzellen 900 angeordnet sind, und einen Unterstützungsbereich 901. Der Unterstützungsbereich 901 kann eine Kernschaltung 902 und den Umgebungsbereich 904 beinhalten. Beispielsweise können Wortleitungstreiber 905 in der Kernschaltung 902 enthalten sein. Die Kernschaltung kann Leseverstärker 906 zum Abtasten der empfangenen Signale beinhalten. Auf übliche Weise können der Unterstützungsbereich 901 und das Speicherzellen-Array 920 auf einem einzelnen Halbleiterchip untergebracht werden. Jede der Speicherzellen 900 kann ein Speicherelement 910 und einen Transistor 909 enthalten. Beispiele für das Speicherelement 910 schließen Speicherkondensatoren und resistive Speicherelemente als auch weitere Elemente ein, die der Fachwelt bekannt sind. Das Speicherzellen-Array kann Wortleitungen 908 beinhalten, die mit den Gateelektroden entsprechender Transistoren 909 verbunden sind. Die Wortleitungen 908 können über Wortleitungstreiber 905 angesteuert werden. Ein dotierter Bereich der Transistoren 909 kann mit entsprechenden Bitleitungen 907 verbunden sein, wobei die Bitleitungen 907 mit dem Leseverstärker 906 verbunden sind. Die Zugriffstransistoren der einzelnen Speicherzellen 900 können beispielsweise als Transistoren vom ersten Typ, welcher oben erläutert wurde, ausgeführt werden. Die im Unterstützungsbereich 901 vorhandenen Transistoren können als Transistoren vom zweiten Typ ausgeführt sein und optional als Transistoren vom dritten Typ. Die Querschnittsansicht zwischen III und III' als auch zwischen IV und IV' kann beispielsweise im Unterstützungsbereich 901 aufgenommen sein, was etwa in 35 gezeigt ist. Die Querschnittsansicht zwischen V und V' kann im Unterstützungsbe reich 901 aufgenommen sein, beispielsweise in der Kernschaltung 902 oder im Umgebungsbereich 904. Die Querschnittsansichten zwischen I und I' als auch zwischen II und II' können im Speicherzellen-Arraybereich 920 aufgenommen sein.
  • Dennoch ist zu berücksichtigen, dass der Transistor vom ersten Typ ebenso im Unterstützungsbereich 901 vorliegen kann. Die Transistoren vom zweiten und optional vom dritten Typ können ebenso im Arraybereich 920 vorliegen. Somit kann eine beliebige der Querschnittsansichten zwischen III und III' als auch zwischen IV und IV' im Arraybereich 920 aufgenommen sein. Die Querschnittsansicht zwischen V und V' kann im Arraybereich 920 aufgenommen sein. Die Querschnittsansichten zwischen I und I' als auch zwischen II und II' können ebenso im Unterstützungsbereich 901 aufgenommen sein.
  • Das Ersatzschaltdiagramm von 35 ist lediglich beispielhaft. Es gilt zu berücksichtigen, dass ein weiteres Layout zur Ausführung einer Speichervorrichtung oder einer integrierten Schaltung gemäß Ausführungsformen der Erfindung herangezogen werden kann. Beispielsweise kann das Speicherzellenarray beliebig aufgebaut sein, mit einer gefalteten Bitleitungs-Konfiguration (folded-bitline configuration), einer offenen Bitleitungs-Konfiguration (open-bitline configuration, einer verdrehten Bitleitungs-Konfiguration (twisted-bitline configuration) und weiteren Anordnungen. Beliebige der Leiterbahnen 908, 907 können mit beliebiger Ausrichtung in Bezug auf die Ausrichtung des Unterstützungsbereichs 901 positioniert sein.
  • Die in dieser Beschreibung beschriebene integrierte Schaltung kann in beliebigen digitalen Schaltungen oder einer Analogschaltung enthalten sein, die z. B. Stromspiegel oder Komparatoren umfassen. Die integrierte Schaltung ist beispielsweise in Anwendungen nützlich, bei denen verschiedene Schwellen, verschiedene Kanallängen von Transistoren oder weitere variierende Eigenschaften nützlich sind.
  • 36A zeigt schematisch dargestellt eine elektronische Vorrichtung 911 gemäß einer Ausführungsform. Wie in 36A gezeigt ist, kann die elektronische Vorrichtung 911 eine Schnittstelle 915 und eine Komponente 914 enthalten, wobei die Komponente 914 mit der Schnittstelle 915 verknüpft werden kann. Die elektronische Vorrichtung 911, etwa die Komponente 914, kann eine integrierte Schaltung 913 oder einen wie oben beschriebenen Halbleiterchip enthalten. Die Komponente 914 kann auf beliebige Weise mit der Schnittstelle 915 verbunden sein. Beispielsweise kann die Komponente 915 extern angeordnet sein und mit der Schnittstelle 915 verbunden sein. Die Komponente 915 kann innerhalb der elektronischen Vorrichtung 911 untergebracht sein und mit der Schnittstelle 915 verbunden sein. Beispielsweise ist es ebenso möglich, dass die Komponente 915 in entfernbarer Weise in einem Schlitz untergebracht ist, der mit der Schnittstelle 915 verbunden ist. Falls die Komponente 914 in den Schlitz eingebracht ist, wird ein Halbleiterchip oder eine integrierte Schaltung 913 über die Schnittstelle 915 angeschlossen. Die elektronische Vorrichtung 911 kann zudem eine Verarbeitungsvorrichtung 912 zur Datenverarbeitung beinhalten. Zusätzlich kann die elektronische Vorrichtung 911 eine oder mehrere Anzeigevorrichtungen 916a, 916b zum Anzeigen von Daten beinhalten. Die elektronische Vorrichtung kann zudem Komponenten enthalten, die der Realisierung eines bestimmten elektronischen Systems dienen. Beispiele für das elektronische System schließen einen Computer, z. B. einen Personalcomputer oder ein Notebook, einen Server, einen Router, eine Spielkonsole, z. B. eine Videospielkonsole, und als weiteres Beispiel eine tragbare Videospielkonsole, eine Grafikkarte, einen persönlichen digitalen Assistenten, eine Digitalkamera, ein Mobiltelefon, ein Audiosystem, wie ein beliebiges Musikabspielgerät oder ein Videosystem ein. Die elektronische Vorrichtung 911 kann beispielsweise eine tragbare elektronische Vorrichtung sein.
  • 36B zeigt ein Datenverarbeitungssystem 917 mit einem Halbleitersubstrat 1, in dem ein Transistor 918 eines ersten Typs und ein Transistor 919 eines zweiten Typs, die oben erläutert wurden, integriert sind. Beispielsweise kann das Datenverarbeitungssystem ein digitaler Signalverarbeitungschip sein.
  • 37 zeigt beispielhaft eine weitere Ausführungsform der Erfindung. Gemäß dieser Ausführungsform beinhaltet ein Verfahren zum Herstellen einer integrierten Schaltung ein Ausbilden eines FinFETs (S7) und Bereitstellen eines planaren Transistors (S8). Der FinFET enthält eine Gateelektrode einschließlich vertikaler Bereiche. Gemäß der Ausführungsform beinhaltet das Verfahren ein Bereitstellen von Isolationsgräben in einem Halbleitersubstrat (S9) zur Definition von Substratbereichen und Definieren von Öffnungen (S10) in der planaren Oberfläche von wenigstens einem Gebiet, das aus der Gruppe bestehend aus den Substratbereichen und den Isolationsgräben ausgewählt ist zur Definition der vertikalen Bereiche. Mit anderen Worten werden die Öffnungen der vertikalen Bereiche in der planaren Oberfläche des Grundkörpers definiert, wobei der Grundkörper die Substratbereiche und Isolationsgräben umfasst. Die vertikalen Bereiche werden durch Definieren von Öffnungen in dieser planaren Oberfläche des Grundkörpers definiert. Genauer gesagt werden die Öffnungen zum Definieren der vertikalen Bereiche in der Substratoberfläche oder in den Isolationsgräben vor dem Definieren von z. B. einem Gategraben erstellt. Somit können die vertikalen Bereiche unabhängig vom Definieren eines Gategrabens definiert werden.
  • Gemäß einer Ausführungsform können die Gateelektrode des FinFETs als auch die Gateelektrode des planaren Transistors aus denselben Schichten bestehen. Somit lässt sich der FinFET als auch der planare Transistor mittels gemeinsamer Prozesse herstellen. Das Verfahren kann zudem ein Rückbilden des Sub stratmaterials umfassen, z. B. zum Definieren eines Gategrabens. Die Rückbildung des Substratmaterials wird nach dem Definieren der Öffnungen ausgeführt.
  • Obwohl hierin bestimmte Ausführungsformen veranschaulicht und erläutert wurden, schließt sich hieran eine Vielzahl weiterer Ausführungsformen an, ohne vom Schutzbereich der Erfindung, welcher in den Patentansprüchen definiert ist, abzuweichen.

Claims (48)

  1. Integrierte Schaltung, umfassend: einen FinFET eines ersten Typs (200) mit einer ersten Gateelektrode (206) und einen FinFET eines zweiten Typs (100) mit einer zweiten Gateelektrode (106), wobei die erste Gateelektrode (206) in einem Gategraben (212) ausgebildet ist, der in einem Halbleitersubstrat definiert ist; und wobei eine Unterseite eines Bereichs der zweiten Gateelektrode (106) über einer Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist.
  2. Integrierte Schaltung nach Anspruch 1, umfassend einen planaren Transistor (400) mit einer dritten Gateelektrode (406), die über dem Halbleitersubstrat (1) ausgebildet ist.
  3. Integrierte Schaltung nach Anspruch 1, wobei Bereiche der ersten (206) oder zweiten (106) Gateelektrode in Isolationsgräben angeordnet sind, die benachbart zu Halbleitersubstratbereichen liegen.
  4. Integrierte Schaltung nach Anspruch 1, wobei eine Unterseite des Gategrabens unterhalb der Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist.
  5. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei die erste Gateelektrode (206) erste vertikale Bereiche (207a, b) aufweist, und die zweite Gateelektrode (106) zweite vertikale Bereiche (107a, b) aufweist und die ersten (207a, b) und zweiten vertikalen Bereiche (107a, b) sich bis in dieselbe Tiefe erstrecken.
  6. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei eine Oberseite der ersten Gateelektrode (206) unterhalb der Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist.
  7. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei der FinFET des ersten Typs (200) und der FinFET des zweiten Typs (100) jeweils Kanäle (103, 203) mit derselben Breite aufweisen.
  8. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei eine Kanalbreite in einem der FinFETs vom ersten Typ (200) und vom zweiten Typ (100) kleiner ist als eine Breite eines Source/Drainbereichs (101, 102, 201, 202) des FinFETs.
  9. Integrierte Schaltung einem der vorangehenden Ansprüche, umfassend umgreifende Kontakte, die benachbart zu einem Source/Drainbereich (101, 102, 201, 202) des FinFETs (100, 200) sind.
  10. Speichervorrichtung umfassend: eine Mehrzahl von Speicherzellen, wobei jede der Speicherzellen ein Speicherelement und einen Zugriffstransistor aufweist, der Zugriffstransistor FinFETs eines ersten Typs (200) mit einer ersten Gateelektrode (206) aufweist, wobei die Gateelektrode (206) in einem Gategraben (212) ausgebildet ist, der in einem Halbleiter-substrat (1) definiert ist; und FinFETs eines zweiten Typs (100) mit einer zweiten Gateelektrode (106), wobei eine Unterseite eines Bereichs der zweiten Gateelektrode (106) über einer Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist.
  11. Speichervorrichtung nach Anspruch 10, wobei die erste Gateelektrode (206) erste vertikale Bereiche (207a, b) aufweist, und die zweite Gateelektrode (106) zweite vertikale Bereiche (107a, b) aufweist und die ersten (207a, b) und zweiten vertikalen Bereiche (107a, b) sich bis in dieselbe Tiefe erstrecken.
  12. Speichervorrichtung nach Anspruch 10 oder 11, wobei eine Oberseite der ersten Gateelektrode (206) unterhalb der Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist.
  13. Speichervorrichtung, umfassend: einen Array-Bereich mit einer Mehrzahl von Speicherzellen, die wenigstens teilweise in einem Halbleitersubstrat ausgebildet sind; einen Unterstützungsbereich mit FinFETs eines zweiten Typs (100) mit einer zweiten Gateelektrode (106), wobei eine Unterseite eines Bereichs der zweiten Gateelektrode (106) über einer Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist; und die Speichervorrichtung einen FinFET eines ersten Typs (200) mit einer ersten Gateelektrode (206) aufweist, wobei die erste Gateelektrode (206) in einem Gategraben (212) ausgebildet ist, der in einem Halbleitersubstrat (1) definiert ist.
  14. Integrierte Schaltung, umfassend: einen FinFET eines ersten Typs (200) mit einer ersten Gateelektrode (206) und einen FinFET eines zweiten Typs (100) mit einer zweiten Gateelektrode (106); wobei die erste Gateelektrode (206) in einem Gategraben (212) ausgebildet ist, der in einem Halbleitersubstrat (1) definiert ist; und wobei ein Strompfad zwischen einem ersten (114) und einem zweiten (115) Kontaktgebiet des FinFETs des zweiten Typs (100) lediglich horizontale Komponenten aufweist.
  15. Integrierte Schaltung nach Anspruch 14, wobei eine Unterseite des Gategrabens (212) unterhalb einer Hauptoberfläche (10) des Halbleitersubstrats (1) angeordnet ist.
  16. Integrierte Schaltung nach Anspruch 14 oder 15, wobei die erste Gateelektrode (206) erste vertikale Bereiche (207a, b) aufweist und die zweite Gateelektrode (106) zweite vertikale Bereiche (106a, b) aufweist und die ersten (207a, b) und zweiten (106a, b) vertikalen Bereiche sich bis zur selben Tiefe erstrecken.
  17. Integrierte Schaltung nach einem der Ansprüche 14 bis 16, umfassend einen planaren Transistor (400) mit einer dritten Gateelektrode (406), die über dem Halbleitersubstrat (1) ausgebildet ist.
  18. FinFET, umfassend: eine Gateelektrode (532) mit vertikalen Bereichen (535, 536), wobei der FinFET in einem Halbleitersubstratbereich (515) ausgebildet ist und Isolationsgräben (513) zum Halbleitersubstratbereich (515) benachbart liegen; und wobei die vertikalen Bereiche (535, 536) in Bezug auf die Position der Isolationsgräben (513) selbstjustiert sind.
  19. FinFET nach Anspruch 18, wobei die vertikalen Bereiche (535, 536) im Halbleitersubstrat (1) angeordnet sind.
  20. FinFET nach Anspruch 18, wobei die vertikalen Bereiche (535, 536) in den Isolationsgräben (513) angeordnet sind.
  21. FinFET nach Anspruch 18, wobei ein umgreifender Kontakt benachbart zu einem Source/Drainbereich des FinFETs ist.
  22. Integrierte Schaltung mit einem FinFET, umfassend: eine Gateelektrode (532) mit vertikalen Bereichen (535, 536), wobei der FinFET in einem Halbleitersubstratbereich (515) ausgebildet ist, und Isolationsgräben (513) zum Halbleitersubstratbereich (515) benachbart sind; und wobei die vertikalen Bereiche (535, 536) in Bezug auf die Position der Isolationsgräben (513) selbstjustiert sind.
  23. Integrierte Schaltung nach Anspruch 22, wobei die vertikalen Bereiche (535, 536) im Halbleitersubstrat (1) angeordnet sind.
  24. Integrierte Schaltung nach Anspruch 22, wobei die vertikalen Bereiche (535, 536) in den Isolationsgräben (513) angeordnet sind.
  25. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Ausbilden eines FinFETs eines ersten Typs (200) mit einer ersten Gateelektrode (206) und Ausbilden eines FinFETs eines zweiten Typs (100) mit einer zweiten Gateelektrode (106); wobei das Ausbilden der ersten Gateelektrode (206) ein Definieren eines Gategrabens (212) in einem Halbleitersubstrat (1) und Füllen des Gategrabens (206) mit einem Teil der ersten Gateelektrode (206) umfasst; und wobei das Ausbilden der zweiten Gateelektrode (106) derart erfolgt, dass eine Unterseite eines Bereichs der zweiten Gateelektrode (106) über einer Hauptoberfläche (10) des Halbleitersubstrats (1) liegt.
  26. Verfahren nach Anspruch 25, wobei das Ausbilden der ersten (206) und zweiten (106) Gateelektroden ein Definieren von ersten und zweiten Öffnungen zum Ausbilden der ersten (207a, b) und zweiten vertikalen Bereiche (107a, b) der entsprechenden ersten (206) und zweiten (106) Gateelektroden umfasst.
  27. Verfahren nach Anspruch 26, wobei das Definieren der ersten und zweiten Öffnungen vor dem Definieren des Gategrabens (212) erfolgt.
  28. Verfahren nach Anspruch 26 oder 27, wobei das Definieren der ersten und zweiten Öffnungen durch gemeinsame Ätzprozesse erfolgt.
  29. Verfahren nach einem der Ansprüche 26 bis 28, wobei das Definieren der ersten und zweiten Öffnungen durch Ätzen des Halbleitersubstrats (1) erfolgt.
  30. Verfahren nach Anspruch 26, wobei die ersten und zweiten Öffnungen durch Ätzen von isolierendem Material definiert werden, das in Isolationsgräben angeordnet ist, welche benachbart zum Halbleitersubstrat sind.
  31. Verfahren nach Anspruch 26, wobei Isolationsgräben (513) definiert werden, die benachbart zum Halbleitersubstrat sind, und wobei die ersten und zweiten Öffnungen auf selbstjustierte Weise in Bezug auf die Position der Isolationsgräben (513) definiert werden.
  32. Verfahren nach Anspruch 31, wobei das Definieren der Isolationsgräben (513) ein Strukturieren eines Maskenmaterials umfasst, und das Definieren der ersten und zweiten Öffnungen ein Bereitstellen von Abstandshaltern aus Opfermaterial benachbart zu den strukturierten Maskenmaterialbereichen umfasst.
  33. Verfahren nach Anspruch 31, wobei nach dem Definieren der Isolationsgräben (513) Teil eines die Isolationsgräben füllenden Materials aus den Isolationsgräben (513) hervorragt, und das Definieren der ersten und zweiten Öffnungen ein Bereitstellen von Abstandshaltern (812) eines Opfermaterials benachbart zum hervorstehenden Material (815) aufweist.
  34. Verfahren nach Anspruch 25, wobei das Ausbilden der ersten und zweiten Gateelektrode umfasst: Bereitstellen eines Opfermaterials über dem Halbleitersubstrat; Definieren von den Bereichen der ersten und zweiten Gateelektroden entsprechenden Öffnungen; und Füllen eines leitfähigen Materials in die Öffnungen.
  35. Verfahren zum Herstellen eines FinFETs, umfassend: Bereitstellen einer Gateelektrode mit vertikalen Bereichen; Definieren von Öffnungen zum Definieren der vertikalen Bereiche; und Definieren von Isolationsgräben (513), die benachbart zu den Halbleitersubstratbereichen (515) sind, wobei die Öffnungen auf selbstjustierte Weise in Bezug auf die Position der Isolationsgräben (513) definiert sind.
  36. Verfahren nach Anspruch 35, wobei die Öffnungen in den Halbleitersubstratbereichen (515) definiert werden.
  37. Verfahren nach Anspruch 35, wobei die Öffnungen in den Isolationsgräben (513) definiert werden.
  38. Verfahren nach Anspruch 35, umfassend ein Definieren eines Gategrabens im Halbleitersubstrat (1).
  39. Verfahren nach Anspruch 38, wobei das Definieren des Gategrabens nach dem Definieren der Öffnungen erfolgt.
  40. Verfahren nach Anspruch 38, wobei das Definieren des Gategrabens vor dem Definieren der Öffnungen erfolgt.
  41. Verfahren nach Anspruch 35, wobei das Definieren der Isolationsgräben (513) ein Strukturieren eines Maskenmaterials zur Definition von Maskenmaterialbereichen umfasst, und das Definieren der Öffnungen ein Bereitstellen von Abstandshaltern aus Opfermaterial benachbart zu den strukturierten Maskenmaterialbereichen umfasst.
  42. Verfahren nach Anspruch 35, wobei nach dem Definieren der Isolationsgräben (513) Teil eines die Isolationsgräben (513) füllenden Materials aus den Isolationsgräben (513) hervorragt und wobei das Definieren der Öffnungen ein Bereitstellen von Abstandshaltern (812) eines Opfermaterials benachbart zum hervorragenden Material (815) umfasst.
  43. Verfahren nach Anspruch 42, wobei das Bereitstellen der Abstandshalter (812) ein konformes Abscheiden einer Schicht (816) des Opfermaterials umfasst, und eine Dicke der Schicht (816) des Opfermaterials in Einklang mit einer Dicke eines aktiven Gebiets des FinFETs gewählt wird.
  44. Verfahren nach einem der Ansprüche 35 bis 43, umfassend ein Rückbilden des Halbleitersubstratmaterials nach dem Definieren der Öffnungen.
  45. Verfahren nach einem der Ansprüche 35 bis 44, umfassend ein Bereitstellen von umgreifenden Kontakten in Kontakt mit einem Source/Drainbereich.
  46. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Ausbilden eines FinFETs mit einer Gateelektrode mit vertikalen Bereichen und Bereitstellen eines planaren Transistors, wobei das Verfahren zum Ausbilden eines FinFETs umfasst: Bereitstellen von Isolationsgräben (513) in einem Halbleitersubstrat (1) zum Definieren von Substratbereichen (515); und Definieren von Öffnungen in der planaren Oberfläche von wenigstens einem Gebiet, das aus der Gruppe bestehend aus den Substratbereichen und den Isolationsgräben ausgewählt ist zum Definieren der vertikalen Bereiche.
  47. Verfahren nach Anspruch 46, wobei die Gateelektrode des FinFETs als auch die Gateelektrode des planaren Transistors aus denselben Schichten hergestellt werden.
  48. Verfahren nach Anspruch 46 oder 47, zusätzlich umfassend ein Rückbilden des Substratmaterials nach dem Definieren der Öffnungen.
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