DE102013101036B4 - Verfahren für die Ausbildung eines Auswahltransistors in einer Speicheranordnung - Google Patents

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Abstract

Verfahren für die Ausbildung eines Auswahltransistors in einer Speicheranordnung, das aufweist: Bereitstellen eines Halbleiterbodys (303), der eine Oberseite aufweist, die sich abwechselnde Reihen eines dotierten Halbleitermaterials und eines dielektrischen Materials (338) aufweist; örtlich selektives Ätzen des Halbleiterbodys (303), um einen ersten Graben (324) und einen zweiten Graben (326) rechtwinklig zu den sich abwechselnden Reihen auszubilden, wobei der erste Graben (324) und der zweite Graben (326) eine erhabene Halbleiterstruktur festlegen; Abscheiden einer oxydischen Gate-Schicht (310) auf dem Halbleiterbody (303); Ausbilden einer ersten Gate-Elektrode (312a) an einer ersten Position innerhalb des ersten Grabens (324), welche sich vertikal zu der Oberseite entlang einer ersten Seitewand der erhabenen Halbleiterstruktur erstreckt, und einer zweiten Gate-Elektrode (312b) an einer zweiten Position innerhalb des zweiten Grabens (326), welche sich vertikal zu der Oberseite entlang einer der ersten Seitewand gegenüberliegenden zweiten Seitenwand der erhabenen Halbleiterstruktur erstreckt; örtliches Abscheiden eines dielektrischen Isolatormaterials (314) innerhalb des ersten Grabens (324) und des zweiten Grabens (326); Durchführen einer Kanal-Implantation, um einen Kanal-Bereich (306) innerhalb der erhabenen Halbleiterstruktur auszubilden; Durchführen einer Drain-Implantation, um einen Drain-Bereich (308) innerhalb der erhabenen Halbleiterstruktur auszubilden; und Verbinden des Drain-Bereichs (308) mit einem Datenspeicherelement (318), das ausgelegt ist, Daten zu speichern, wobei die erste Gate-Elektrode (312a) und die zweite Gate-Elektrode (312b) so ausgebildet werden, dass sie sich vertikal zu der Oberseite von einer ersten Position oberhalb des Kanal-Bereichs (306) zu einer zweiten Position unterhalb des Kanal-Bereichs (306) erstrecken.

Description

  • HINTERGRUND
  • Integrierte Chips verwenden Speicher für die Sicherung von Daten und ausführbaren Programmen. Mit dem Anstieg des Funktionsumfangs eines integrierten Chips steigt auch der Bedarf nach höherer Speicherkapazität, was dazu führt, dass Entwickler und Hersteller von integrierten Chips sowohl die verfügbare Speichermenge erhöhen als auch die Größe und die Leistungsaufnahme des integrierten Chips verringern sollen. Um dieses Ziel zu erreichen, wurde über die letzten Jahrzehnte die Größe der Speicherzellenkomponenten mit Nachdruck verkleinert.
  • Die starke Verkleinerung der Speicherzellen hat von dem hochgradig reproduzierbaren Muster der Speicheranordnungen profitiert. Beispielsweise hat das in Speicheranordnungen verwendete reproduzierbare Muster ermöglicht, dass bei der Lithografie die lithografische Auflösung der Speicherzellen über die von anderen logischen Schaltkreisen hinaus verbessert werden konnte. Mit der fortsetzenden Verkleinerung der physikalischen Abmessungen begrenzen jedoch die physikalischen Grenzen der Bestandteile innerhalb der Speicherzelle die Größe der Speicherzellen.
  • ZUSAMMENFASSUNG
  • Das vorliegende erfindungsgemäße Verfahren dient zur Ausbildung eines Auswahltransistors in einer Speicheranordnung mit Speicherzellen, wobei die Speicherzelle aufweist: einen Halbleiterbody, der einen ersten Graben und einen zweiten Graben aufweist, die in einer Oberseite des Halbleiterbodys angeordnet sind und eine erhabene Halbleiterstruktur bilden, welche einen Source-Bereich und einen Drain-Bereich aufweist, die über einen Kanal-Bereich vertikal zu der Oberseite voneinander beabstandet sind, wobei sich der erste Graben und der zweite Graben innerhalb des Halbleiterbodys erstrecken, bis auf eine Tiefe, die größer als diejenige des Kanal-Bereichs ist; eine erste Gate-Elektrode, die innerhalb des ersten Grabens aufgenommen ist und sich vertikal zu der Oberseite entlang einer ersten Seitenwand der erhabenen Halbleiterstruktur erstreckt; und eine zweite Gate-Elektrode, die innerhalb des zweiten Grabens aufgenommen ist und die sich vertikal zu der Oberseite entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand der erhabenen Halbleiterstruktur erstreckt. Eine derartige Speicherzelle ist aus der DE 103 62 018 A1 bekannt. Ähnliche Speicherzellen beschreiben auch die DE 10 2007 015 540 A1 und die DE 10 2007 054 641 A1 .
  • Die US 2011/0254067 A1 beschreibt eine Speicherzelle, die einen ersten Metallkontakt aufweist, der innerhalb eines dielektrischen Materials aufgenommen ist, welches auf dem Halbleiterbody angeordnet ist und darauf ausgelegt ist, den Drain-Bereich mit einem Datenspeicherelement, das darauf ausgelegt ist, Daten zu speichern, zu verbinden. Weiterhin erstrecken sich die erste Gate-Elektrode und die zweite Gate-Elektrode vertikal zu der Oberseite von einer ersten Position, die vertikal oberhalb des Kanal-Bereichs angeordnet ist, zu einer zweiten Position, die vertikal unterhalb des Kanal-Bereichs angeordnet ist.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Ausbildung eines Auswahltransistors in einer Speicheranordnung bereitzustellen, der die einfache Gate-Elektrodenkontaktierung ermöglicht. Diese Aufgabe wird erfindungsgemäß durch das Herstellungsverfahren nach Anspruch 1 gelöst. Die abhängigen Ansprüche betreffen vorteilhafte Ausführungsformen der Erfindung.
  • Die erfindungsgemäße Verfahren weist die Schritte auf: Bereitstellen eines Halbleiterbodys, der eine Oberfläche aufweist, die sich abwechselnde Reihen eines dotierten Halbleitermaterials und eines dielektrischen Materials aufweist; örtlich selektives Ätzen des Halbleiterbodys, um einen ersten Graben und einen zweiten Graben rechtwinklig zu den sich abwechselnden Reihen auszubilden, wobei der erste und der zweite Graben eine erhabene Halbleiterstruktur festlegen; Abscheiden einer oxydischen Gate-Schicht auf dem Halbleiterbody; Ausbilden einer ersten Gate-Elektrode an einer ersten Position innerhalb des ersten Grabens, welche sich vertikal zu der Oberseite entlang einer ersten Seitenwand der erhabenen Halbleiterstruktur erstreckt, und einer zweiten Gate-Elektrode an einer zweiten Position innerhalb des zweiten Grabens, welche sich vertikal zu der Oberseite entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seite der erhabenen Halbleiterstruktur erstreckt; örtliches Abscheiden eines dielektrischen Isolatormaterials innerhalb des ersten und des zweiten Grabens; Durchführen einer Kanal-Implantation, um einen Kanal-Bereich innerhalb der erhabenen Halbleiterstruktur auszubilden; Durchführen einer Drain-Implantation, um einen Drain-Bereich innerhalb der erhabenen Halbleiterstruktur auszubilden; und Verbinden des Drain-Bereichs mit einem Datenspeicherelement, das darauf ausgelegt ist, Daten zu speichern, wobei die erste und die zweite Gate-Elektrode so ausgebildet werden, dass sie sich vertikal zu der Oberseite von einer ersten Position oberhalb des Kanal-Bereichs zu einer zweiten Position unterhalb des Kanal-Bereiches erstrecken.
  • Bei einer oder mehreren Ausführungsformen weist das Ausbilden der ersten und der zweiten Gate-Elektrode auf: Abscheiden eines Gate-Materials innerhalb des ersten und des zweiten Grabens über der oxydischen Gate-Schicht; selektives Ausbilden eines Abstandshalters auf dem Halbleiterbody über dem Gate-Material; und selektives Ätzen des Gate-Materials in Bereichen, die nicht durch den Abstandshalter maskiert sind.
  • Bei einer oder mehreren Ausführungsformen weisen die erste und die zweite Gate-Elektrode ein dotiertes Polysilizium-Material oder ein metallisches Material auf.
  • Bei einer oder mehreren Ausführungsformen wird der Halbleiterbody geätzt, um den ersten und den zweiten Graben auszubilden, unter Verwendung einer Ätze, die angeschrägte Seitenwände ausbildet, welche den ersten und den zweiten Graben mit einer Breite bereitstellen, welche umgekehrt proportional zu einem Abstand von der Oberfläche ist.
  • Die erfindungsgemäß hergestellte Speicherzelle zeichnet sich dadurch aus, dass sie einen ersten Metallkontakt aufweist, der innerhalb eines dielektrischen Materials aufgenommen ist, welches auf dem Halbleiterbody angeordnet ist und darauf ausgelegt ist, den Drain-Bereich mit einem Datenspeicherelement, das darauf ausgelegt ist, Daten zu speichern, zu verbinden. Weiterhin erstrecken sich die erste Gate-Elektrode und die zweite Gate-Elektrode vertikal zu der Oberseite von einer ersten Position, die vertikal oberhalb des Kanal-Bereichs angeordnet ist, zu einer zweiten Position, die vertikal unterhalb des Kanal-Bereichs angeordnet ist. Bei einer oder mehreren Ausführungsformen weisen die erste Gate-Elektrode und die zweite Gate-Elektrode ein dotiertes Polysilizium-Material oder ein metallisches Material auf.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1 ist ein Blockdiagramm einer Speicheranordnung gemäß dem Stand der Technik, das einen unerwünschten Stromfluss innerhalb der Speicheranordnung veranschaulicht.
  • 2A zeigt eine Querschnittsansicht eines Auswahltransistors gemäß dem Stand der Technik, der den unerwünschten Stromfluss in einer Speicherzelle lindert.
  • 2B zeigt ein schematisches Diagramm eines Auswahltransistors in einer Speicheranordnung.
  • 3A veranschaulicht eine Querschnittsansicht mancher nach dem erfindungsgemäßen Verfahren hergestellten Auswahltransistoren.
  • 3B veranschaulicht eine Draufsicht einer Speicheranordnung, die einen nach dem erfindungsgemäßen Verfahren hergestellten Auswahltransistor aufweist.
  • 4 ist ein Flussdiagramm einer beispielhaften Ausführungsform eines Verfahrens für die Ausbildung eines Auswahltransistors in einer Speicheranordnung.
  • 5 veranschaulicht eine Draufsicht einer Speicheranordnung, die eine oder mehrere Auswahltransistoren aufweist.
  • Die 6A bis 14 sind Querschnittsansichten beispielhafter Halbleiterbodys, auf deren Grundlage ein Verfahren für die Ausbildung eines Auswahltransistors durchgeführt wird.
  • GENAUE BESCHREIBUNG
  • Es werden nun eine oder mehrere Ausführungsformen der vorliegenden Offenbarung mit Bezug auf die anliegenden Figuren beschrieben, wobei durchweg dieselben Bezugszeichen dazu verwendet werden, um dieselben Elemente zu bezeichnen. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu.
  • Die 1 veranschaulicht eine Speicheranordnung 100, die eine Mehrzahl Speicherzellen 102 aufweist, die darauf ausgelegt sind, Daten zu speichern. Entsprechende Speicherzellen 102 sind zwischen einer Bit-Leitung BLn und einer Source-Leitung SLn verbunden. Ein Auswahltransistor 104 ist jeder Speicherzelle 102 zugeordnet. Der Auswahltransistor 104 kann zwischen der Bit-Leitung BLn und der Speicherzelle 102 angeordnet sein. Der Auswahltransistor 104 ist darauf ausgelegt, den unerwünschten Stromfluss zu unterdrücken (d. h., zu verhindern, dass Strom, der für eine bestimmte Speicherzelle vorgesehen ist, durch eine angrenzende Speicherzelle hindurchtritt), während er einen ausreichenden Steuerstrom für eine Speicherzellenoperation bereitstellt. Beispielsweise wird die Word-Leitung WL2 aktiviert, um den Auswahltransistor 104e einzuschalten, wenn Daten von der Speicherzelle 102e gelesen werden, während angrenzende Word-Leitungen, WL1 und WL3, deaktiviert werden, um die Auswahltransistoren 104a–104c und 104g–104i auszuschalten sowie um einen Strom entlang einem ersten Pfad 106 zu führen.
  • Durch Aktivierung eines Auswahltransistors 104 sowie einer entsprechenden Bit-Leitung BLn- sowie Source-Leitung SLn-Kombination kann auf eine Speicherzelle 102 innerhalb der Speicheranordnung 100 zugegriffen werden. Beispielsweise wird, um Daten in die Speicherzelle 102a zu schreiben, der Auswahltransistor 104a angeschaltet, während ein erstes Spannungspotential an die Bit-Leitung BL1 sowie ein zweites Spannungspotential an die Source-Leitung SL1 angelegt wird.
  • Die 2A veranschaulicht eine Querschnittsansicht einer Speicherzelle 200, die einen konventionellen, planaren MOSFET-Auswahltransistor 230 aufweist. Der Auswahltransistor 230 weist eine Source 204 und einen Drain 206 auf, die innerhalb eines Halbleiterbodys 202 aufgenommen sind. Eine Gate-Elektrode 208 ist auf dem Halbleiterbody 202 bei einer Position angeordnet, die oberhalb der Source 204 und dem Drain 206 ist. Die Gate-Elektrode 208 wird über eine oxydische Gate-Schicht 210, die sich lateral über die Oberseite des Halbleiterbodys 202 erstreckt, von der Source 204 und dem Drain 206 abgetrennt. Die Source 204 ist über einen ersten Metallkontakt 214 innerhalb einer dielektrischen Schicht 218 mit einer Source-Leitung 212, die innerhalb einer ersten Metallisierungsschicht aufgenommen ist, verbunden. Der Drain 206 ist über einen oder mehrere Metallkontakte 216, 222 und/oder Metallisierungsschichten 220 mit einem Datenspeicherelement 224 verbunden. Das Datenspeicherelement 224 ist weiterhin mit einer Bit-Leitung 228, die innerhalb einer oberen Metallisierungsschicht über einen zusätzlichen Metallkontakt 226 aufgenommen ist, verbunden. Die 2B veranschaulicht ein schematisches Diagramm 232, das die Verbindung einer Source-Leitung mit einer Bit-Leitung in der Speicherzelle 200 zeigt.
  • Mit der Verkleinerung des planaren MOSFET-Auswahltransistors 230 steigt der Leckstrom des Auswahltransistors. Beispielsweise kann in der Speicheranordnung 100 gemäß 1 für den Fall, dass die Auswahltransistoren 104h und 104i zu klein werden, der Leckstrom der Auswahltransistoren 104h und 104i zulassen, dass Strom entlang eines Kriechpfads 108 fließt, was ein fehlerhaftes Auslesen der Speicherzelle zur Folge hat. Um Leckströme zu vermeiden, kann die Größe eines konventionellen Auswahltransistors groß gehalten werden. Ein solcher großer Auswahltransistor begrenzt jedoch die Größe der Speicherzelle 200 auf zumindest eine Größe des planaren MOSFET-Auswahltransistors 230.
  • Dementsprechend bezieht sich die vorliegende Offenbarung auf eine Speicherzelle, die einen erfindungsgemäß hergestellten vertikalen MOSFET-Auswahltransistor aufweist, der darauf ausgelegt ist, die Leckspannung in der Speicherzelle zu unterdrücken, ohne dadurch die Größe der Speicherzelle zu begrenzen. Bei manchen Varianten weist die Speicherzelle einen Halbleiterbody auf, der einen ersten und einen zweiten Graben aufweist, die eine erhabene Halbleiterstruktur festlegen, welche einen Source-Bereich, einen Kanal-Bereich und einen Drain-Bereich aufweist. Eine Gate-Struktur weist eine erste Gate-Elektrode in dem ersten Graben auf, welche sich vertikal entlang einer ersten Seite der erhabenen Halbleiterstruktur erstreckt. Die Gate-Struktur weist weiterhin eine zweite Gate-Elektrode in dem zweiten Graben auf, welche sich vertikal entlang einer gegenüberliegenden zweiten Seite der erhabenen Halbleiterstruktur erstreckt. Die erste und die zweite Gate-Elektrode sind darauf ausgelegt, gemeinschaftlich den Stromfluss zwischen dem Source- und dem Drain-Bereich in der erhabenen Halbleiterstruktur zu steuern. Ein elektrischer Kontakt verbindet den Drain-Bereich mit einem Datenspeicherelement, das darauf ausgelegt ist, Daten zu speichern. Die vertikalen Gate-Elektroden verringern die Größe des Auswahltransistors, so dass dieser nicht die Größe der Speicherzelle begrenzt.
  • Die 3A veranschaulicht eine Querschnittsansicht 300 mancher Varianten der Speicherzelle 302, die einen erfindungsgemäß hergestellten Auswahltransistor aufweist. Bei manchen Varianten kann die Speicherzelle 302 eine widerstandsbasierte Schreib-Lese-Speicherzelle mit wahlfreiem Zugriff (RRAM) oder eine magnetische Schreib-Lese-Speicherzelle mit wahlfreiem Zugriff (MRAM) aufweisen.
  • Die Speicherzelle 302 weist einen Halbleiterbody 303 auf. Der Halbleiterbody 303 weist einen Source-Bereich 304 und einen Drain-Bereich 308 auf. Der Drain-Bereich 308 ist über einen Kanal-Bereich 306 von dem Source-Bereich 304 vertikal beabstandet. Der Source-Bereich 304 erstreckt sich entlang einer Länge einer Speicheranordnung, welche die Speicherzelle 302 als eine Source-Leitung aufweist. Der Source-Bereich 304 weist eine erste Art Dotierung auf (z. B. eine Dotierung des n-Typs), der Kanal-Bereich 306 weist eine Dotierung eines zweiten Typs auf, welche sich von der Dotierung des ersten Typs unterscheidet, und der dritte Bereich 308 weist eine Dotierung des ersten Typs auf. Bei manchen Varianten weist die Dotierung des ersten Typs eine Dotierung des n-Typs auf, während bei anderen Varianten die Dotierung des ersten Typs eine Dotierung des p-Typs aufweist.
  • Ein erster Graben 324 und ein zweiter Graben 326 sind innerhalb einer Oberseite des Halbleiterbodys 303 angeordnet. Der erste und der zweite Graben 324 und 326 bilden eine erhabene Halbleiterstruktur, welche den Source-Bereich 304, den Kanal-Bereich 306 und den Drain-Bereich 308 aufweist, welcher entlang der Höhe der erhabenen Halbleiterstruktur gestapelt ist. Der erste und der zweite Graben 324 und 326 erstrecken sich von einer Oberseite des Halbleiterbodys 303 bis auf eine erste Tiefe. Bei manchen Varianten weisen der erste und der zweite Graben 324 und 326 angeschrägte Seiten auf, die einen schiefen Winkel θ mit einer Bodenseite der Graben ausbilden, derart, dass die Größe des ersten und des zweiten Grabens 324 und 326 umgekehrt proportional zu der Tiefe des Grabens sind (d. h. zu dem Abstand von der Oberseite des Halbleiterbodys 303).
  • Eine Gate-Struktur 312 weist eine Gate-Elektrode 312a, die an einer ersten Seite der erhabenen Halbleiterstruktur anliegt, sowie eine zweite Gate-Elektrode 312b auf, die an einer gegenüberliegenden zweiten Seite der erhabenen Halbleiterstruktur anliegt. Die erste und die zweite Gate-Elektrode 312a und 312b sind elektrisch miteinander verbunden, so dass die erste und die zweite Gate-Elektrode gemeinsam den Stromfluss zwischen dem ersten Source-Bereich 304 und dem Drain-Bereich 308 steuern. Die erste und die zweite Elektrode 312a und 312b besitzen eine Höhe h, welche größer als eine Höhe des Kanal-Bereiches 306 ist. Bei verschiedenen Ausführungsformen weist die Gate-Struktur 312 ein dotiertes Polysilizium-Material oder ein metallisches Material (z. B. TiN) auf. Die doppelte Gate-Struktur sorgt für einen hohen Steuerstrom sowie eine hohe Durchschlagsspannung.
  • Die erste und die zweite Gate-Elektrode 312a und 312b sind über eine oxydische Gate-Schicht 310, welche sich vertikal entlang einer Seitenwand des ersten und des zweiten Grabens 324 und 326 erstreckt, voneinander getrennt. Da sich die erste und die zweite Gate-Elektrode 312a und 312b vertikal entlang des Kanal-Bereiches 306 erstreckt, wird der Oberflächenbereich des Halbleiterbodys 303, der von dem offenbarten vertikalen MOSFET-Auswahltransistor eingenommen wird, im Vergleich zu einem konventionellen planaren MOSFET-Auswahltransistor verringert.
  • Ein erster Metallkontakt 316, der innerhalb einer dielektrischen Zwischenschicht 317 angeordnet ist, ist darauf ausgelegt, den Drain-Bereich 308 des Auswahltransistors mit einem Datenspeicherelement 318, welches darauf ausgelegt ist, Daten zu speichern, elektrisch zu verbinden. Bei manchen Varianten, bei denen die Speicherzelle 302 eine RRAM-Zelle aufweist, weist das Datenspeicherelement 318 eine dielektrische Struktur auf, welche einen Widerstand besitzt, welcher durch Anlegen einer geeigneten Spannung über die dielektrische Struktur umgekehrt werden kann. Beispielsweise kann die dielektrische Struktur auf einem hohen Widerstandsniveau festgesetzt werden, wobei dieses beim Anlegen einer ersten Spannung einem ersten Datenzustand entspricht, und wobei dieses bei einem niedrigen Widerstand und beim Anlegen einer zweiten Spannung, die niedriger als die erste Spannung ist, einem zweiten Datenzustand entspricht. Bei anderen Varianten, bei denen die Speicherzelle 302 eine MRAM-Zelle aufweist, weist das Datenspeicherelement 318 ein gestapeltes, magnetisches Speicherelement auf, welches eine magnetische Schicht mit fester Polarität (d. h. eine beständige) sowie eine freie magnetische Schicht, die über eine Isolatorspeicherschicht voneinander getrennt sind, besitzt. Durch Variation einer Polarität der Isolatorspeicherschicht kann der Widerstand der gestapelten magnetischen Struktur verändert werden (z. B. durch Erzeugen eines magnetischen Feldes aufgrund von Strömen, die an die Schreibleitungen angelegt sind, welche in 3A nicht gezeigt sind). Wenn beispielsweise eine Polarität der Isolatorspeicherschicht entlang der magnetischen Schicht mit fester Polarität ausgerichtet ist, ist die Polarität der freien magnetischen Schicht entlang der magnetischen Schicht mit fester Polarität ausgerichtet, wobei das Datenspeicherelement 318 einen ersten Widerstandswert aufweist, der einem ersten Datenzustand entspricht. Alternativ ist für den Fall, dass eine Polarität der Isolatorspeicherschicht nicht entlang der magnetischen Schicht mit fester Polarität ausgerichtet ist, die Polarität der freien magnetischen Schicht nicht entlang der magnetischen Schicht mit fester Polarität ausgerichtet, wobei das Datenspeicherelement 318 einen zweiten Widerstandswert einnimmt, der einem zweiten Datenzustand entspricht.
  • Ein zweiter Metallkontakt 320 ist darauf ausgelegt, weiterhin das Datenspeicherelement 318 mit einer Metallschicht zu verbinden, die eine Bit-Leitung 322 aufweist. Bei manchen Varianten steht ein Steuerschaltkreis 328 mit der Bit-Leitung 322 und dem Source-Bereich 304 in Verbindung und ist darauf ausgelegt, diese wahlweise zu beaufschlagen, um auf das Datenspeicherelement 318 zuzugreifen (z. B., um auf diesem Daten zu schreiben oder von diesem Daten zu lesen). Der Steuerschaltkreis 328 ist darauf ausgelegt, auf das Datenspeicherelement 318 zuzugreifen. Beispielsweise ist der Steuerschaltkreis 328 darauf ausgelegt, eine erste Vorspannung Vbias1 an dem Datenspeicherelement 318 über die Bit-Leitung 322, und eine zweite Vorspannung Vbias2 an das Datenspeicherelement 318 über den Source-Bereich 304 anzulegen.
  • Die 3B veranschaulicht eine Draufsicht auf manche Varianten einer Speicheranordnung 330, die eine Mehrzahl Speicherzellen 302 aufweist, welche jeweils einen erfindungsgemäß hergestellten Auswahltransistor aufweisen.
  • Die Speicheranordnung 330 weist eine Mehrzahl Gräben 324, 326 auf, welche sich entlang einer ersten Richtung 332 erstrecken. Die Gräben 324, 326 sind innerhalb einer Oberfläche des Halbleiterbodys 303 angeordnet. Die Gräben 324 und 326 sind mit einem dielektrischen Material 314 (z. B. einem lokalen Isolatoroxid) gefüllt, welches eine Isolation zwischen aneinandergrenzenden Auswahltransistoren in einer zweiten Richtung 334, welche rechtwinklig zu der ersten Richtung ausgerichtet ist, bereitstellt. Die Mehrzahl Gräben 324, 326 weist weiterhin mehrere Gate-Elektroden 312 auf, welche sich entlang gegenüberliegender Seiten der Gräben in der ersten Richtung 332 erstrecken. Beispielsweise weist der Graben 326 eine erste Gate-Elektrode 312b auf, welche sich entlang einer ersten Seite des Grabens erstreckt, und eine zweite Gate-Elektrode 312c, welche sich entlang einer gegenüberliegenden zweiten Seite des Grabens erstreckt.
  • In der zweiten Richtung 334, rechtwinklig zu der ersten Richtung 332, weist die Speicheranordnung 330 eine Oberfläche auf, welche sich abwechselnde Reihen mit einem Halbleiterbody 303 und einem dielektrischen Material 338 aufweist. Die Reihen dielektrischen Materials 338 stellen eine Isolation zwischen aneinandergrenzenden Auswahltransistoren in der ersten Richtung 332 bereit. Bei manchen Ausführungsformen können die Reihen dielektrischen Materials 338 eine Shallow-Trench-Isolation (STI) aufweisen.
  • Die Mehrzahl Gräben 324, 326 erstreckt sich durch den Halbleiterbody 303 und die Reihen dielektrischen Materials 338 hindurch. Zusammen definieren die Reihen dielektrischen Materials 338 mit der Mehrzahl Gräben 324, 326 eine Mehrzahl erhabener Halbleiterstrukturen 336, die jeweils einen Drain-Bereich aufweisen, welcher von einem Source-Bereich über einen Kanal-Bereich vertikal beabstandet ist. Der Drain-Bereich ist mit einem Datenspeicherelement über einen ersten Metallkontakt 316 verbunden, welcher auf der erhabenen Halbleiterstruktur 336 angeordnet ist.
  • Jeweilige Speicherzellen 302 durchkreuzen aneinandergrenzende Gräben derart, dass der Auswahltransistor innerhalb einer Speicherzelle eine erste Gate-Struktur in einem ersten Graben und eine zweite Gate-Elektrode in einem zweiten Graben aufweist. Beispielsweise durchkreuzt die Speicherzelle 302a den ersten und den zweiten Graben 324 und 326, so dass ein Auswahltransistor einen vertikalen MOSFET-Transistor mit doppelter Gate aufweist, der eine erste Gate-Struktur 312a in einem ersten Graben 324 und eine zweite Gate-Struktur 312b in einem zweiten Graben 326 aufweist.
  • Die 4 zeigt ein Flussdiagramm einer beispielhaften Ausführungsform eines Verfahrens 400 für die Ausbildung eines offenbarten vertikalen MOSFET-Auswahltransistors in einer Speicheranordnung.
  • Bei 402 wird ein Halbleiterbody, der eine Oberseite mit sich abwechselnden Reihen eines dotierten Halbleitermaterials und eines dielektrischen Materials aufweist, bereitgestellt. Bei manchen Ausführungsformen weist der Halbleiterbody ein Silizium-Ausgangsmaterial auf, beispielsweise ein Einzelkristallsilizium mit einer <100>-Orientierung, welches eine Dotierungskonzentration des n-Typs oder des p-Typs aufweist, sowie STI-Gräben, die entlang von Reihen des Substrates ausgebildet sind.
  • Bei 404 wird der Halbleiterbody selektiv geätzt, um eine Mehrzahl Gräben innerhalb einer Oberseite des Halbleiterbodys auszubilden. Bei manchen Ausführungsformen wird der Halbleiterbody selektiv maskiert, indem eine erste Maskierungsschicht auf einer Oberseite des Halbleiterbodys ausgebildet wird, welche einen Ort der Mehrzahl Gräben festlegt. Das Substrat wird daraufhin in den offenen Bereichen der ersten Maskierungsschicht selektiv geätzt.
  • Bei 406 wird eine oxydische Gate-Schicht auf dem Halbleiterbody ausgebildet. Die oxydische Gate-Schicht wird auf dem Halbleiterbody konform abgeschieden, so dass die oxydische Gate-Schicht auf dem Boden und den Seitenwänden der Gräben abgeschieden wird.
  • Bei 408 wird ein Gate-Material auf dem Halbleiterbody an einer Position, welche oberhalb der oxydischen Gate-Schicht angeordnet ist, abgeschieden.
  • Bei 410 wird ein Abstandshalter auf dem Halbleiterbody an einer Position, welche oberhalb des Gate-Materials angeordnet ist, selektiv ausgebildet. Bei manchen Ausführungsformen weist der Abstandshalter einen Siliziumnitrid(SiN)-Abstandshalter auf.
  • Bei 412 wird das Gate-Material geätzt, um Gate-Material, welches nicht durch den Abstandshalter maskiert ist, zu entfernen.
  • Bei 414 wird ein lokales, dielektrisches Isolatormaterial auf dem Halbleiterbody abgeschieden, um die Mehrzahl Gräben zu füllen.
  • Bei 416 wird eine Kanal-Implantation durchgeführt. Bei manchen Ausführungsformen wird der Halbleiterbody mit Hilfe einer zweiten Maskierungsschicht selektiv maskiert und daraufhin mit Hilfe einer Kanal-Implantation implantiert. Bei manchen Ausführungsformen weist die zweite Maskierungsschicht eine strukturierte Fotolackschicht auf, während bei anderen Ausführungsformen die zweite Maskierungsschicht das lokale, dielektrische Isolatormaterial aufweist.
  • Bei 418 wird eine Drain-Implantation durchgeführt. Bei manchen Ausführungsformen wird der Halbleiterbody mit Hilfe einer dritten Maskierungsschicht selektiv maskiert und daraufhin mit einer Drain-Implantation implantiert. Bei manchen Ausführungsformen weist die dritte Maskierungsschicht eine strukturierte Fotolackschicht auf, während bei anderen Ausführungsformen die dritte Maskierungsschicht das lokale dielektrische Isolatormaterial aufweist.
  • Bei 420 wird ein Datenspeicherelement mit dem Drain-Bereich mit Hilfe eines oder mehrerer Back-end-of-the-line-Metallkontakten und/oder Metallisierungsschichten verbunden. Bei manchen Ausführungsformen werden die Metallkontakte innerhalb einer dielektrischen Schicht ausgebildet, welche oberhalb des Halbleiterbodys ausgebildet ist. Die dielektrische Schicht wird geätzt, um ein Loch auszubilden, welches anschließend mit einem Metall gefüllt wird, um einen Metallkontakt auszubilden. Bei manchen Ausführungsformen kann der Metallkontakt Wolfram aufweisen. Ein Datenspeicherelement wird an einer Position ausgebildet, welche die Metallkontakte elektrisch kontaktiert.
  • Bei 422 wird das Datenspeicherelement mit einer Bit-Leitungs-Anordnung verbunden, um dem Datenspeicherelement eine Vorspannung zuzuführen. Bei manchen Ausführungsformen weist die Bit-Leitung eine Metallisierungsschicht auf, die innerhalb einer dielektrischen Schicht an einer Position innerhalb eines Back-end-Metallisierungsstapels, welcher oberhalb des Datenspeicherelements angeordnet ist, ausgebildet ist.
  • 5 veranschaulicht eine Draufsicht auf eine Speicheranordnung 100, die einen oder mehrere der erfindungsgemäß hergestellten Auswahltransistoren aufweist. Die Draufsicht veranschaulicht den Halbleiterbody mit einem ersten Abschnitt 502, welcher ein dotiertes Halbleitermaterial aufweist, und mit einem zweiten Abschnitt 504, welcher eine Shallow-Trench-Isolation aufweist, die oberhalb des dotierten Halbleitermaterials ausgebildet ist.
  • Die 6A–14 veranschaulichen Querschnittsansichten einiger beispielhafter Halbleiterbodys, auf deren Grundlage ein derartiges Verfahren 400 ausgeführt wird. Die Querschnittsansichten veranschaulichen Querschnitte 600 und 602 mancher Varianten eines Halbleiterbodys, der dem Halbleiterbody gemäß Schritt 402 entspricht. Die Querschnittsansicht 600 veranschaulicht einen Abschnitt des Halbleiterbodys, der einen Halbleiterbody 303 aufweist, mit einem nicht-epitaktischen Siliziumsubstrat des n-Typs. Die Querschnittsansicht 602 veranschaulicht einen Abschnitt des Halbleiterbodys 303 mit einem dielektrischen Material 338, welches oberhalb eines nicht-epitaktischen Siliziumsubstrats des n-Typs ausgebildet ist. Bei manchen Ausführungsformen des Verfahrens kann das dielektrische Material 338 eine Shallow-Trench-Isolation aufweisen.
  • Die 7A–7B veranschaulichen Querschnittsansichten 700 und 702 mancher Varianten eines Ätzprozesses des Halbleiterbodys, welcher dem Schritt 404 entspricht. Wie in der Querschnittsansicht 700 gezeigt ist (entlang des ersten Abschnitts 502 des Halbleiterbodys), wird die Oberseite des Halbleiterbodys 303 mit einer ersten Maskierungsschicht 704, die Öffnungen 706 und 708 aufweist, selektiv maskiert, bevor sie einer Ätze 710 ausgesetzt wird. Die Ätze 710 entfernt den Halbleiterbody 303 im Bereich der Öffnungen 706 und 708. Wie in der Querschnittsansicht 702 gezeigt ist (entlang des zweiten Abschnitts 504 des Halbleiterbodys), wird die Oberseite des dielektrischen Materials 338 mit der ersten Maskierungsschicht 704, die Öffnung 706 und 708 aufweist, selektiv maskiert, bevor sie der Ätze 710 ausgesetzt wird. Die Ätze 710 entfernt das dielektrische Material 338 an den Öffnungen 706 und 708.
  • Bei manchen Ausführungsformen des Verfahrens weist die erste Maskierungsschicht 704 eine strukturierte Fotolackschicht auf. Die strukturierte Fotolackschicht kann auf einer Oberseite des Halbleiterbodys mit Hilfe eines Spin-Coating-Fotolacks auf dem Halbleiterbody ausgebildet werden. Der mittels Spin-Coating aufgebrachte Fotolack wird dann durch selektive Belichtung mit einer Lichtquelle (z. B. UV-Licht) und anschließendes Entwickeln strukturiert. Bei anderen Ausführungsformen des Verfahrens weist die erste Maskierungsschicht 704 eine Hartmaske auf Bei manchen Ausführungsformen des Verfahrens weist die Ätze 710 eine Nassätze, wie Kaliumhydroxid (KOH) oder Tetramethylammoniumhydroxid (TMAH) auf. Das selektive Ätzen des Halbleiterbodys mit KOH führt zu Gräben, die eine schräge Seite aufweisen, welche mit der Bodenseite des Grabens einen Winkel von 54,7° einschließen (d. h., einen Winkel von 35,3° zur Normale). Bei anderen Ausführungsformen des Verfahrens weist die Ätze 710 eine Trockenätze auf (z. B. eine RIE-Ätze). Nachdem das Ätzen abgeschlossen ist, wird die erste Maskierungsschicht 704 entfernt.
  • Die 8A–8B veranschaulichen Querschnittsansichten 802 und 804, welche die Ausbildung einer oxydischen Gate-Schicht 310 auf dem Halbleiterbody darstellen, was dem Schritt 406 entspricht. Wie in der Querschnittsansicht 800 gezeigt ist, wird die oxydische Gate-Schicht 310 derart ausgebildet, dass sie mit dem Halbleiterbody konform ist, so dass die oxydische Gate-Schicht 310 auf dem Boden und den Seitenwänden der Gräben 324 und 326 ausgebildet ist. Bei manchen Ausführungsformen des Verfahrens kann die oxydische Gate-Schicht 310 mit Hilfe eines thermischen Oxid-Aufwachsprozesses ausgebildet werden. Bei anderen Ausführungsformen kann die oxydische Gate-Schicht 310 unter Verwendung physikalischer Dampfabscheidung oder chemischer Dampfabscheidung (z. B. Niederdruck-CVD, plasmaunterstützter CVD, usw.) ausgebildet werden. Die chemische Dampfabscheidung bildet eine Abscheidung in mehreren Richtungen, was zu einer konformen Abscheidung auf der Oberseite und den Seiten der Gräben und des Substrates führt. Bei manchen Ausführungsformen weist die oxydische Gate-Schicht 310 Siliziumdioxid (SiO2) auf.
  • Die 9A–9B veranschaulichen Querschnittsansichten 900 und 902, welche die Abscheidung eines Gate-Materials 312 auf dem Halbleiterbody zeigen, was dem Schritt 408 entspricht. Wie in der Querschnittsansicht 900 gezeigt ist, wird entlang eines ersten Abschnitts des Halbleiterbodys das Gate-Material 312 an einem Ort abgeschieden, welcher oberhalb der oxydischen Gate-Schicht 310 liegt. Wie in der Querschnittsansicht 900 gezeigt ist, ist das Gate-Material 312 ebenfalls entlang eines zweiten Abschnitts des Halbleiterbodys oberhalb des dielektrischen Materials 338 angeordnet. Das Gate-Material 312 füllt den Boden der Gräben 324 und 326, so dass sich das Gate-Material 312 über eine Breite der Gräben erstreckt.
  • Bei manchen Ausführungsformen kann das Gate-Material 312 unter Verwendung physikalischer Dampfabscheidung (z. B. Sputterdeposition) oder chemischer Dampfabscheidung abgeschieden werden. Die physikalische Dampfabscheidung bildet eine hochgradig gerichtete Abscheidung, welche zu einer nicht konformen Abscheidung führt, die vornehmlich auf dem Boden der Gräben 324 und 326, jedoch nicht auf den Seitenwänden der Gräben 324 und 326 angeordnet ist. Bei manchen Ausführungsformen kann das Gate-Material 312 ein metallisches Material (z. B. TiN) oder ein dotiertes Polysilizium-Material aufweisen. Bei manchen Ausführungsformen wird chemisch-mechanisches Polieren nach der Abscheidung des Gate-Materials 312 angewendet, um überschüssiges Gate-Material 312 aus den Bereichen des Halbleiterbodys außerhalb der Gräben 324 und 326 zu entfernen.
  • Die 10A–10B veranschaulichen Querschnittsansichten 1000 und 1002 mancher Varianten eines Ätzprozesses des Gate-Materials 312, welche den Schritten 410 bis 412 entsprechen. Wie in den Querschnitten 1000 und 1002 gezeigt ist, ist in dem ersten und dem zweiten Abschnitt des Halbleiterbodys ein Abstandshalter 1004 innerhalb der Gräben 324 und 326 an einem Ort oberhalb des Gate-Materials 312 ausgebildet. Bei manchen Ausführungsformen weist der Abstandshalter 1004 ein Siliziumnitridmaterial (SiN) auf. Der Halbleiterbody wird daraufhin einer Ätze 1006 ausgesetzt, welche das Gate-Material 312 innerhalb eines Grabens (z. B. 324) bei einer Öffnung in dem Abstandshalter 104 entfernt, so dass sich zwei voneinander getrennte Gate-Elektroden 312a und 312b innerhalb eines Grabens ergeben. Bei manchen Ausführungsformen weist die Ätze 1006 eine Nassätze auf, die eine Salpetersäure und/oder eine Fluorwasserstoffsäure aufweist. Bei anderen Ausführungsformen weist die Ätze 1006 eine Trockenätze, wie ein RIE-Ätzplasma, oder eine Ionenstrahlätze unter Verwendung von Cl2 auf.
  • Die 11A–11B veranschaulichen Querschnittsansichten 1100 und 1102 mancher Varianten der Abscheidung eines lokalen, dielektrischen Isolatormaterials 314 (z. B. eines Oxids), was dem Schritt 414 entspricht. Wie in den Querschnitten 1100 und 1102 gezeigt ist, wird das lokale, dielektrische Isolatormaterial 314 über eine Tiefe abgeschieden, welche die Gräben 324 und 326 füllt. Bei manchen Ausführungsformen wird nach der Abscheidung des lokalen, dielektrischen Isolatormaterials 314 chemisch-mechanisches Polieren durchgeführt, um überschüssiges lokales, dielektrisches Isolatormaterial aus Bereichen des Halbleiterbodys, die außerhalb der Gräben liegen, zu entfernen. Das lokale, dielektrische Isolatormaterial 314 kann gemäß verschiedenen Ausführungsformen unter Verwendung physikalischer oder chemischer Dampfabscheidung abgeschieden werden.
  • Die 12A–12B veranschaulichen Querschnittsansichten 1200 und 1202 mancher Varianten einer Kanal-Implantation 1204 des Halbleiterbodys 303, was dem Schritt 416 entspricht. Die Kanal-Implantation 1204 stellt eine geforderte Implantierungsdosis einer zweiten Dotierungsart in einem oder mehreren Bereichen des Halbleiterbodys, welcher eine erste Dotierungsart aufweist, bereit. Die Kanal-Implantation 1204 kann die Implantation eines Dotanden des p-Typs (z. B. Bor, Gallium, usw.) oder eines Dotanden des n-Typs (z. B. Phosphor, Arsen, usw.) in den Halbleiterbody aufweisen. Bei manchen Ausführungsformen wird die Kanal-Implantation durch Eindiffundieren der implantierten Dotanden bis auf eine gewünschte Tiefe in den Halbleiterbody hineingetrieben. Bei manchen Ausführungsformen wird die Kanal-Implantation durch Aussetzen des Halbleiterbodys einer erhöhten Temperatur in den Halbleiterbody hineingetrieben. Die Kanal-Implantation kann bis auf unterschiedliche Tiefen in Abhängigkeit der Temperatur und der Dauer des Eintreibprozesses in den Halbleiterbody eingetrieben werden.
  • Die 13A–13b veranschaulichen Querschnittsansichten 1300 und 1302 mancher Varianten einer Drain-Implantation 1304 des Halbleiterbodys 303, was dem Schritt 418 entspricht. Die Drain-Implantation 314 stellt eine gewünschte Implantationsdosis eines ersten Dotierungstyps in einem oder mehreren Bereichen des Halbleiterbodys, welcher einen ersten Dotierungstyp aufweist, bereit. Die Drain-Implantation 1304 kann die Implantation eines Dotanden des p-Typs (z. B. Bor, Gallium, usw.) oder eines Dotanden des n-Typs (z. B. Phosphor, Arsen, usw.) in den Halbleiterbody hinein aufweisen.
  • Die 14 veranschaulicht eine Querschnittsansicht 1400, welche verschiedene Varianten der Ausbildung von Back-end-of-the-line-Komponenten zeigt, was den Schritten 420 und 422 entspricht. Bei manchen Ausführungsformen wird ein erster Metallkontakt 316 innerhalb einer dielektrischen Zwischenschicht (ILD) 317, die auf der Oberseite des Halbleiterbodys 303 angeordnet ist, ausgebildet. Bei manchen Ausführungsformen weist der erste Metallkontakt 316 einen Titanium-(Ti)- oder einen Titaniumnitrid(TiN)-Stecker auf. Ein Datenspeicherelement 318 wird oberhalb des ersten Metallkontaktes 316 ausgebildet. Ein zweiter Metallkontakt 320 wird innerhalb der ILD-Schicht 317 oberhalb des Datenspeicherelements 318 ausgebildet. Bei manchen Varianten können der erste und der zweite Metallkontakt 316 und 320 in voneinander getrennten ILD-Schichten ausgebildet werden. Eine Bit-Leitung 322 wird innerhalb der ILD-Schicht oberhalb des Datenspeicherelements 318 ausgebildet. Bei manchen Varianten kann die Bit-Leitung 322 in einer von dem ersten und dem zweiten Metallkontakt 316 und 320 gesonderten ILD-Schicht ausgebildet werden.

Claims (3)

  1. Verfahren für die Ausbildung eines Auswahltransistors in einer Speicheranordnung, das aufweist: Bereitstellen eines Halbleiterbodys (303), der eine Oberseite aufweist, die sich abwechselnde Reihen eines dotierten Halbleitermaterials und eines dielektrischen Materials (338) aufweist; örtlich selektives Ätzen des Halbleiterbodys (303), um einen ersten Graben (324) und einen zweiten Graben (326) rechtwinklig zu den sich abwechselnden Reihen auszubilden, wobei der erste Graben (324) und der zweite Graben (326) eine erhabene Halbleiterstruktur festlegen; Abscheiden einer oxydischen Gate-Schicht (310) auf dem Halbleiterbody (303); Ausbilden einer ersten Gate-Elektrode (312a) an einer ersten Position innerhalb des ersten Grabens (324), welche sich vertikal zu der Oberseite entlang einer ersten Seitewand der erhabenen Halbleiterstruktur erstreckt, und einer zweiten Gate-Elektrode (312b) an einer zweiten Position innerhalb des zweiten Grabens (326), welche sich vertikal zu der Oberseite entlang einer der ersten Seitewand gegenüberliegenden zweiten Seitenwand der erhabenen Halbleiterstruktur erstreckt; örtliches Abscheiden eines dielektrischen Isolatormaterials (314) innerhalb des ersten Grabens (324) und des zweiten Grabens (326); Durchführen einer Kanal-Implantation, um einen Kanal-Bereich (306) innerhalb der erhabenen Halbleiterstruktur auszubilden; Durchführen einer Drain-Implantation, um einen Drain-Bereich (308) innerhalb der erhabenen Halbleiterstruktur auszubilden; und Verbinden des Drain-Bereichs (308) mit einem Datenspeicherelement (318), das ausgelegt ist, Daten zu speichern, wobei die erste Gate-Elektrode (312a) und die zweite Gate-Elektrode (312b) so ausgebildet werden, dass sie sich vertikal zu der Oberseite von einer ersten Position oberhalb des Kanal-Bereichs (306) zu einer zweiten Position unterhalb des Kanal-Bereichs (306) erstrecken.
  2. Verfahren nach Anspruch 1, bei dem das Ausbilden der ersten und der zweiten Gate-Elektrode aufweist: Abscheiden eines Gate-Materials innerhalb des ersten und des zweiten Grabens über der oxydischen Gate-Schicht; selektives Ausbilden eines Abstandshalters auf dem Halbleiterbody über dem Gate-Material; und selektives Ätzen des Gate-Materials in Bereichen, die nicht durch den Abstandshalter maskiert sind.
  3. Verfahren nach Anspruch 1, bei dem der Halbleiterbody geätzt wird, um den ersten und den zweiten Graben auszubilden, unter Verwendung einer Ätze, die angeschrägte Seitenwände ausbildet, welche den ersten und den zweiten Graben mit einer Breite bereitstellen, welche umgekehrt proportional zu einem Abstand von der Oberfläche ist.
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