TWI506732B - 記憶胞、記憶體陣列及於記憶體陣列中形成選擇電晶體之方法 - Google Patents

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Description

記憶胞、記憶體陣列及於記憶體陣列中形成選擇電晶體之方法
本揭露係關於一種垂直MOSFET選擇電晶體，其用以在記憶體陣列中抑制漏電壓，且不會限制記憶體陣列的尺寸。
積體電路晶片使用記憶體來儲存資料及可執行的程式。隨著積體電路晶片的功能的增加，所需的記憶體亦隨之增加，使得積體電路晶片之設計者及製造商在致力於減少積體電路晶片之尺寸及功率消耗的同時，亦需增加可用的記憶體數量。為了達成此目標，記憶胞元件之尺寸係已在近數十年內顯著的縮小。
記憶體胞尺寸之所以能顯著微縮是基於記憶體陣列之可高度重複之圖案。例如，這些用於記憶體陣列之可重複圖案可由微影製程作調整，並使得記憶胞較其他邏輯電路上具有較佳的微影解析度。然而，隨著物理尺寸的持續微縮，記憶胞中的元件的物理限制已開始限制記憶胞的尺寸。
本揭露實施例係提供一種記憶體陣列，包含：一半導體基體，具有一第一溝槽及一第二溝槽，此第一溝槽及此第 二溝槽形成一半導體隆起結構，此半導體隆起結構具有一源極區及一汲極區，且此源極區及此汲極區由一通道區垂直分隔，其中此第一溝槽及此第二溝槽於此半導體基體中延伸至一超過此通道區之深度；一第一閘極電極，包含於此第一溝槽中，並沿此半導體隆起結構之一第一側垂直延伸；一第二閘極電極，包含於此第二溝槽中，並沿此半導體隆起結構之一相對於此第一側之第二側垂直延伸；以及一第一金屬接觸，包含於一位於此半導體基體上之介電材料中，並連接此源極區及此汲極區至一資料儲存元件以儲存資料。
本揭露實施例亦提供一種記憶體陣列，包含：一半導體基體，包含一表面，其具有交錯設置及沿第一方向延伸之摻雜半導體材料條及介電材料條；複數個溝槽，位於此表面上，以定義複數個半導體隆起結構，每一半導體隆起結構具有由一通道區垂直分隔之一汲極區及一源極區，此源極區延伸至這些溝槽下方，其中這些溝槽各自包含：一第一閘極電極沿此溝槽之一第一側垂直延伸；一第二閘極電極沿此溝槽之一相對於此第一側之第二側垂直延伸；以及複數金屬接觸，設於此半導體基體上之一介電層中，並連接各汲極區至一資料儲存元件以儲存資料。
本揭露實施例更提供一種形成一選擇電晶體於一記憶體陣列中之方法，包含：提供一半導體基體，包含一表面，其具有交錯設置之摻雜半導體材料條及介電材料條；選擇性蝕刻此半導體基體，以形成垂直於這些半導體材料條及介電材料條之一第一溝槽及一第二溝槽，其中此第一溝槽及此第二溝 槽定義出一半導體隆起結構；沉積一閘極氧化層於此半導體基體上；於一第一位置形成一第一閘極電極及於一第二位置形成一第二閘極電極，此第一位置係沿此半導體隆起結構之一第一側垂直延伸，此第二位沿此半導體隆起結構之一相對於此第一側之第二側垂直延伸；沉積一局部隔離介電材料於此第一溝槽及此第二溝槽中；進行一通道佈植，以於此半導體隆起結構中形成通道區；進行一汲極佈植，以於此半導體隆起結構中形成汲極區；以及連接此汲極區至一資料儲存元件，以儲存資料。
100‧‧‧記憶體陣列
102a~102i‧‧‧記憶胞
104a~104i‧‧‧選擇電晶體
106‧‧‧第一路徑
108‧‧‧潛路徑
202‧‧‧記憶胞
204‧‧‧源極
206‧‧‧汲極
208‧‧‧閘極電極
210‧‧‧閘極氧化層
212‧‧‧源極線
214‧‧‧金屬接觸
216‧‧‧金屬接觸
218‧‧‧介電層
220‧‧‧金屬層
222‧‧‧金屬接觸
224‧‧‧資料儲存元件
226‧‧‧額外之金屬接觸
228‧‧‧位元線
230‧‧‧選擇電晶體
232‧‧‧示意圖
300‧‧‧剖面圖
302‧‧‧記憶胞
302a~302b‧‧‧記憶胞
303‧‧‧半導體基體
304‧‧‧源極區
306‧‧‧通道區
308‧‧‧汲極區
310‧‧‧閘極氧化層
312a~312c‧‧‧閘極電極
314‧‧‧介電材料
316‧‧‧第一金屬接觸
317‧‧‧層間介電層
318‧‧‧資料儲存元件
320‧‧‧第二金屬接觸
322‧‧‧位元線
324‧‧‧第一溝槽
326‧‧‧第二溝槽
328‧‧‧控制電路
330‧‧‧記憶體陣列
332‧‧‧第一方向
334‧‧‧第二方向
336‧‧‧半導體隆起結構
338‧‧‧介電材料條
400‧‧‧流程圖
402~422‧‧‧步驟
500‧‧‧記憶體陣列
502‧‧‧第一區段
504‧‧‧第一區段
506‧‧‧第一線段
508‧‧‧第二線段
600‧‧‧剖面圖
602‧‧‧剖面圖
700‧‧‧剖面圖
702‧‧‧剖面圖
704‧‧‧第一罩幕層
706‧‧‧開口
708‧‧‧開口
710‧‧‧蝕刻劑
800‧‧‧剖面圖
802‧‧‧剖面圖
900‧‧‧剖面圖
902‧‧‧剖面圖
1000‧‧‧剖面圖
1002‧‧‧剖面圖
1004‧‧‧間隔物
1006‧‧‧蝕刻劑
1100‧‧‧剖面圖
1102‧‧‧剖面圖
1200‧‧‧剖面圖
1202‧‧‧剖面圖
1204‧‧‧通道佈植
1300‧‧‧剖面圖
1302‧‧‧剖面圖
1304‧‧‧汲極佈植
1400‧‧‧剖面圖
BL1 ~BL3 ‧‧‧位元線
SL1 ~SL3 ‧‧‧源極線
WL1 ~WL3 ‧‧‧字線
第1圖顯示為一記憶體陣列之示意圖，以顯示記憶體陣中之潛路徑問題。
第2A圖顯示減緩記憶體陣列中之潛路徑問題之選擇電晶體之剖面圖。
第2B圖顯示選擇電晶體於記憶體陣列中之示意圖。
第3A圖顯示依照某些實施例之所述之選擇電晶體之剖面圖。
第3B圖顯示依照某些實施例之所述之選擇電晶體之上視圖。
第4圖顯示依照示範實施例之於記憶體陣列中形成選擇電晶體之流程圖。
第5圖顯示具有一或多個所述之選擇電晶體之記憶體陣列之上視圖。
第6A-13A、6B-13B、14圖顯示依照某些示範實施例之半導體基體於選擇電晶體形成方法中之剖面圖。
以下將伴隨圖式介紹本揭露之一或多個實施例。這些圖式非必需以等比例繪示，且不同圖式中的相似參考標號係用於指稱相似元件。
第1圖顯示為記憶體陣列100，其包含複數個用以儲存資料之記憶胞102。對應的記憶胞102係耦接於位元線BLn 及源極線SLn 之間。每一記憶胞102皆與一選擇電晶體(selection transistor)104連接。選擇電晶體104可位於位元線BLn 及記憶胞102之間，用以抑制在提供足夠的驅動電流供記憶胞操作時的潛路徑漏電流(sneak-path leakage)(亦即，防止電流從某一特定記憶胞流至相鄰的記憶胞)。例如，當自記憶胞102e讀取資料時，驅動字線WL2 以打開選擇電晶體104e，同時，驅動鄰近的字線WL1 及WL3 以關閉選擇電晶體104a-104c及104g-104i，並將電流導引至沿第一路徑106行進。
記憶體陣列100中之記憶胞102可藉由激活選擇電晶體104及對應的位元線BLn 及源極線作存取SLn 。例如，當寫入資料至記憶胞102a時，係會打開選擇電晶體104a，此時第一電壓係施予至位元線BL1 及第二電壓係施予至源極線SL1 。
第2A圖顯示包含傳統的平面MOSFET選擇電晶體230之記憶胞200之剖面圖。選擇電晶體230包含一源極204及一汲極206於半導體基體202中。閘極電極208係位於半導體基體202上對應於源極204及汲極206上方的位置。閘極氧化層210在 半導體基體202之表面上水平延伸，並分隔閘極電極208和源/汲極204/206。源極204與第一金屬層中之源極線212透過介電層218中之第一金屬接觸214連接。汲極206與資料儲存元件224透過一或多個金屬接觸216、222及/或金屬層220相連接。資料儲存元件224更藉由額外的金屬接觸226與上部金屬層中的位元線228連接。第2B圖顯示為記憶胞200中之源極線與位元線之連接之示意圖232。
當平面MOSFET選擇電晶體230之尺寸縮小時，選擇電晶體之漏電流即隨之增加。例如，在第1圖所示之記憶體陣列100中，如選擇電晶體104h及104i縮得太小，選擇電晶體230之漏電流可使電流沿潛路徑108流動，導致記憶胞之錯誤讀取。為了防止漏電流，傳統的選擇電晶體之尺寸必需維持在較大的尺寸，因而記憶胞200之尺寸至多僅能微縮至平面MOSFET選擇電晶體230之尺寸。
因此，本揭露係有關於包含垂直MOSFET選擇電晶體之記憶胞。垂直MOSFET選擇電晶體係可在記憶胞中抑制漏電流，且不會限制記憶胞之尺寸。在某些實施例中，記憶胞包含一半導體基體，其具有第一溝槽及第二溝槽以定義具有源極區、汲極區及通道區之半導體隆起結構。閘極結構包含一第一閘極電極於第一溝槽中，其沿著半導體隆起結構之第一側垂直延伸。此閘極結構更包含一第二閘極電極於第二溝槽中，其沿著半導體隆起結構之與第一側相對之第二側垂直延伸。第一及第二閘極電極可聯合地控制在半導體隆起結構之源極及汲極區之間的電流的流動。電性接觸連接汲極區及用以儲存資料之 資料儲存元件。垂直閘極電極可減少選擇電晶體之尺寸，以使記憶胞之尺寸不因電晶體之尺寸受限。
第3A圖顯示依照本揭露某些實施例之包含垂直MOSFET選擇電晶體之記憶胞302之剖面圖300。在某些實施例中，記憶胞302可包含電阻式隨機存取記憶(RRAM)胞或磁阻式隨機存取記憶(MRAM)胞。
記憶胞302包含半導體基體303。半導體基體303具有源極304及汲極區308。汲極區308與源極區304藉由通道區306垂直分隔。源極區304沿著記憶體陣列(包含記憶胞302)延伸，作為源極線。源極區304及汲極區308包含第一摻雜型態(例如n型摻質)，通道區306包含與第一摻雜型態不同之第二摻雜型態。在某些實施例中，第一摻雜型態包含n型摻質。在其他實施例中，第一摻雜型態包含p型摻質。
第一溝槽324及第二溝槽326位於半導體基體303之頂面中。第一溝槽324及第二溝槽326形成一半導體隆起結構。此半導體隆起結構具有源極區304、通道區306及汲極區308，沿半導體隆起結構的高作堆疊。第一溝槽324及第二溝槽326自半導體基體303之頂面延伸至第一深度。在某些實施例中，第一溝槽324及第二溝槽326包含傾斜側壁，其與溝槽之底面形成傾斜角θ，使得第一溝槽324及第二溝槽326之尺寸與溝槽之深度(亦即自半導體基體303之頂面延伸的深度)呈反比。
閘極結構312具有第一閘極電極312a鄰接半導體隆起結構之第一側及具有第二閘極電極312b鄰接半導體隆起結構之與第一側相對之第二側。第一閘極電極312a及第二閘極 電極312b係相互電性連接，以使第一閘極電極312a及第二閘極電極312b能聯合地控制源極區304及汲極區308之間的電流流動。第一閘極電極312a及第二閘極電極312b之高度h高於通道區306之高度。在某些實施例中，閘極結構312可包含摻雜的多晶矽材料或金屬材料(例如TiN)。雙閘極電極結構提供高的驅動電流及高的接面崩潰電壓。
閘極氧化層310沿第一溝槽324及第二溝槽326之側壁垂直延伸，且第一及第二閘極電極312a、312b藉由此閘極氧化層310與通道區306分隔。既然第一閘極電極312a及第二閘極電極312b是沿半導體基體303通道區306垂直延伸，本揭露所述之垂直MOSFET選擇電晶體所消耗之半導體基體303之表面積係小於傳統平面MOSFET選擇電晶體。
第一金屬接觸316位於層間介電層317中，用以電性連接選擇電晶體之汲極區及用以儲存資料之資料儲存元件318。在某些實施例中，記憶胞302包含電阻式隨機存取記憶(RRAM)胞，資料儲存元件318包含具有一電阻值之介電結構，該電阻值可隨施予至此介電結構之適當電壓反覆改變。例如，此介電結構可隨所施予之第一電壓設置為具有對應於第一資料態之高電阻，並可隨所施予之低於第一電壓之第二電壓設置為具有對應於第二資料態之低電阻。在其他實施例中，記憶胞302包含磁阻式隨機存取記憶(MRAM)胞，資料儲存元件318包含堆疊的磁性儲存元件，其具有由絕緣儲存層所分隔之永久(pinned)磁性層及自由磁性層。此堆疊的磁性結構之電阻值可隨絕緣儲存層之極性(例如，藉由施予電流至字線產生磁場， 未顯示於第3A圖)改變。例如，如絕緣儲存層之極性對齊於永久磁性層，自由磁性層之極性對齊於永久磁性層，且資料儲存元件318具有對應於第一資料態之第一電阻值。或者，如絕緣儲存層之極性未對齊於永久磁性層，自由磁性層之極性係不會對齊於永久磁性層，且資料儲存元件318具有對應於第二資料態之第二電阻值。
第二金屬接觸320用以更連接資料儲存元件318至包含位元線322之金屬層。在某些實施例中，控制電路328與位元線322及源極區304連接，並選擇性施予偏壓至位元線322及源極區304，以存取(例如寫入或讀取)資料儲存元件318。控制電路328用以控制資料儲存元件318。例如，控制電路328透過位元線322施予第一偏壓Vbias1 至資料儲存元件318，及透過源極區304施予第二偏壓Vbias2 至資料儲存元件318。
第3B圖顯示包含複數記憶胞302之記憶體陣列，該些記憶胞各自包含本發明實施例所揭露之選擇電晶體。
記憶體陣列330包含複數個沿第一方向332延伸之溝槽324、326。溝槽324、326位於半導體基體303之表面中。溝槽324及326中係填有介電材料314(例如，局部隔離氧化物)，此介電材料314在第二方向334(垂直於第一方向)上將相鄰的選擇電晶體予以隔離。這些溝槽324、326更包含多個閘極電極312，其在第一方向312上沿溝槽之兩對側延伸。例如，溝槽326包含沿溝槽之第一側延伸之第一閘極電極312b，及包含沿溝槽之相對於第一側之第二側延伸之第二閘極電極312c。
在第二方向334(垂直於第一方向332)上，記憶體陣 列330包含一表面，具有交替排列的半導體基體303條(row)及介電材料338條。在某些實施例中，介電材料338條可包含淺溝槽隔離(STI)。
這些溝槽324、326穿越半導體基體303及介電材料338條。這些介電材料338條與溝槽324、326一起定義了複數個半導體隆起結構336，這些半導體隆起結構336各自具有汲極區及源極區，且汲極區及源極區藉由通道區相隔。汲極區藉由位在半導體隆起結構336上之第一金屬接觸316與資料儲存元件318連接。
對應的記憶胞302與相鄰的溝槽相交，以使在記憶體陣列中的選擇電晶體包含一第一閘極結構於第一溝槽中及包含一第二閘極結構於第二溝槽中。例如，記憶胞302a與第一溝槽324及第二溝槽326相交，以使選擇電晶體包含一雙閘極垂直MOSFET電晶體，其具有一第一閘極結構312a於第一溝槽324中及一第二閘極結構312b於第二溝槽326中。
第4圖顯示依照示範例形成所述之垂直MOSFET選擇電晶體於記憶體陣列中之方法400之流程圖。
方法400係以下述之動作及事件的組合作描述，而可知的是，所述的動作(acts)及事件(events)之次序無需受限於此。例如，某些動作可在與其他在此未詳述之動作或事件於不同次序中進行及/或同時一併進行。在此，在本揭露之一或多個實施例中，並示所有舉例之動作皆必需實行。此外，在此所述之一或多個動作可由一或多個分離的動作進行及/或以一或多個辭彙作解釋。
在步驟402中，半導體基體包含一表面，其具有交替排列的摻雜半導體材料條及介電材料條。在某些實施例中，半導體基體包含矽起始材料，例如具有<100>晶格方向之單晶矽，其可具有N型摻雜或P型摻雜，且沿STI溝槽延伸。
在步驟404中，半導體基體係經選擇性蝕刻，以形成形成複數個溝槽於半導體基體之頂面中。在某些實施中，係形成第一罩幕層於半導體基體之頂面上，以選擇性遮蔽半導體基體。此第一罩幕層定義該些溝槽的位置。接著，選擇性蝕刻基材之未被第一罩幕層覆蓋的區域。
在步驟406中，形成閘極氧化層於半導體基體上。閘極氧化層係順應性沉積於半導體基體上，以使閘極氧化層沉積於該些溝槽之底部及側壁上。
在步驟408中，沉積閘極材料於半導體基體上之閘極氧化層上。
在步驟410中，選擇性形成間隔物於半導體基體上之閘極材料上。在某些實施例中，間隔物包含氮化矽間隔物。
在步驟412中，蝕刻閘極材料，以移除閘極材料之未被間隔物覆蓋之部分。
在步驟414中，沉積局部隔離介電材料於半導體基體上，以填充該些溝槽。
在步驟416中，進行通道佈植。在某些實施例中，以第二罩幕層選擇性覆蓋半導體基體，並接著進行通道佈植。在某些實施例中，第二罩幕層包含圖案化光阻層。在其他實施例中，第二罩幕層包含局部隔離介電材料。
在步驟418中，係進行汲極佈植。在某些實施例中，係以第三罩幕層選擇性覆蓋半導體基體，並接著進行汲極佈植。在某些實施例中，第三罩幕層包含圖案化光阻層。在其他實施例中，第三罩幕層包含局部隔離介電材料。
在步驟420中，以一或多個背端金屬線接觸及/或金屬層將資料儲存元件與汲極區予以連接。在某些實施例中，金屬接觸係形成於半導體基體上之介電層中。介電層係經蝕刻以形成孔洞，並隨後填充金屬，以形成金屬接觸。在某些實施例中，金屬接觸可包含鎢。資料儲存元件係形成在與金屬接觸電性接觸的位置。
在步驟422中，將位元線與資料儲存元件予以連接，其中位元線係用以提供偏壓至資料儲存元件。在某些實施例中，位元線包含一金屬層形成於位於背端金屬堆疊中之介電層中，而該背端金屬堆疊位於資料儲存元件上。
第5圖顯示為具有一或多個所述之選擇電晶體之記憶體陣列500之上視圖。此上視圖所顯示之半導體基體具有第一區段502及一第二區段504，此第一區段502包含一摻雜之半導體材料，此第二區段504包含一淺溝槽隔離形成於摻雜之半導體材料上。
第6A至14圖顯示依照某些示範實施例之半導體基體之剖面圖，其亦顯示方法400之實施。這些剖面圖係顯示沿第一線段506之剖面，其中此第一線段506係穿越具有摻雜之半導體材料之半導體基體之第一區段508，且這些剖面圖還顯示沿第二線段508之剖面，其中此第二線段508係穿越具有淺溝槽 隔離設於其上之半導體基體之第二區段504。
第6A及6B圖顯示依照某些實施例之半導體基體600及602對應於步驟402之剖面圖。剖面圖600顯示半導體基體之一區段，包含具有非磊晶、n型矽基材之半導體基體303。剖面圖602顯示半導體基體303之一區段，該區段具有介電材料338形於非磊晶、n型矽基材上。在某些實施例中，介電材料338可包含淺溝槽隔離。
第7A及7B圖顯示依照某些實施例之半導體基體700及702之對應於步驟404之剖面圖，對半導體基體進行蝕刻製程。如剖面圖700所示(沿半導體基體之第一線段502)，在暴露於蝕刻劑710之前，係以具有開口706及708之第一罩幕層704選擇性覆蓋半導體基體303之頂面。蝕刻劑710移除位於開口706及708中之半導體基體303。如剖面圖702所示(沿半導體基體之線段504)，在暴露於蝕刻劑710之前，係以具有開口706及708之第一罩幕層704選擇性覆蓋介電材料338之頂面。蝕刻劑710移除位於開口706及708中之介電材料338。
在某些實施例中，第一罩幕層704包含一圖案化光阻層。此圖案化光阻層可藉由將光阻旋轉塗佈於半導體基體上而形成於半導體基體之頂面上。接著，將此旋轉塗佈之光阻選擇性地曝露於一光源(例如UV光)下並作顯影，以作圖案化。在某些實施例中，第一罩幕層704包含硬罩幕。在某些實施例中，蝕刻劑710包含濕蝕刻劑，例如氫氧化鉀或四甲基氫氧化銨(TMAH)。以氫氧化鉀選擇性蝕刻半導體基體時，可形成具有傾斜側壁(tapered sidewalls)之溝槽，例如側壁與溝槽底面具有 約54.7°之夾角(自法線起算為約35.3°)。在其他實施例中，蝕刻劑710包含乾蝕刻劑(例如反應性離子蝕刻之蝕刻劑)。在完成蝕刻之後，移除第一硬罩幕層704。
第8A及8B圖顯示依照某些實施例之半導體基體800及802之對應於步驟406之剖面圖，形成閘極氧化層310於半導體基體上。如剖面圖800所示，閘極氧化層310順應半導體基體形成，因而形成於溝槽324及326之底部及側壁上。在某些實施例中，可以熱氧化成長製程形成閘極氧化層310。在其他實施例中，可使用物理氣相沉積或化學氣相沉積技術(例如低壓化學氣相沉積、電漿增強式化學氣相沉積)形成閘極氧化層310。化學氣相沉積提供多方向之沉積，因而可順應性沉積於溝槽及基材之頂面及側面。在某些實施例中，閘極氧化層310包含二氧化矽。
第9A及9B圖顯示依照某些實施例之半導體基體900及902之對應於步驟408之剖面圖，沉積閘極材料312於半導體基體上。如沿半導體基體之第一區段之剖面圖900所示，沿半導體基體之第一區段，閘極材料312係沉積於閘極氧化層310上。如沿半導體基體之第二區段之剖面圖902所示，閘極材料312係沉積於介電材料338上。閘極材料312填充溝槽324及326之底部，以使閘極材料延伸跨越溝槽的寬。
在某些實施例中，可使用物理氣相沉積技術(例如淺鍍)或化學氣相沉積技術形成閘極材料312。物理氣相沉積提供高方向性沉積，其可形成非順應性沉積。因此，閘極材料312主要是形成於溝槽324及326上，但未形成於溝槽324及326之側 壁上。在各實施例中，閘極材料312可包含金屬材料(例如氮化鈦)或摻雜之多晶矽材料。在某些實施例中，可在沉積閘極材料312之後，進行化學機械研磨，以自半導體基體之溝槽324及326之外的區域移除過剩的閘極材料312。
第10A及10B圖顯示依照某些實施例之半導體基體1000及1002之對應於步驟410及412之剖面圖，對閘極材料312進行蝕刻製程。如剖面圖1000及1002所示，在半導體基體之第一區段及第二區段中，間隔物1004係形成於溝槽324及326中之閘極材料312上。在某些實施例中，間隔物1004包含氮化矽。半導體基體係接著暴露於蝕刻劑1006，移除位於間隔物1004之開口中之閘極材料312(例如位於溝槽324中)，而在溝槽中形成兩分開的閘極電極312a及312b。在某些實施例中，蝕刻劑1006包含濕蝕刻劑，包含硝酸或氫氟酸。在其他實施例中，蝕刻劑1006包含乾蝕刻劑，例如使用Cl2 之反應性離子蝕刻、電漿蝕刻或離子束蝕刻。
第11A及11B圖顯示依照某些實施例之半導體基體1100及1102之對應於步驟414之剖面圖，沉積局部隔離介電材料(例如氧化物)。如剖面圖1100及1102所示，局部隔離介電材料314係沉積至可填滿溝槽324及326之高度。在某些實施例中，在沉積局部隔離介電材料314之後，進行化學機械研磨以移除半導體基體之溝槽外之區域中的過剩的局部隔離介電材料。在各實施例中，可使用物理氣相沉積技術或化學氣相沉積技術沉積局部隔離介電材料314。
第12A及12B圖顯示依照某些實施例之半導體基體 1200及1202之對應於步驟416之剖面圖，對半導體基體303進行通道佈植1204。通道佈植1204提供具有所欲之離子佈植劑量(第二摻雜型態)至半導體基體之一或多個具有第一摻雜型態之區域中。通道佈植1204可包含佈植P型摻質(例如硼、鎵等)或N型摻質(磷、砷等)至半導體基體中。在某些實施例中，由將佈植的摻質至擴散所欲的深度，以將通道佈植驅至半導體基體中。在某些實施例中，可藉由將半導體基體置於逐步昇溫之環境中，以使通道佈植驅至半導體基體中。可藉由溫度及時間來控制通道佈植驅至半導體基體中的深度。
第13A及13B圖顯示依照某些實施例之半導體基體1300及1302之對應於步驟418之剖面圖，對半導體基體303進行通道佈植1304。汲極佈植1304提供所欲之佈植劑量(第一摻雜型態)至半導體基體之具有第一摻雜型態之一或多個區域中。汲極佈植1304可包含佈植P型摻質(例如硼、鎵等)或N型摻質(例如磷、砷等)至半導體基體中。
第14A及14B圖顯示依照某些實施例之半導體基體1400及1402之對應於步驟420及422之剖面圖，對半導體基體303進行通道佈植1304。在某些實施例中，第一金屬接觸316係形成於層間介電層317(位於半導體基體之頂面上)中。在某些實施例中，第一金屬接觸316包含鈦插塞或氮化鈦插塞。資料儲存元件318形成於第一金屬接觸316上。第二金屬接觸320形成於層間介電層317中及資料儲存元件318上。在某些實施例中，第一金屬接觸316及第二金屬接觸320，可形成於分開的層間介電層中。位元線322形成於層間介電層中及資料儲存元件318 上。在某些實施例中，位元線322可形成於與第一金屬接觸316及第二金屬接觸320分隔之層間介電層中。
將可知道的是，所述之方法係是以本篇揭露所揭示結構範例作為討論之參考依據，但這些方法非受限於其所對應之結構。例如，第4圖所示之方法並不限於僅能適用於第5至14圖所示之結構。再者，所述之各方法及各結構應視為彼此獨立，且可在不需考慮所述之特定圖式下單獨實施。此外，在此所述之膜層可由任何形成形成，例如塗佈、濺鍍、成長及或沉積技術等。
再者，本領域具有通常知識者亦可依據研讀及/或瞭解本說明書及其所附之圖式作等效之替換及/或修飾。在此，此揭露包含了這些修飾及替換，且非用以對其作出限制。例如，雖然在此所提供之這些圖式係用以舉例及描述特定的摻雜型態，但可知的是，本領域具有通常知識者亦可使用不同的摻雜型態。
此外，當一或多個實施例皆使用特定元件或概念時，這些特定元件或概念亦可與其他元件或概念作組合。此外，在此所使用之用語“包含(includes)”、“具有(have、has)”、“伴隨(with)”及/或各種變化型態，其某程度上皆欲包含類似於“包含(comprising)”的意思。再者，“示範(exemplary)”僅是用以表示其為舉例，而不是代表其是最佳的。亦可知道的是，在此所述之膜層及/或元件之特定尺寸及/或方向僅是用以使其簡單明瞭，且真實尺寸及方向可能不限於在此所舉之例。
300‧‧‧剖面圖
302‧‧‧記憶胞
303‧‧‧半導體基體
304‧‧‧源極區
306‧‧‧通道區
308‧‧‧汲極區
310‧‧‧閘極氧化層
312a~312b‧‧‧閘極電極
314‧‧‧介電材料
316‧‧‧第一金屬接觸
317‧‧‧層間介電層
318‧‧‧資料儲存元件
320‧‧‧第二金屬接觸
322‧‧‧位元線
324‧‧‧第一溝槽
326‧‧‧第二溝槽
328‧‧‧控制電路

Claims (10)

  1. 一種記憶胞，包含：一半導體基體，具有一第一溝槽及一第二溝槽，該第一溝槽及該第二溝槽形成一半導體隆起結構，該半導體隆起結構具有一源極區及一汲極區，且該源極區及該汲極區由一通道區垂直分隔，其中該第一溝槽及該第二溝槽於該半導體基體中延伸至一超過該通道區之深度；一第一閘極電極，包含於該第一溝槽中，並沿該半導體隆起結構之一第一側垂直延伸；一第二閘極電極，包含於該第二溝槽中，並沿該半導體隆起結構之一相對於該第一側之第二側垂直延伸；一局部隔離介電材料設置於該第一溝槽及該第二溝槽中，並且鄰接該第一閘極電極及該第二閘極電極的頂面及側壁；以及一第一金屬接觸，包含於一位於該半導體基體上之介電材料中，並連接該源極區及該汲極區至一資料儲存元件以儲存資料。
  2. 如申請專利範圍第1項所述之記憶胞，其中該第一閘極電極及該第二閘極電極自一垂直位於該通道區上之第一位置延伸至一垂直低於該通道區下之第二位置。
  3. 如申請專利範圍第1項所述之記憶胞，其中該資料儲存元件包含：一電阻式隨機存取記憶元件，包含一電阻值可變化之介電結構；或 一磁阻式隨機存取記憶元件，包含一堆疊結構，其具有一由一絕緣層分隔之一永久磁性層及一自由磁性層。
  4. 如申請專利範圍第1項所述之記憶胞，其中該第一閘極電極及該第二閘極電極係電性連接。
  5. 如申請專利範圍第1項所述之記憶胞，其中該第一溝槽及該第二溝槽包含傾斜側壁。
  6. 如申請專利範圍第1項所述之記憶胞，更包含：一位元線，藉由一額外的金屬接觸電性連接至該資料儲存元件；以及一控制電路，與該位元線及該源極區連接，選擇性施予偏壓至該位元線及該源極區。
  7. 一種記憶體陣列，包含：一半導體基體，包含一表面，其具有交錯設置及沿第一方向延伸之摻雜半導體材料條及介電材料條；複數個溝槽，位於該表面上，以定義複數個半導體隆起結構，每一半導體隆起結構具有由一通道區垂直分隔之一汲極區及一源極區，該源極區延伸至該些溝槽下方，其中該些溝槽各自包含：一第一閘極電極沿該溝槽之一第一側垂直延伸；一第二閘極電極沿該溝槽之一相對於該第一側之第二側垂直延伸；以及一局部隔離介電材料設置於該第一溝槽及該第二溝槽中，並且鄰接該第一閘極電極及該第二閘極電極的頂面及側壁；以及 複數金屬接觸，設於該半導體基體上之一介電層中，並連接各汲極區至一資料儲存元件以儲存資料。
  8. 如申請專利範圍第7項所述之記憶體陣列，其中位於相鄰溝槽中之該些閘極電極係聯合控制該半導體隆起結構之通道區中的電流。
  9. 一種於記憶體陣列中形成選擇電晶體之方法，包含：提供一半導體基體，包含一表面，其具有交錯設置之摻雜半導體材料條及介電材料條；選擇性蝕刻該半導體基體，以形成垂直於該些半導體材料條及介電材料條之一第一溝槽及一第二溝槽，其中該第一溝槽及該第二溝槽定義出一半導體隆起結構；沉積一閘極氧化層於該半導體基體上；於一第一位置形成一第一閘極電極及於一第二位置形成一第二閘極電極，該第一位置係沿該半導體隆起結構之一第一側垂直延伸，該第二位沿該半導體隆起結構之一相對於該第一側之第二側垂直延伸；沉積一局部隔離介電材料於該第一溝槽及該第二溝槽中，並且鄰接該第一閘極電極及該第二閘極電極的頂面及側壁；進行一通道佈植，以於該半導體隆起結構中形成通道區；進行一汲極佈植，以於該半導體隆起結構中形成汲極區；以及連接該汲極區至一資料儲存元件，以儲存資料。
  10. 如申請專利範圍第9項所述之於一記憶體陣列中形成一選 擇電晶體之方法，其中形成該第一閘極電極及該第二閘極電極，包含：沉積一閘極材料於該第一溝槽及該第二溝槽中，及於該閘極氧化層上；選擇性形成一間隔物於位於該閘極材料之該半導體基體上；以及選擇性蝕刻該閘極材料之未被該間隔物所覆蓋之區域。
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