TWI457936B - 場邊次位元線反或快閃陣列以及其製程方法 - Google Patents

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Description

場邊次位元線反或快閃陣列以 及其製程方法
本發明有關於半導體非揮發性記憶體(NVM，non-volatile memory)之陣列(array)架構、以及利用習知互補式金氧半導體(CMOS，Complimentary-Metal-Oxide-Semiconductor)製程技術來製造上述陣列的方法。尤其，本發明複數個NOR NVM單元串(cell string)藉由複數個場邊次位元線(field side sub-bitline)連接一連串的半導體NVM單元。包含該些NOR NVM單元串之該NOR快閃記憶體陣列，具有和習知NAND快閃陣列一樣高的單元面積密度(cell area density)。除了提高了單元面積密度之外，本發明依然保留了傳統NOR快閃記憶體相較於NAND快閃記憶體之優勢：快速讀/寫速度以及低操作(operation)電壓。
半導體非揮發性記憶體，尤其是電子可抹除可程式唯讀記憶體(electrical-erasable-programmable read-only memory，EEPROM)，被廣泛地應用於在電子設備(equipment)領域，從電腦、電子通訊硬體至消費性電器產品(consumer appliance)。一般而言，EEPROM在非揮發性記憶體領域的機制是用以儲存韌體(firmware)與資料，即使系統關機之後，仍可保存該些韌體與資料，而且，日後只要有需要，亦可修改該些韌體與資料。EEPROM單元(cell)儲存資料的方式，係藉由將電荷載子(charge carrier) 從金氧半場效應電晶體(Metal-Oxide-Semiconductor Field Effect Transistors，MOSFET)之基板(substrate)注入電荷儲存層(charge-storage layer)來調整MOSFET的臨界電壓(threshold voltage)(元件ON/OFF電壓)。例如，就n通道MOSFET而言，當電子堆積於電晶體通道區上方的浮閘(floating gate)、或介電層(dielectric layer)、或奈米晶體(nano-crystals)時，導致MOSFET具有相對較高的臨界電壓。
快閃EEPROM可被視為特殊配置的EEPROM單元陣列，抹除資料時只能一次將所有記憶體單元的資料抹除，或者以扇區(sector)為單位進行抹除。根據記憶體單元在陣列中的連接配置方式，快閃NVM陣列分成NOR快閃陣列與NAND快閃陣列。請參考第1圖，NOR快閃陣列以並聯(parallel)方式連接複數個NVM單元(NVM cell)，其中該些NVM單元的源極(source)連接至一共地(common ground)12，而該些NVM單元的汲極(drain)分別連接至複數條位元線(bitline)(B1 ~BM )。在第1圖的M×N NOR快閃陣列中，沿著x軸方向延伸的各字元線(wordline)包含M個NVM單元，其各自的汲極分別連接至M條位元線；而沿著y軸方向延伸的各位元線連接了N個NVM單元的汲極。該NOR快閃陣列中所有NVM單元的源極都連接至單一共地(common ground)12。
當一字元線被選擇時，和該字元線相連之M個NVM單元皆被啟動(activated)。另一方面，和未被選擇之複數 條字元線相連之其他NVM單元則和M條位元線電氣分離。而透過相連的M條位元線，可以偵測到M個被選擇NVM單元之汲極的電氣反應。因為在NOR快閃陣列中偏壓(bias)及訊號都直接施加至該些被選擇NVM單元的電極上，所以，一般來說，相較於NAND快閃陣列，NOR快閃陣列有較快速的讀/寫存取速度以及較低的操作電壓。
NAND快閃陣列以串聯方式連接複數個NVM單元。不同於NOR快閃陣列之源極接源極、與汲極接汲極之連接配置方式，NAND快閃陣列係將一NVM單元的汲極連接至下一個相鄰NVM單元的源極。取決於半導體製程技術世代(process technology node)，單一NAND單元串(cell string)所串接的NVM單元數目從8至32個不等。請參考第2圖，M×N NAND快閃陣列包含M個NAND單元串，每一NAND單元串包含p(=8~32)個NVM單元及一選擇閘(selection gate)，該選擇閘用以將該NAND單元串連接至對應的主位元線。各主位元線連接q個NAND單元串，故對M×N NAND快閃陣列而言，每一主位元線連接至p×q(=N)個NVM單元。就每一NAND單元串而言，除了有一個接點(contact)11位在該NAND單元串的末端、用以將該NAND單元串連接至對應的主位元線之外，因為各NVM單元的源極與汲極相互重疊，所以串聯的各個NVM單元之間沒有接點。通常，在NAND快閃陣列中，連接複數個NAND單元串的各主位元線沿著y軸方向延伸，而各共源極線12沿著x軸方向延伸。相對而言，NOR快閃陣列之 各NVM單元均設有一接點11，用以將各自NVM單元之汲極連接至對應的主位元線，如第1圖所示。當p=1時，一NOR快閃陣列實質上相當於一NAND快閃陣列。一般而言，在一NOR快閃陣列中，包含接點11之各NOR NVM單元面積(cell size)為9~10F2 ，而在一NAND快閃陣列中，各NAND NVM單元面積因為不包含接點，故僅有4~5F2 ，其中F代表一半導體製程技術世代之最小特徵尺寸(minimum feature size)。因此，就相同記憶體面積及相同半導體製程技術世代的條件下，NAND快閃陣列之晶片單元陣列面積(chip cell array area)小於(約小40%至50%)NOR快閃陣列之晶片單元陣列面積。換言之，在相同位元儲存容量的條件下，具較小單元陣列面積之NAND快閃陣列擁有較低製造成本的競爭優勢。
另一方面，若要存取一NAND單元串之一NVM單元時，需施加足夠高的電壓至未被選擇NVM單元的控制閘(control gate)，用以傳遞偏壓至被選擇NVM單元的源極與汲極。NAND單元串的存取時間較長，通常大約為數十微秒(microsecond)，這是因為需要一段時間來將未被選擇NVM單元的閘極充電至一足夠高的電壓來導通(turn ON)NVM單元以便在NAND單元串中傳遞偏壓。相較之下，NOR快閃陣列的存取時間一般只需數十奈秒(nanosecond)。因此，就隨機讀取速度而言，NOR快閃陣列比NAND快閃記憶體快數百倍。
就程式化(programming)方式來說，NOR快閃陣列通常 採用熱載子注入(hot carrier injection)方式，而NAND快閃陣列則採用F/N穿隧效應(Fowler-Nordheim tunneling)方式。相較於熱載子注入方式，前述F/N穿隧效應方式需要施加較高電壓及維持較長的脈衝(pulse)期間，來獲得半導體NVM單元之相同的臨界電壓變化量(threshold voltage shift)。傳統上，使用前述F/N穿隧效應方式之電壓範圍在17V至22V之間，以及脈衝持續期間的範圍在數百微秒至數十毫秒(millisecond)之間。相對而言，使用熱載子注入方式之電壓範圍在3V至10V之間，以及脈衝持續期間的範圍在數百奈秒至數十微秒之間。因此，NOR快閃陣列之每次電壓脈衝之程式化效率(program efficiency per pulse shot)遠高於NAND快閃陣列。
本發明之場邊次位元線NOR快閃陣列藉由場邊次位元線連接複數個NVM單元成為一NOR單元串。除了具備快速讀/寫速度以及低操作電壓的特點之外，本發明NOR快閃陣列還具有和NAND快閃陣列相容的單元面積密度。以下，將介紹利用習知金氧半場效應電晶體製程技術來製造本發明場邊次位元線NOR快閃陣列的製程方法。
第3圖顯示本發明之場邊次位元線NOR快閃陣列之一實施例的架構示意圖。參考第3圖，本實施例之陣列大小為M×N。根據一特定半導體製程技術之最小控制閘間距(pitch)，由複數個NVM單元的控制閘形成的N條字元線 沿著x軸方向延伸；而根據一特定半導體製程技術之最小第一金屬線間距，由複數條第一金屬位元線形成之M條主位元線沿著y軸方向延伸。各場邊次位元線32分別連接2p個NVM單元的源極/汲極，同時，電氣接點(electrical contact)31係位於各場邊次位元線32中間的轉折點(twisted point)，係用以連接至對應的主位元線(B1 ~BM )。各場邊次位元線32終止於二末端，並在該轉折點形成一接點31。每一主位元線連接q條場邊次位元線32。由於二相鄰場邊次位元線32各以中間點為中心沿著單一主位元線相互交錯配置，越過各主位元線的每一字元線包含二相鄰NVM單元的源極與汲極。因此，對M×N大小之場邊次位元線NOR快閃陣列而言，一行(column)有N個NVM單元，且N=p×q。其中，q表示每一主位元線所連接的場邊次位元線32之總數，而p表示每一場邊次位元線32所連接的NVM單元之總數(2p)的一半。
第4A圖及第4B圖分別顯示本發明N型與P型場邊次位元線NOR快閃陣列的橫切面圖。參考第4A圖及第4B圖，P型矽基板401及N型矽基板421的有效表面(active surface)，分別被填入場氧化物(field oxide)之複數條隔離溝槽(isolation trench)403所分隔開來。如第4A圖所示，沿著隔離溝槽403的二側壁，N型NVM單元的N型擴散(diffusion)源極/汲極402形成於P型矽基板401的有效表面內。如第4B圖所示，沿著隔離溝槽403的二側壁，P型NVM單元的P型擴散源極/汲極422形成於N型矽基板 421的有效表面內。NVM單元的通道(channel)區405形成於控制閘極(字元線)406(沿著x軸方向延伸)之下方、以及源極與汲極之間的有效表面上。因此，依據本發明之場邊次位元線NOR快閃陣列，NVM單元的通道長度與寬度分別等於有效矽區域(active silicon area)的寬度與控制閘極406的寬度。相對而言，習知NVM及NAND快閃陣列的通道長度與寬度分別等於控制閘極的寬度與有效矽區域的寬度。穿隧介電層(tunneling dielectric)407位在該有效矽基板表面的上方，而一儲存物質(storing material)408沉積在穿隧介電層407的上方。儲存物質408可以是一層多晶體(poly-crystalline)、氮化矽膜(silicon nitride film)、或奈米晶粒(nano-crystal grain)。單元控制閘極406位在耦合介電層(coupling dielectric)410的上方，而耦合介電層410也位在儲存物質408的上方。如第4A圖及第4B圖所示，NVM單元的複合膜堆疊(composite film stack)，由下而上的堆疊順序，為矽基板、穿隧介電層、儲存物質、耦合介電層及控制閘材料。
依據本發明，係使用和NVM單元的源極/汲極同一類型的雜質(impurity)，來形成場邊次位元線32，而場邊次位元線32連接了位於隔離溝槽403的二側壁的多個NVM單元之源極/汲極，如第4A圖及第4B圖所示。擴散場邊次位元線32的接面深度(junction depth)(分別相當於第4A圖中N型擴散源極/汲極402的接面深度及第4B圖中P型擴散源極/汲極422的接面深度)高於隔離溝槽403之底部 (即隔離溝槽403之底部比次位元線32的底部更深)，以致於沿著同一隔離溝槽403之二側壁而形成的二相鄰場邊次位元線32足以被該隔離溝槽403所電氣隔離。請參考第5圖的俯視圖，擴散場邊次位元線32係沿著隔離溝槽403的二側延伸。在此交錯的次位元線結構中，一側次位元線係終止於填入場氧化物之對角形狀(diagonal shape)的溝槽，而相鄰一側之次位元線跨過中間的轉折點延伸至溝槽的另一側。同時，在場邊次位元線32中間的該轉折點設置了一電氣接點(electrical contact)31，用以將該場邊次位元線32連接至對應之主位元線。
就一特定半導體製程技術世代而言，本發明之場邊次位元線NOR快閃陣列和習知NAND快閃陣列一樣，具有相同的單元陣列面積，同時，依然保留快速讀/寫速度以及低操作電壓之優點。以下之說明將舉出本發明之數個較佳的示範實施例，熟悉本領域者應可理解，本發明可採用各種可能的方式實施，並不限於下列示範之實施例或實施例中的特徵。
以下實施例，係以複數個N-型NVM單元作為圖示範例，說明本發明之場邊次位元線NOR快閃陣列之製程方法，當然，本發明之場邊次位元線NOR快閃陣列不限於使用複數個N-型NVM單元來實施。根據一特定半導體製程技術世代，本發明場邊次位元線NOR快閃陣列之NVM單元面積係取決於控制閘的間距及第一金屬線的間距。F代表一特定半導體製程技術世代之最小特徵尺寸。對一特定半 導體製程技術世代，控制閘的間距及第一金屬線的間距可以等於2F，因此，相較於傳統NOR快閃陣列之單元特徵面積範圍介於9~10F2 ，本發明之場邊次位元線NOR快閃陣列之單元特徵面積可以僅有4F2 。
請參考第3圖，場邊次位元線的標號為32。藉由使用和NVM單元的源極/汲極同一類型的雜質(impurity)，來形成場邊次位元線32，而場邊次位元線32連接了位於淺溝槽403的二側壁的多個NVM單元之源極/汲極。各場邊次位元線32終止於其二末端，並利用設於其中點之一電氣接點31連接至相對應主位元線。由於擴散場邊次位元線32的接面深度必須高於隔離溝槽403的底部，所以沿著同一隔離溝槽403之二側壁而形成的二相鄰場邊次位元線32足以被該隔離溝槽403所電氣隔離。
為形成第7圖中的N-型次位元線NVM元件，係在P-型裸矽基板401上的單元陣列區內進行單元井區佈植(cell well implant)，該單元井佈植包含深N-型井區隔離、P-型場區(field)及穿透(punch through)佈植。如第6A圖所示，利用一個次位元線光罩(photo mask)61來進行單元源極/汲極次位元線、以及源極/汲極口袋佈植(pocket implant)。對矽具低熱擴散係數(low thermal diffusivities)之重離子(heavy ion)物質，例如砷(arsenic)及銦(indium)，是對第6A圖之區域62佈植時的優先選擇。在進行前述二種佈植時，將能量(energy)、劑量(dosage)及入射角度(incident angle)調整至最佳化，使本發明之場邊次位元線 NOR快閃陣列能達到高元件穿透性、高程式化效率及低次位元線電阻值(resistivity)。之後，矽晶圓接下來要形成溝槽隔離，即進行一溝槽蝕刻步驟：蝕刻穿透第6A圖之佈植區域62，使得原本單一的次位元線，分開成二條隔離的次位元線32。
根據本發明一實施例，使用多晶矽(poly-silicon)當作儲存物質之浮閘NVM元件，係進行一自我對準淺溝渠絕緣(self-aligned shallow trench isolation，SASTI)製程如下。請參考第8圖，(1)於矽基板401上熱生成一穿隧氧化層407。(2)於矽晶圓上沉積第一多晶矽膜81及氮化物硬光罩膜(nitride hard mask film)(圖未示)。(3)如第6B圖所示，根據有效區域63，氮化物硬光罩被圖案化(patterned)且被蝕刻。氮化物硬光罩只覆蓋有效區域63。第6C圖顯示次位元線佈植區62、有效區域63及場區域403之重疊圖。從第6C圖中可以觀察到，次位元線佈植區62及有效區域63係重疊於區域65。(4)進行一溝槽蝕刻步驟。蝕刻穿透第一多晶矽膜81及穿隧氧化層407，並在矽基板401上形成溝槽403，使得溝槽403的深度大於次位元線32的接面深度。從第6B圖中可以觀察到，該些溝槽(即場區)403被安排的圖案(pattern)，是沿著陣列的x軸方向位移小於或等於一個行間距(column pitch)。(5)在週邊MOSFET的閘極氧化物生成步驟之前及在週邊MOSFET的井區佈植步驟之後，沉積NVM單元之耦合介電堆疊410。(6)沉積於耦合介電層410之上的第二多晶矽膜82 被圖案化且被蝕刻，以形成NVM元件之控制閘406(即NVM陣列的字元線)。(7)在習知後段金屬導線製程中，金屬接點及金屬線係分別設於記憶體陣列的電氣接點31及行(column)線位置。
因為形成週邊MOSFET之製程為目前CMOS製程領域技術領域者所習知，在此不予詳述，但為完整交代本發明，僅概述如下。(1)利用離子佈植(ion implantation)，形成N型MOSFET井區及P型MOSFET井區。(2)生長MOSFET閘極氧化物(厚及薄)。(3)沉積第二多晶矽閘極。(4)利用光罩及蝕刻製程，形成單元控制閘及週邊MOSFET的閘極。(5)利用離子佈植，進行MOSFET輕摻雜汲極(lightly doped drain)與口袋。(6)形成MOSFET間隙壁(spacer)。(7)利用佈植，形成N型及P型MOSFET之源極與汲極。(8)雜質活化退火(impurity activation anneals)。(9)形成自我對準矽化物(self-aligned silicide)83。前段製程技術完成週邊MOSFET元件及NVM單元元件。
利用後段製程技術，使陣列中的NVM單元元件及電路中的MOSFET元件能夠藉由隔離介電膜內之導電材質相連接。該後段製程技術包含在接點上形成導電材質、在層間介電層(inter-dielectric layer)形成介層孔(via hole)、以及在層間金屬層(inter-metal layer)形成金屬線之製程(以下稱之為後段金屬線製程)。因此，多數個電氣接點31形成於場邊次位元線中間的轉折點，而一導電物質沉積於 主位元線區。
根據本發明一實施例，使用氮化物膜(nitride film)當作儲存物質之氮化物NVM元件之橫切面圖，如第9圖所示。在形成第7圖的單元陣列井區及次位元線源極/汲極之後，進行以下製程。(1)於矽晶圓上沉積一硬光罩膜(圖未示)。之後，如第6B圖所示，根據有效區域63，氮化物硬光罩被圖案化且被蝕刻。氮化物硬光罩只覆蓋有效區域63。(2)進行一溝槽蝕刻步驟，包含：有效區域被圖案化、蝕刻、填充場氧化物及化學機械研磨(Chemical Mechanical Planarization)。藉由蝕刻步驟，矽基板401被蝕刻而形成溝槽403，使得溝槽403的深度大於次位元線32的接面深度。從第6B圖中可以觀察到，溝槽(即場區)403被安排的圖案，是沿著陣列的x軸方向位移小於或等於一個行間距。(3)進行數次離子佈植以形成週邊MOSFET各式的井區。(4)於矽基板401上形成一穿隧氧化層407，以及在熱生成氧化層407頂端沉積氮化物堆疊膜(nitride based stacked film)91。(5)生長MOSFET閘極氧化物。(6)沉積及蝕刻多晶矽膜92，以分別形成單元控制閘及週邊MOSFET的閘極。(7)進行MOSFET輕摻雜汲極佈植。(8)形成MOSFET間隙壁。(9)成N型及P型MOSFET之源極與汲極。(10)雜質活化退火。(11)形成自我對準矽化物83。(12)進行後段金屬線製程，包含於場邊次位元線32中間的轉折點形成多數個電氣接點31，而在主位元線區沉積導電物質。
根據本發明一實施例，使用內建奈米晶粒當作儲存物質層之奈米晶體NVM元件之橫切面圖，如第10圖所示。在形成第7圖的單元陣列井區之及次位元線源極/汲極之後，進行以下製程。(1)於矽晶圓上沉積一硬光罩膜(圖未示)。之後，如第6B圖所示，根據有效區域63，氮化物硬光罩被圖案化且被蝕刻。氮化物硬光罩只覆蓋有效區域63。(2)進行一溝槽蝕刻步驟，包含：有效區域被圖案化、蝕刻、填充場氧化物及化學機械研磨。藉由蝕刻步驟，矽基板401被蝕刻而形成溝槽403，使得溝槽403的深度大於次位元線32的接面深度。從第6B圖中可以觀察到，溝槽(即場區)403被安排的圖案，是沿著陣列的x軸方向位移小於或等於一個行間距。(3)進行數次離子佈植以形成週邊MOSFET各式的井區。(4)於矽基板401上形成一穿隧氧化層17，並利用化學汽相沉積(chemical vapor deposition)技術，沉積奈米晶粒膜16。或者，將可形成奈米晶粒的成分佈植入氧化物膜17。退火後，奈米晶粒16就內建於氧化物膜17之內。(5)生長MOSFET閘極氧化層。(6)沉積及蝕刻多晶矽膜92，以分別形成單元控制閘及週邊MOSFET的閘極。(7)進行MOSFET輕摻雜汲極佈植。(8)形成MOSFET間隙壁。(9)形成N型及P型MOSFET之源極與汲極。(10)雜質活化退火。(11)形成自我對準矽化物83。(12)進行後段金屬線製程，包含於場邊次位元線32中間的轉折點形成多數個電氣接點31，而在主位元線區沉積一導電物質。
以上，已揭露本發明之場邊次位元線NOR NVM快閃陣列及其製程方法。本發明連接的場邊次位元線結構能夠去除傳統NOR快閃陣列中的單元接點。本發明之場邊次位元線NOR快閃陣列具有至少相當於傳統NAND快閃陣列的單元密度，同時，本發明依然保留了相對於傳統NAND快閃記憶體之競爭優勢：快速讀/寫速度以及低操作電壓。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更，均應落入本發明之申請專利範圍。
11、31‧‧‧電氣接點
12‧‧‧地線
16‧‧‧奈米晶粒膜
17‧‧‧穿隧氧化物
32‧‧‧場邊次位元線
B1 ~BM ‧‧‧位元線
W1 ~WN ‧‧‧字元線
61‧‧‧次位元線佈植阻隔區
62‧‧‧次位元線佈植區
63‧‧‧矽有效區
81‧‧‧第一多晶矽膜
82‧‧‧第二多晶矽膜
83‧‧‧自我對準矽化物
91‧‧‧氮化物堆疊膜
92‧‧‧多晶矽膜
401‧‧‧P型矽基板
402‧‧‧N型擴散源極/汲極
403‧‧‧隔離溝槽
406‧‧‧控制閘極
407‧‧‧穿隧介電層
408‧‧‧儲存物質
410‧‧‧耦合介電層
421‧‧‧N型矽基板
422‧‧‧P型擴散源極/汲極
第1圖顯示習知NOR快閃陣列之架構示意圖。
第2圖顯示習知NAND快閃陣列之架構示意圖。
第3圖顯示本發明之場邊次位元線NOR快閃陣列之一實施例的架構示意圖。
第4A圖及第4B圖係根據第3圖，分別顯示本發明N型場邊次位元線NOR快閃陣列及P型場邊次位元線NOR快閃陣列之一部份的橫切面圖。
第5圖係根據第3圖，顯示本發明之場邊次位元線NOR快閃陣列之一部份的俯視圖。
第6A圖顯示本發明之次位元線佈植區及佈植阻隔(blocking)區之光罩圖。
第6B圖顯示本發明之有效區域(active area)及場區域 (field area)之光罩圖。
第6C圖顯示本發明之次位元線佈植區、單元陣列有效區域及場區域之重疊圖。
第7圖係根據本發明之一實施例，顯示於P型基板中形成N型場邊次位元線的製程流程模組(process flow module)。
第8圖係本發明之一實施例，使用多晶矽當作儲存物質(浮閘)的快照橫切面圖。
第9圖係本發明之一實施例，使用堆疊式氮化物膜(stacked nitride film)當作儲存物質的快照橫切面圖。
第10圖係本發明之一實施例，使用內建奈米晶粒當作儲存物質的快照橫切面圖。
31‧‧‧電氣接點
32‧‧‧場邊次位元線
B1 ~BM ‧‧‧位元線
W1 ~WN ‧‧‧字元線

Claims (31)

  1. 一種非揮發性記憶體(NVM)裝置包含：一記憶體單元陣列，包含多個NVM單元，該些NVM單元在一基板上被配置為具有行(column)與列(row)之電路組態，各該NVM單元具有一電荷儲存物質、一控制閘(control gate)、一第一源極/汲極電極以及一第二源極/汲極電極；複數條字元線(row lines)，沿著一第一方向延伸，連接同一列之複數個NVM單元之控制閘；複數條場隔離區(field isolations)，被安排的圖案(pattern)是沿著該記憶體單元陣列的該第一方向，位移小於或等於一個行間距(column pitch)；複數條位元線(column lines)，沿著一第二方向延伸且位在該些字元線的上方；以及複數條次位元線，設於該些場隔離區的二側，沿著一對應場隔離區之一側延伸之各次位元線設於包含一上區段及一下區段，其中，該上區段連接排在同一行的連續的一第一數目的NVM單元之第二源極/汲極電極，該下區段連接排在其鄰行之連續的一第二數目的NVM單元之第一源極/汲極電極，其中，位在一第一層之該上區段及該下區段係透過複數個電氣接點之一連接至位在一第二層之一共同位元線；以及其中，該些第一數目的連續NVM單元以及該些第二數目的連續NVM單元並未包含任何電氣接點(electric contact)以連接至該些位元線。
  2. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中該些第一源極/汲極電極、該些第二源極/汲極電極以及該些次位元線係利用佈植一雜質所形成，且該雜質具有的導電型態(conductivity type)相反於該基板，以及，其中該些次位元線沿著該第二方向延伸於該些場隔離區的二側，並跨越複數個矽有效區域，其中該些矽有效區域係用以設置該些電氣接點之區域。
  3. 如申請專利範圍第2項所記載之非揮發性記憶體裝置，更包含：複數個半導體區域，係使用一製程，佈植該雜質所形成，其中，該些半導體區域沿著該第二方向延伸，以及，各該半導體區域大於各該場隔離區。
  4. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中該些場隔離區用以隔離鄰近行(column adjacent)的複數對次位元線，以及其中該些場隔離區的深度大於該些次位元線對的深度。
  5. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中於每個該上區段與該下區段的交接處，該場隔離區圖案(pattern)在該第一方向上產生小於或等於一個行間距的位移。
  6. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中沿著同一場隔離區之二相鄰次位元線之第一條次位元線係終止於該場隔離區之第一側，而位於該場隔離區之第二側之第二條次位元線越過一轉折處，繼續往該第一側延伸，其中在該轉折 處，該場隔離區圖案在該第一方向上產生小於或等於一個行間距的位移。
  7. 如申請專利範圍第6項所記載之非揮發性記憶體裝置，其中該第二條次位元線係藉由一電氣接點連接至一相對應之位元線。
  8. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中各該NVM單元之面積實質上等於4F2 ，其中，F代表一半導體製程技術世代(process technology node)之最小特徵尺寸(feature size)。
  9. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中該些次位元線係利用佈植一雜質所形成，且該雜質具有的導電型態相同於該些第一源極/汲極電極以及該些第二源極/汲極電極。
  10. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中該電荷儲存物質係導電浮閘(floating gate)、氮化矽膜(silicon nitride film)、以及奈米晶粒(nano-crystal grain)之其中之一。
  11. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，係為一NOR快閃記憶體裝置。
  12. 一種方法，用以形成一導電浮閘非揮發性記憶體裝置，包含以下步驟：在一基板，佈植一雜質以形成複數個佈植帶狀區，其中，該些佈植帶狀區沿著一第一方向延伸以及該雜質的導電型態相反於該基板；在該基板表面上，依序沉積一第一介電(dielectric)層及一第一多晶矽(poly-silicon)膜； 在該第一多晶矽膜上，沉積及圖案化(pattern)一硬光罩(hard mask)；蝕刻穿透該第一介電層及該第一多晶矽膜至該基板之一深度，藉以在該基板的表面上形成複數條溝槽，以致於各該佈植帶狀區被分成複數對被隔開的次位元線，同時在該基板的表面上選擇性地不蝕刻複數個接點設置區，其中，各該次位元線包含一記憶體單元陣列中複數個NVM單元的源極/汲極電極；在該基板的表面上，沉積一第二介電層；在該第二介電層上，沉積及圖案化一第二多晶矽膜以形成該些NVM單元的控制閘；以及在該些接點設置區中，形成複數個電氣接點，以及在複數個位元線區沉積一導電物質。
  13. 如申請專利範圍第12項所記載之方法，其中該些溝槽的深度大於該些次位元線及該些源極/汲極電極的接面深度。
  14. 如申請專利範圍第12項所記載之方法，其中該些NVM單元在該基板上被配置為具有行(column)與列(row)之電路組態，以及各該NVM單元具有一浮閘、一控制閘、一第一源極/汲極電極以及一第二源極/汲極電極。
  15. 如申請專利範圍第14項所記載之方法，其中沿著一溝槽之一側延伸之各次位元線包含一上區段及一下區段，其中，該上區段連接排在同一行的連續的一第一數目的NVM單元之第二源極/汲極電極，該下區段連接排在其鄰近行之連續的一第二數目的NVM單元之第一源極/汲極電極，其中，位在一第一層之 該上區段及該下區段係透過複數個電氣接點之一連接至位在一第二層之一共同位元線。
  16. 如申請專利範圍第15項所記載之方法，其中，該些第一數目的連續NVM單元以及該些第二數目的連續NVM單元並未包含任何電氣接點以連接至該些位元線。
  17. 如申請專利範圍第15項所記載之方法，其中該些溝槽被安排的圖案(pattern)是沿著該些NVM單元的該第二方向位移小於或等於一個行間距。
  18. 如申請專利範圍第17項所記載之方法，其中於每個該上區段與該下區段的交接處，該溝槽圖案在該第二方向上產生小於或等於一個行間距的位移。
  19. 如申請專利範圍第12項所記載之方法，其中各該NVM單元之面積實質上等於4F2 ，其中，F代表一半導體製程技術世代之最小特徵尺寸。
  20. 如申請專利範圍第12項所記載之方法，其中該非揮發性記憶體裝置為一NOR快閃記憶體裝置。
  21. 一種方法，用以形成一非揮發性記憶體(NVM)裝置，包含以下步驟：在一基板，佈植一雜質以形成複數個佈植帶狀區，其中，該些佈植帶狀區沿著一第一方向延伸以及該雜質的導電型態相反於該基板；在該基板之表面，沉積及圖案化一硬光罩；蝕刻該基板至一深度，藉以在該基板的表面上形成複數條溝槽，以致於各該佈植帶狀區被分成複數對被隔開的次位元 線，同時在該基板的表面上選擇性地不蝕刻複數個接點設置區，其中，各該次位元線包含一記憶體單元陣列中複數個NVM單元的源極/汲極電極；在該基板之表面上，依序沉積一第一介電層、一電荷儲存物質以及一第二介電層；在該第二介電層上，沉積及圖案化一多晶矽膜以形成該些NVM單元的控制閘；以及在該些接點設置區中，形成複數個電氣接點，以及在複數個位元線區沉積一導電物質。
  22. 如申請專利範圍第21項所記載之方法，其中該電荷儲存物質係氮化矽膜、以及奈米晶體膜之其中之一。
  23. 如申請專利範圍第22項所記載之方法，其中當該電荷儲存物質層為奈米晶體膜時，該奈米晶膜為化學汽相沉積(Chemical Vapor Deposition)膜以及被佈植奈米晶體成分之氧化物膜之其中之一。
  24. 如申請專利範圍第21項所記載之方法，其中該些溝槽的深度大於該些次位元線及該些源極/汲極電極的接面深度。
  25. 如申請專利範圍第21項所記載之方法，其中該些NVM單元在該基板上被配置為具有行(column)與列(row)之電路組態，以及各該NVM單元具有一電荷儲存物質層、一控制閘、一第一源極/汲極電極以及一第二源極/汲極電極。
  26. 如申請專利範圍第25項所記載之方法，其中沿著一溝槽之一側延伸之各次位元線包含一上區段及一下區段，其中，該上區段連接排在同一行的連續的一第一數目的NVM單元之第二源 極/汲極電極，該下區段連接排在其鄰行之連續的一第二數目的NVM單元之第一源極/汲極電極，其中，位在一第一層之該上區段及該下區段係透過複數個電氣接點之一連接至位在一第二層之一共同位元線。
  27. 如申請專利範圍第26項所記載之方法，其中，該些第一數目的連續NVM單元以及該些第二數目的連續NVM單元並未包含任何電氣接點以連接至該些位元線。
  28. 如申請專利範圍第26項所記載之方法，其中該些溝槽被安排的圖案是沿著該些NVM單元的該第二方向位移小於或等於一個行間距。
  29. 如申請專利範圍第28項所記載之方法，其中於每個該上區段與該下區段的交接處，該溝槽圖案在該第二方向上產生小於或等於一個行間距的位移。
  30. 如申請專利範圍第21項所記載之方法，其中各該NVM單元之面積實質上等於4F2 ，其中，F代表一半導體製程技術世代之最小特徵尺寸。
  31. 如申請專利範圍第21項所記載之方法，其中該非揮發性記憶體裝置為一NOR快閃記憶體裝置。
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