CN115579041A - 一种超短沟道nor闪存阵列、制造工艺及编程方法 - Google Patents
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Abstract
本发明公开了一种超短沟道NOR闪存阵列、制造工艺及编程方法，其中NOR闪存阵列包括阵列排布的NVM单元，处于第一方向上的所述NVM单元的控制栅极依次连接形成字线，处于第二方向上且相邻的所述NVM单元构成NVM单元对，所述NVM单元对中的所述NVM单元的源极公用同一源极，处于第一方向上的所述NVM单元的源极依次连接形成公共源极线，所述NVM单元的漏极上连接有金属触点，处于第二方向上的所述NVM单元的金属触点依次连接形成金属位线，所述字线的宽度、公共源极线的宽度、金属触点的长宽、金属位线的宽度和相邻金属位线的间距均为F，F为半导体制造工艺技术节点的最小特征尺寸,F小于100nm。本发明提高了NOR闪存密度，保留了NOR闪存在纳秒访问时间和低操作电压上的优势。
Description
技术领域
本发明涉及半导体非易失性存储器阵列，具体涉及一种超短沟道NOR闪存阵列、制造工艺及编程方法。
背景技术
Flash EEPROM可以被视为一个进入单元阵列的专门配置的EEPROM，能够在全局或按扇区的基础上被擦除。根据闪存阵列中的存储单元连接的配置，闪存NVM阵列也被分类为NOR闪存和NAND闪存。
NOR类型闪存阵列为并联连接NVM单元，如附图1所示，NVM单元器件对10的所有源电极连接到公共源11，并且NVM单元的所有漏极分别通过金属触点12连接到多个位线。附图1为“MxN”NOR型闪存阵列的记忆单元体原理图，每个字线Wi包含“M”个NVM记忆单元体的控制栅，其单独的漏极连接到金属位线Bi，对于i＝1，..，M，通过漏极触点12和每个位线Bi与“N”个NVM记忆单元漏极相连，阵列中水平NVM单元对的所有共同源电极都连接起来，形成一个单一的共同源线CS。当选择某一个字线时，所选字线下的整个“M”个NVM单元格将被激活。另一方面，阵列中未被选择的字线下的NVM单元格与其相对应的金属位线Bi电分离。所选的NVM单元格的漏极上的电响应可以通过其附加的金属位线检测到。由于电偏置和信号通过金属位线和金属接触直接加到NOR型闪存阵列中选择的NVM单元格的电极，因此与对应部分NAND型闪存阵列相比，NOR型闪存阵列的读取时间更快，编程操作电压更低。
NAND类型闪存阵列为串联连接NVM单元，如附图2所示，与具有源极-源电极连接和漏极-漏极连接配置的NOR型闪存阵列不同，NAND型闪存阵列将NVM单元的漏极电极连接到下一个相邻单元的源极电极。通常，连接在一个NAND串中的NVM细胞的数量从8个记忆单元到256个记忆单元，这取决于工艺技术节点的生成。附图2为“MxN”NAND型闪存阵列的记忆单元体原理图，阵列包含“M”条NAND串，每个NAND单元串包含“p”个NVM记忆单元(p＝8～256)和一个选择晶体管，将单元串连接到每个主金属位线Bi，每个金属位线都附有“q”个N记忆单元AND单元串20。因此，对于一个“MxN”NAND阵列，附着在单个主金属位线上的总NVM单元格为N＝p*q。由于NVM记忆单元的源极和漏极在NAND单元串中彼此重叠，因此NVM单元在连接的NVM单元之间没有接触，除了放置在将NAND串连接到主金属位线的一个接触。通常，一条主金属位线垂直连接几个NAND字符串，而公共源线(CS)在NAND闪存阵列中水平运行。相比之下，NOR型闪存阵列中的每个NVM记忆单元都有一个接触点，用于将单个记忆单元的漏极连接到主金属位线上。NOR型闪存阵列相当于具有p＝1的NAND型闪存阵列。通常，NOR型闪存阵列中的单个NOR型NVM单元接触的面积为9～10F2，而在NAND闪存阵列中没有接触面积的NAND型NVM单元大小为4～5F2，其中F为一个工艺技术节点的最小特征尺寸。因此，对于具有相同处理技术节点、相同存储器密度，用于NAND型闪存阵列的芯片单元阵列面积小于NOR型闪存阵列(约40％至约50％)。在相同的位存储容量下，NAND型闪存的单元阵列区域和成本上比NOR型闪存有优势。
另一方面，要访问NAND串中的NAND闪存记忆单元，需要施加足够的高压到串中未选择的NVM单元的控制栅，以便将电偏置传递给所选NVM单元的源极和漏极。访问时间包括将未选择的门充电到足够高的电压以打开NAND串中的NVM单元以传递电偏置，因此所需的时间是非常长的，通常需要几十微秒，与典型NOR型闪存几十纳秒的访问时间相比相形见绌。对于随机读取，NOR闪存比NAND闪存快几百到数千倍。NAND闪存的缓慢随机访问时间的缩短阻碍了程序代码存储的应用，其中执行程序代码需要纳秒的访问时间。
对于编程方法，NOR型闪存采用热载波注入(HCI)方式，NAND闪存采用Fowler-Nordheim(F/N)隧穿方式。NOR闪存编程的HCI方案采用0V的源极电压、电压在4V到6V左右的漏极电压和大概和漏极相同的栅极电压，脉冲持续时间为几百个纳秒到几十个微秒。而F/N隧穿方式需要更高的应用电压，16V到24V，在更长的脉冲持续时间为几百个微秒到几十个毫秒。因此，NOR型闪存记忆单元体的每次脉冲的编程持续时间比NAND型闪存记忆单元体的编程持续时间短几个数量级。虽然HCI方式的每个脉冲编程时间比F/N隧穿方式短得多，但HCI方式的编程电流(约百个微安培)远高于F/N隧道方案的编程电流(小于十个纳安培)。在片上高压电荷泵电路有限的供电流能力下，F/N隧穿方式可以比HCI方式同时能编程更多的存储单元。
在众所周知的摩尔定律微缩的技术道路小于100纳米工艺节点基础上，NOR型闪存遇到最困难的技术难题，那就是HCI编程中高源漏电压差击穿记忆单元晶体管。已知，当单元器件的栅长度缩短到更小的栅长度时，器件的源漏击穿电压相应地下降。晶体管栅极长度小于100纳米的一般器件源漏击穿电压小于3V，低于HCI方式施加的源-漏极电压偏置(4V～6V)。对于NOR闪存制造工艺，单元晶体管击穿问题阻碍NOR型闪存的栅长进一步缩小到100纳米以下。
发明内容
为解决上述问题，本发明提供的技术方案为：
一种超短沟道NOR闪存阵列，包括阵列排布的NVM单元，处于第一方向上的所述NVM单元的控制栅极依次连接形成字线，处于第二方向上且相邻的所述NVM单元构成NVM单元对，所述NVM单元对中的所述NVM单元的源极公用同一源极，处于第一方向上的所述NVM单元的源极依次连接形成公共源极线，所述NVM单元的漏极上连接有金属触点，处于第二方向上的所述NVM单元的所述金属触点依次连接形成金属位线，所述字线的宽度、所述公共源极线的宽度、所述金属触点的长宽、所述金属位线的宽度和相邻所述金属位线的间距均为F，F为半导体制造工艺技术节点的最小特征尺寸，F小于100nm。
本发明进一步设置为相邻所述金属位线之间的区域为场氧化隔离区。
本发明进一步设置为所述第一方向和所述第二方向相互垂直，所述金属触点的中心位置到其最近的所述字线的距离为0.5F～1F。
本发明进一步设置为所述NVM单元在第一方向上的尺寸为2F，所述NVM单元在第二方向上的尺寸为2F～2.5F，所述NVM单元的面积为4F2～5F2。
一种超短沟道NOR闪存阵列的制造工艺，包括：
提供一P型硅衬底，离子注入到所述P型硅衬底中形成P型阱，用于NVM单元器件的阈值电压调试、防击穿、场隔离和N型深阱隔离；
隧穿氧化物于所述P型硅衬底上生长，生成隧穿氧化层；
于所述隧穿氧化层上沉积一层多晶硅薄膜；
采用最小阻断宽度为F和最小间距宽度为F的阵列隔离掩膜，于所述多晶硅薄膜表面生成主动区域和场氧化隔离区域；
于浮栅上沉积氧化硅膜和氮化硅膜，形成耦合介电质；
在形成外围MOSFET器件的栅氧化硅层后，于所述栅氧化硅层上沉积一层多晶硅薄膜，使用最小阻断宽度为F和最小间距宽度为F的字线掩膜进行刻蚀，形成连接控制栅极的字线；
采用最小阻断宽度为F的源极线掩膜进行刻蚀和植入，形成连接公共源极且导电的公共源极线；
采用间隔刻蚀工艺，沉积氧化硅膜和氮化硅膜封装所述字线；
于所述主动区域进行高剂量N型杂质植入生成漏极；
采用最小阻断宽度为F和最小阻断长度为F的接触掩膜，于所述漏极上形成金属触点；
采用最小阻断宽度为F和最小阻断长度为F的金属位线掩膜，形成连接所述金属触点的金属位线。
本发明进一步设置为所述金属位线在空间上分别与所述字线和所述公共源极线相互垂直。
本发明进一步设置为所述NOR闪存阵列上的NVM单元面积为4F2～5F2。
一种超短沟道NOR闪存阵列的编程方法，用于上述的NOR闪存阵列或上述的NOR闪存阵列的制造工艺所制造的NOR闪存阵列，包括：
将公共源极线从接地电压断开，以使所选字线下的NVM单元器件的源节点浮接；
向被选择的金属位线施加电压偏置；未被选择的金属位线不施加电压偏置；
向被选择的字线施加电压脉冲，被选择的字线下且金属位线被施加电压的NVM单元器件编程为高阈值电压，被选择的字线下但金属位线未被施加电压的NVM单元器件保持为低阈值电压。
本发明进一步设置为所述被选择的金属位线上所施加的电压为2V～4V。
本发明进一步设置为所述被选择的字线上所施加的是振幅为2V～10V的电压脉冲。
采用本发明提供的技术方案，与现有技术相比，具有如下有益效果：
本发明采用上述超短沟道NOR闪存阵列制造工艺可实现NVM单元最小面积为4F2～5F2的NOR闪存阵列，具体最小面积的极限取决于沉积介质膜的厚度和电绝缘强度，相较于传统的NOR闪存阵列，极大地缩减小NOR闪存阵列的单个NVM单元面积，以提高的NOR闪存密度，以更进一步降低成本或每比特值。
本发明的超短沟道NOR闪存阵列结合其的编程方法，其只产生约1/10的HCI编程电流，由于所施加的漏极电压对浮动源电极不产生外部电场，不会出现编程单元晶体管击穿问题。因此，本发明的NOR闪存阵列在纳秒访问时间和低操作电压上保留了典型的NOR闪存对NAND闪存的优势。
附图说明
图1为传统NOR类型闪存阵列典型示意图。
图2为传统NAND类型闪存阵列典型示意图。
图3为本发明实施例半导体制造工艺技术节点最小特征尺寸F的NOR类型闪存阵列俯视图。
图4为图3中a-a’的剖视图。
图5为本发明实施例超短通道(SSC)NOR闪存阵列中的隔离掩膜图版。
图6为本发明实施例超短通道(SSC)NOR闪存阵列中的字线掩膜图版重叠于隔离掩膜图版。
图7为本发明实施例超短通道(SSC)NOR闪存阵列中的源极线掩膜图版重叠于字线掩膜图版和隔离掩膜图版。
图8为本发明实施例超短通道(SSC)NOR闪存阵列中的接触掩膜图版重叠于字线掩膜图版、隔离掩膜图版和源极线掩膜图版。
图9为本发明实施例超短通道(SSC)NOR闪存阵列中的金属位线掩膜图版重叠于字线掩膜图版、隔离掩膜图版、源极线掩膜图版和接触掩膜图版。
图10为本发明实施例NOR类型闪存阵列示意图。
图11为本发明实施例不同栅长的NOR类型闪存阵列编程时仿真示意图。
具体实施方式
下面的详细描述仅为了说明，不受限制。应当理解，可以使用其他实施例，并且可以在不偏离本发明的范围的情况下进行元素更改。此外，需要了解的是，基于MOSFET结构的各种非易失性记忆单元器件，如导电浮动栅极、电荷阱介质(Oxide/Nitride/Oxide，HfO2，……等)，纳米晶体及其制造工艺均用于描述，不应被视为限制。本领域的普通技术人员应当意识到，在方法和原理图的上下文中所描述的本发明的实施例仅是说明性的，而不打算以任何方式进行限制。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
实施例1
结合附图3和附图4，本发明技术方案是一种超短沟道NOR闪存阵列，包括阵列排布的NVM单元，处于第一方向上的所述NVM单元的控制栅极依次连接形成字线304，处于第二方向上且相邻的所述NVM单元构成NVM单元对，所述NVM单元对中的所述NVM单元的源极公用同一源极，处于第一方向上的所述NVM单元的源极依次连接形成公共源极线303，所述NVM单元的漏极上连接有金属触点305，处于第二方向上的所述NVM单元的所述金属触点305依次连接形成金属位线306，所述字线304的宽度、所述公共源极线303的宽度、所述金属触点305的长宽、所述金属位线306的宽度和相邻所述金属位线306的间距均为F，F为半导体制造工艺技术节点的最小特征尺寸，F小于100nm。
在上述实施例中，所述第一方向为方向x；所述第二方向为方向y。
在上述实施例中，所述NVM单元为图3中虚线框所圈出的部分，公用同一源极的所述NVM单元在第二方向构成NVM单元对。
在本实施例中，相邻所述金属位线306之间的区域为场氧化隔离区301。
在本实施例中，所述NVM单元的漏极为附图3中主动区域302。
在本实施例中，所述第一方向和所述第二方向相互垂直，所述金属触点305的中心位置到其最近的所述字线304的距离为0.5F～1F；所述金属触点305的中心位置到其最近的所述字线304的距离实际取决于沉积介质膜的厚度和电绝缘强度。
在本实施例中，如附图3所示，所述NVM单元在第一方向上的尺寸为2F，所述NVM单元在第二方向上的尺寸为2F～2.5F，所述NVM单元的面积为4F2～5F2。
在本实施例中，附图4为图3中a-a’的剖视图，结合附图3和附图4，可以明显得出，在俯视角度，所述公共源极线303与其相邻的所述字线304是临界的；在侧面剖视角度，所述公共源极线303和所述字线304是错开的，也是本发明中将NVM单元缩小至4F2～5F2的必要特征。
本实施例技术方案相较于传统的NOR闪存阵列，极大地缩减小NOR闪存阵列的单个NVM单元面积，以提高的NOR闪存密度，以更进一步降低成本或每比特值。
实施例2
于本实施例中，将应用N型浮动栅非易失性记忆单元器件来演示超短通道(SSC)NOR闪存的制造。然而，超短通道(SSC)NOR闪存架构并不局限于N型浮动栅非易失性记忆单元器件。
结合附图4至附图9，本发明技术方案是一种超短沟道NOR闪存阵列的制造工艺，包括：
提供一P型硅衬底300，离子注入到所述P型硅衬底300中形成P型阱，用于NVM单元器件的阈值电压调试、防击穿、场隔离和N型深阱隔离；
隧穿氧化物于所述P型硅衬底上生长，生成隧穿氧化层318；
于所述隧穿氧化层318上沉积一层多晶硅薄膜；
采用最小阻断宽度为F和最小间距宽度为F的阵列隔离掩膜，采用自对准浮栅313浅沟隔离STI工艺模块，于所述多晶硅薄膜表面生成主动区域和场氧化隔离区域；
于浮栅上沉积氧化硅膜和氮化硅膜，形成耦合介电质317；
在形成外围MOSFET器件的栅氧化硅层后，于所述栅氧化硅层上沉积一层多晶硅薄膜，使用最小阻断宽度为F和最小间距宽度为F的字线掩膜进行刻蚀，形成连接控制栅极314的字线；
采用最小阻断宽度为F的源极线掩膜进行刻蚀和植入，形成连接公共源极310且导电的公共源极线；
采用间隔刻蚀工艺，沉积氧化硅膜和氮化硅膜封装所述字线；
于所述主动区域进行高剂量N型杂质植入生成漏极311；
采用最小阻断宽度为F和最小阻断长度为F的接触掩膜，于所述漏极311上形成金属触点315；
采用最小阻断宽度为F和最小阻断长度为F的金属位线掩膜，形成连接所述金属触点315的金属位线316。
在本实施例中，所述金属位线在空间上分别与所述字线和所述公共源极线相互垂直。
在本实施例中，所述NOR闪存阵列上的NVM单元面积为4F2～5F2。
在本实施例中，高剂量N型杂质的注入剂量不小于1×1015原子数/平方厘米。
在上述实施例中，所采用的阵列隔离掩膜、字线掩膜、源极线掩膜、接触掩膜和金属位线掩膜，其掩膜开口的最小尺寸均为F，F为半导体制造工艺技术节点的最小特征尺寸。
在上述实施例中，利用电连工艺模组连接公共源极来形成导电的公共源极线；利用接触工艺模块来形成金属接触点；利用金属工艺模块来形成阵列中的金属位线。
实施例3
本发明技术方案是一种超短沟道NOR闪存阵列的编程方法，用于实施例1所述的NOR闪存阵列或实施例2所述的NOR闪存阵列的制造工艺所制造的NOR闪存阵列，包括：
将公共源极线从接地电压断开，以使所选字线下的NVM单元器件的源节点浮接；
向被选择的金属位线施加电压偏置；未被选择的金属位线不施加电压偏置；
向被选择的字线施加电压脉冲，被选择的字线下且金属位线被施加电压的NVM单元器件编程为高阈值电压，被选择的字线下但金属位线未被施加电压的NVM单元器件保持为低阈值电压。
本发明进一步设置为所述被选择的金属位线上所施加的电压为2V～4V。
本发明进一步设置为所述被选择的字线上所施加的是振幅为2V～10V的电压脉冲。
为了进一步说明本实施例的超短沟道NOR闪存阵列的编程方法，结合附图10进行说明：
将公共源极线103从接地电压断开，以使所选字线104下的NVM单元器件行105的源节点浮接；
向被选择的金属位线102施加电压偏置，所施加的电压为2V～4V；未被选择的金属位线101不施加电压偏置；
向被选择的字线104施加振幅为2V～10V的电压脉冲，被选择的字线104下且金属位线102被施加电压的NVM单元器件编程为高阈值电压，被选择的字线104下但金属位线101未被施加电压的NVM单元器件保持为低阈值电压。
在上述实施例中，所述金属位线包括被选择的金属位线102和未被选择的金属位线101。
在上述实施例中，写入过程中非易失性记忆单元体的高阈值电压和低阈值电压的状态分别表示非易失性数据的二进制数据“0”的写入和“1”的写入，以实现NOR闪存阵列的编程。
如附图11所示，提供了不同栅长的NOR闪存阵列的仿真示意图，可以看出当NOR闪存阵列的栅长在不断减小的过程中，编程曲线越偏离擦除曲线(编程曲线为右侧、红色曲线；擦除曲线为左侧、蓝色曲线)，可以得出结论：本实施例中NOR闪存阵列的编程方法可以在栅长为100nm以下的NOR闪存阵列中进行编程，且当栅长越小时，编程(写入)更加容易。
本实施例用于NOR闪存阵列的编程方法，其只产生约1/10的HCI编程电流，由于所施加的漏极电压对浮动源电极不产生外部电场，不会出现编程单元晶体管击穿问题。因此，本实施例中NOR闪存阵列在纳秒访问时间和低操作电压上保留了典型的NOR闪存对NAND闪存的优势。
以上示意性的对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。所以，如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (10)
1.一种超短沟道NOR闪存阵列，其特征在于，包括阵列排布的NVM单元，处于第一方向上的所述NVM单元的控制栅极依次连接形成字线，处于第二方向上且相邻的所述NVM单元构成NVM单元对，所述NVM单元对中的所述NVM单元的源极公用同一源极，处于第一方向上的所述NVM单元的源极依次连接形成公共源极线，所述NVM单元的漏极上连接有金属触点，处于第二方向上的所述NVM单元的所述金属触点依次连接形成金属位线，所述字线的宽度、所述公共源极线的宽度、所述金属触点的长宽、所述金属位线的宽度和相邻所述金属位线的间距均为F，F为半导体制造工艺技术节点的最小特征尺寸，F小于100nm。
2.根据权利要求1所述的一种超短沟道NOR闪存阵列，其特征在于，相邻所述金属位线之间的区域为场氧化隔离区。
3.根据权利要求1所述的一种超短沟道NOR闪存阵列，其特征在于，所述第一方向和所述第二方向相互垂直，所述金属触点的中心位置到其最近的所述字线的距离为0.5F～1F。
4.根据权利要求3所述的一种超短沟道NOR闪存阵列，其特征在于，所述NVM单元在第一方向上的尺寸为2F，所述NVM单元在第二方向上的尺寸为2F～2.5F，所述NVM单元的面积为4F2～5F2。
5.一种超短沟道NOR闪存阵列的制造工艺，其特征在于，包括：
提供一P型硅衬底，离子注入到所述P型硅衬底中形成P型阱，用于NVM单元器件的阈值电压调试、防击穿、场隔离和N型深阱隔离；
隧穿氧化物于所述P型硅衬底上生长，生成隧穿氧化层；
于所述隧穿氧化层上沉积一层多晶硅薄膜；
采用最小阻断宽度为F和最小间距宽度为F的阵列隔离掩膜，于所述多晶硅薄膜表面生成主动区域和场氧化隔离区域；
于浮栅上沉积氧化硅膜和氮化硅膜，形成耦合介电质；
在形成外围MOSFET器件的栅氧化硅层后，于所述栅氧化硅层上沉积一层多晶硅薄膜，使用最小阻断宽度为F和最小间距宽度为F的字线掩膜进行刻蚀，形成连接控制栅极的字线；
采用最小阻断宽度为F的源极线掩膜进行刻蚀和植入，形成连接公共源极且导电的公共源极线；
采用间隔刻蚀工艺，沉积氧化硅膜和氮化硅膜封装所述字线；
于所述主动区域进行高剂量N型杂质植入生成漏极；
采用最小阻断宽度为F和最小阻断长度为F的接触掩膜，于所述漏极上形成金属触点；
采用最小阻断宽度为F和最小阻断长度为F的金属位线掩膜，形成连接所述金属触点的金属位线。
6.根据权利要求5所述的一种超短沟道NOR闪存阵列的制造工艺，其特征在于，所述金属位线在空间上分别与所述字线和所述公共源极线相互垂直。
7.根据权利要求5所述的一种超短沟道NOR闪存阵列的制造工艺，其特征在于，所述NOR闪存阵列上的NVM单元面积为4F2～5F2。
8.一种超短沟道NOR闪存阵列的编程方法，其特征在于，用于权利要求1至4中任意一项所述的NOR闪存阵列或权利要求5至7中任意一项所述的NOR闪存阵列的制造工艺所制造的NOR闪存阵列，包括：
将公共源极线从接地电压断开，以使所选字线下的NVM单元器件的源节点浮接；
向被选择的金属位线施加电压偏置；未被选择的金属位线不施加电压偏置；
向被选择的字线施加电压脉冲，被选择的字线下且金属位线被施加电压的NVM单元器件编程为高阈值电压，被选择的字线下但金属位线未被施加电压的NVM单元器件保持为低阈值电压。
9.根据权利要求8所述的一种超短沟道NOR闪存阵列的编程方法，其特征在于，所述被选择的金属位线上所施加的电压为2V～4V。
10.根据权利要求8所述的一种超短沟道NOR闪存阵列的编程方法，其特征在于，所述被选择的字线上所施加的是振幅为2V～10V的电压脉冲。
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