TW202418958A - Nor型快閃記憶體裝置及其程式化方法 - Google Patents
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Abstract
本發明提供一種超短通道NOR型快閃陣列。由於本發明通道誘發三元電子程式化方法解決了NVM單元元件的閘極短通道所引起的穿透問題，故NOR型快閃陣列中NVM單元元件的閘極長度可縮短到100奈米以下。超短通道NOR型快閃單元陣列的單元元件的最小單元面積可縮小到4F
2至5F
2之間，其中F代表100奈米以下製程技術世代的最小特徵尺寸。相較於傳統的NOR型快閃陣列，本發明超短通道NOR型快閃陣列改善了記憶體密度而使得每位元儲存成得以本降低。在尋求提高記憶體密度及儲存成本降低的同時，本發明保留了習知NOR快閃記憶體相對於NAND快閃記憶體的優點，如：快速的奈秒級存取時間、低操作電壓及較高可靠度。
Description
本發明係有關於NOR快閃單元陣列及其程式化(programming)方法，特別地，NOR快閃記憶體單元的閘極長度可被縮小至100奈米以下製程技術世代能力(capabilities of process technology node below 100nm)所能提供的最小特徵尺寸(feature size)。例如，20奈米製程技術世代的最小特徵尺寸可將NOR快閃記憶體單元的閘極長度縮小至20奈米的最小特徵尺寸。本發明的快閃記憶體單元使得NOR快閃記憶體單元的閘極長度能夠縮小至100奈米以下，可提高記憶體密度及降低每位元的儲存成本。在尋求提高記憶體密度的同時，本發明保留了習知NOR快閃記憶體相對於NAND快閃記憶體的優點，如：快速的奈秒級存取時間、低操作電壓及較高可靠度。
半導體非揮發性記憶體(nonvolatile memory，NVM)，尤其是電子可抹除可程式唯讀記憶體(electrical-erasable-programmable read-only memory，EEPROM)，被廣泛地應用於在電子設備(equipment)領域，從電腦、電子通訊硬體至消費性電器產品(consumer appliance)。一般而言，EEPROM在非揮發性記憶體領域的機制是即使系統關機之後，仍可保存韌體(firmware)與資料，而且有需要的話，可改變該些韌體與資料。
藉由將電荷載子(charge carrier)從金氧半導體場效電晶體(Metal-Oxide-Semiconductor field effect transistor，MOSFET)的基板(substrate)注入至元件電荷儲存層(charge-storage layer)來調整元件的臨界電壓 (threshold voltage)(元件ON/OFF電壓)，以儲存資料至EEPROM元件中。例如，就n通道MOSFET元件而言，當電子堆積於FET通道區上方的浮閘(floating gate)、或介電層(dielectric layer)、或奈米晶體(nano-crystals)時，會導致MOSFET元件具有相對較高的臨界電壓。
快閃EEPROM被視為一種特別組態的EEPROM以形成單元陣列，該單元陣列抹除(erase)資料時只能一次將所有記憶體單元的資料抹除，或者以扇區(sector)為單位進行抹除。根據記憶體單元在快閃陣列中的連接組態(configuration)方式，快閃NVM陣列分成NOR型快閃陣列與NAND型快閃陣列。請參考圖1，習知NOR型快閃陣列連接以並聯(parallel)方式連接的複數個單元元件配對(cell device pairs) 10，其中各列(row)中該些單元元件配對10的共源極相連接以分別形成一條水平的共源極(source)線CS，而各行(column)中該些單元元件配對10的汲極(drain)相連接以分別形成一條垂直的位元線。在圖1的M
N NOR型快閃陣列的示意圖中，沿著x軸方向延伸的各字元線包含M個NVM單元，且多個NOR型單元元件配對10的汲極電極垂直連接以形成多條位元線B
i(i=1,…, M)，而沿著y軸方向延伸的各位元線連接了N個NVM單元的汲極。各列中多個NOR型單元元件配對10的共源極電極11水平相連接以形成一共源極線CS。當一字元線被選擇時，和該被選擇字元線相連之M個NVM單元都會被啟動(activated)。另一方面，在該陣列中，和複數條未選擇字元線相連之其他NVM單元則和該M條位元線電氣分離。透過相連的M條金屬位元線，可以偵測到M個被選擇NVM單元之汲極的電氣反應。在NOR型快閃陣列中，因為偏壓(bias)及訊號都透過金屬位元線B
i及金屬接點(contact)12直接施加至該些被選擇NVM單元的汲極電極上，而沒有經過其他NVM單元，所以，一般來說，相較於NAND型快閃陣列，NOR型快閃陣列有較快的讀取存取速度以及較低的程式化操作電壓。
NAND型快閃陣列以串聯方式連接複數個NVM單元。不同於NOR型快閃陣列之源極接源極以及汲極接汲極之連接組態方式，NAND型快閃陣列係將一NVM單元的汲極連接至下一個相鄰NVM單元的源極。取決於半導體製程技術世代，通常單一NAND單元串(cell string)20所串接的NVM單元數目從8至512個不等，如圖2所示。請參考圖2，M
N NAND型快閃陣列包含多個NAND單元串20，每一NAND單元串20包含p(=8~512)個NVM單元及一選擇閘(selection gate)，該選擇閘用以將該NAND單元串連接至對應的主位元線B
i。各主位元線連接q個NAND單元串20，故對M
N NAND快閃陣列而言，每一主位元線連接總共p
q(=N)個NVM單元。就每一NAND單元串而言，除了有一個接點21位在該NAND單元串的末端且用以將該NAND單元串連接至對應的主位元線之外，因為各NVM單元的源極與汲極相互重疊，所以串聯的各個NVM單元之間沒有任何接點。通常，在NAND型快閃陣列中，連接複數個NAND單元串20的各主位元線沿著垂直方向延伸，而各共源極線CS沿著水平方向延伸。相對而言，NOR型快閃陣列之各NVM單元配對都設有一接點12，用以將其汲極連接至對應的主位元線，如圖1所示。當p=1時，一NOR型快閃陣列實質上相當於一NAND型快閃陣列。一般而言，圖1的NOR型快閃陣列中，各NOR型NVM單元的單元面積(cell size)包含單一接點12，範圍在9~10F
2，而在一NAND型快閃陣列中，由於各NAND型NVM單元的單元面積不包含任何接點，範圍在4~5F
2，其中F代表一半導體製程技術世代之最小特徵尺寸。因此，在相同記憶體位元數及相同半導體製程技術世代的條件下，NAND型快閃陣列之晶片單元陣列面積(chip cell array area)相較於NOR型快閃陣列之晶片單元陣列面積大約小40%至50%。就相同位元儲存容量的製造成本而言，相較於NOR型快閃陣列，具較小單元陣列面積之NAND型快閃陣列擁有較低製造成本的競爭優勢。
另一方面，若要存取一NAND單元串之一NVM單元時，需施加足夠高的電壓至未選擇NVM單元的控制閘(control gate)，用以傳遞偏壓至被選擇NVM單元的源極與汲極。相較於傳統NOR型快閃陣列的存取時間一般只需數十奈秒(nanosecond)，NAND單元串的存取時間很長，通常大約為數十微秒(microsecond)，這是因為需要一段時間來將未選擇NVM單元的控制閘充電至一足夠高的電壓來導通(turn ON) NAND單元串中的多個NVM單元以便傳遞偏壓。因此，就隨機讀取操作而言，NOR型快閃陣列比NAND型快閃記憶體快數百至數千倍。NAND型快閃記憶體緩慢隨機存取速度的缺點阻礙程式碼儲存的應用，其中奈秒級的存取時間是執行程式碼的必要條件。
就程式化方式來說，NOR型快閃陣列通常採用熱載子注入(hot carrier injection，HCI)方式，而NAND快閃陣列則採用F/N穿隧(Fowler-Nordheim tunneling)方式。用以程式化NOR型快閃陣列之HCI方式，需在一段電壓脈衝持續期間內(範圍在數百奈秒至數十微秒之間)，施加0V的源極電壓、約4V至6V之汲極電壓以及一閘極電壓(等於該汲極電壓)。而用以程式化NAND型快閃陣列之F/N穿隧方式，需在一段較長的電壓脈衝持續期間內(範圍在數百微秒至數十毫秒(millisecond)之間)施加較高的閘極至基底之電壓，範圍在16V至24V之間。因此，NAND型快閃陣列之每次電壓脈衝之程式化脈衝期間(programming pulse duration per pulse shot)較NOR型快閃陣列多上數倍。雖然HCI方式之程式化脈衝期間遠少於F/N穿隧方式，但HCI方式之程式化電流(每單位元件(cell device)約數百微安培)遠多於F/N穿隧方式之程式化電流(每單位元件少於數十奈安培)。因此，由於內建於晶片(on-chip)的高電壓電荷幫浦電路的電流負載量是有限制的，相較於HCI方式，F/N穿隧方式能同時程式化更多的記憶體單元。
根據已知摩爾定律來縮小製程技術世代的過程中，因為由HCI程式化方式的源極至汲極的高電壓電位差所引起的記憶體單元元件的穿透(punch through)問題，NOR型快閃陣列碰到了100奈米以下製程技術世代最困難的技術路障。這是眾所皆知的：當一單元元件的閘極長度縮短到一較小的閘極長度時，該元件的源極至汲極穿透電壓也隨之下降。閘極長度小於100奈米的傳統記憶體元件的源極至汲極穿透電壓小於3V，低於HCI程式化方式所施加的源極至汲極電壓(4V~6V)。雖然目前製程技術世代的最小特徵尺寸早已進步到遠低於20奈米，但是NOR型記憶體製程中元件的穿透問題阻止了記憶體元件閘極長度進一步縮小到100奈米以下。
為解決NOR型快閃記憶體的元件閘極長度縮小至100奈米以下所產生的問題，美國第9,082,490B2號專利文獻已揭露一種用於短通道長度NVM元件的程式化方法(上述專利的內容在此被整體引用作為本說明書內容的一部份)。由於被誘發於NVM元件通道中的高能量三元電子(ternary electron)之數量會增加，故以下稱本發明程式化方法為通道誘發三元電子(ChiTel)程式化方法。本發明ChiTel程式化方法係施加零電壓偏壓至源極電極(即浮接(float)該源極電極)與施加一較低汲極電壓(相較於傳統HCI程式化方法所施加的汲極電壓大小)，本發明ChiTel程式化方法所消耗的程式化電流大約是傳統HCI程式化方法的1/10。ChiTel程式化方法由於在施加的汲極電壓及浮接的源極電極之間未產生任何外部電場，所以在程式化記憶體單元元件時不會產生穿透問題。本發明揭露一種超短通道(super short channel，SSC)NOR型快閃記憶體單元，其閘極長度可縮小至100奈米以下製程技術世代的最小特徵尺寸，並採用上述ChiTel程式化方法來程式化該SSC NOR快閃記憶體單元陣列。本發明亦揭露在製程技術世代的一給定特徵尺寸條件下，SSC NOR快閃記憶體單元陣列所能達到的最小單元面積。
圖3a係根據本發明一實施例，顯示一NOR型快閃記憶體裝置的方塊圖。須注意的是，圖3a是簡化圖，本領域技術人士應理解的是NOR型快閃記憶體裝置300可進一步包含其他必須的元件。該NOR型快閃記憶體裝置300包含一控制器30A及一SSC NOR型快閃記憶體陣列30B。該SSC NOR型快閃記憶體陣列30B包含多個記憶體單元，被配置為具有行與列的電路組態；該控制器30A耦接至該記憶體陣列30B，以控制對該記憶體陣列30B的操作，例如但不受限於程式化操作。
根據圖1的NOR型快閃記憶體陣列的示意圖，將各字元線的寬度(亦是NVM單元的閘極長度)設計為等於100奈米以下製程技術世代的最小特徵尺寸F。圖3b顯示100奈米以下製程技術世代所提供的具最小特徵尺寸F的SSC NOR型快閃記憶體陣列30B的一部分俯視圖。參考圖3b，該製程技術世代所能達成之x方向最小間距(pitch)(即位元線最小寬度及二相鄰行記憶體單元之間的最小距離/間隔)是2F，而該製程技術世代在y方向所能達成之各字元線的最小寬度(亦是NVM單元的最小閘極長度)、共源極線(common source line)最小寬度及接點305的最小尺寸(接點：長度=寬度)是F。取決於製程技術世代的能力，字元線304及接點305之間的距離/間隔大約是F/2，以電氣隔離字元線304及接點305，其中沉積在字元線304及接點305之間的介電層(dielectric film)厚度可用來作電氣隔離。因此，最小特徵尺寸F小於100奈米的製程技術世代所能達到的最小單元面積5F
2等於y軸方向上的長度(0.5+1+0.5+0.5)F乘上x軸方向上的寬度2F。圖3c顯示圖3b中切線aa’的剖面圖。根據浮閘非揮發性記憶體製程，圖3b中切線aa’的剖面圖顯示於圖3c。圖3c中，N型共源極310及汲極311係位在P型矽基板390的內部，而用來儲存電荷之浮閘313係沉積在矽基板表面上穿隧氧化物(tunneling oxides)318的頂部。耦合介電層(coupling dielectric)317係沉積在浮閘(第一多晶矽層)313及控制閘(第二多晶矽層)314 之間，以在浮閘313及控制閘314 之間形成電容耦合。金屬接點305連接汲極電極311及金屬位元線306。請注意，元件閘極長度的大小包含100奈米以下製程技術世代的最小特徵尺寸F。
圖4顯示SSC NOR型快閃記憶體陣列30B的示意圖，用以方便說明以該控制器30A實施上述ChiTel程式化方法。以下說明程式化一被選擇列45的記憶體單元之所有步驟。首先，控制器30A將一被選擇共源極線CS 43斷接一接地電壓，以浮接一被選擇列45之記憶體單元的源極；接著，控制器30A施加一介於2V至4V的電壓至連接至被選擇記憶體單元的位元線42，以程式化該些被選擇記憶體單元至一高臨界電壓狀態，以及不施加任何電壓至連接至未選擇記憶體單元的位元線41(即浮接位元線41)，使該些未選擇記憶體單元維持在一低臨界電壓狀態；最後，控制器30A在一電壓脈衝持續期間內(範圍從數百奈秒至數十微秒)，施加一介於2V至10V的高電壓至被選擇字元線44。在該電壓脈衝被施加至該被選擇字元線44後，就完成了程式化程序：將連接至被施加電壓位元線42的被選擇記憶體單元程式化至高臨界電壓狀態，以及將連接至浮接位元線41的未選擇記憶體單元維持在低臨界電壓狀態。通常，NVM裝置的高臨界電壓狀態及低臨界電壓狀態分別代表非揮發性寫入資料的二位元資料0之儲存及二位元資料1之儲存。
以下詳細說明僅為示例，而非限制。應了解的是，可使用其他實施例以及變更元件，均應落入本發明請求項的範圍。更應了解的是，基於MOSFET結構搭配不同電荷儲存物質(包含但不限於導電浮閘、電荷陷入介電層(charge trap dielectrics)(氧化矽/氮化矽/氧化矽(O/N/O)、二氧化鉿(HfO
2)、…，等等)或奈米晶粒(nano-crystals)(矽、鍺(Ge)、…，等等))之各種NVM裝置以及其製程僅為說明，而非限制。熟悉本領域者應可理解，本說明書中方法及示意圖的實施例僅為示例，而非限制。因本說明書的揭露而了解本發明精神之熟悉本領域者，可使用其他實施例，均應落入本發明請求項的範圍。
一實施例中，為方便描述，以下使用N型浮閘NVM單元來說明SSC NOR型快閃記憶體陣列30B的製程，然而，須注意的是，N型浮閘NVM單元陣列僅為示例，而非本發明之限制。SSC NOR型快閃記憶體陣列30B的製程如下：(1) 對P型矽基板390進行離子佈植(ion implantation)以形成P型井，以作為元件臨界電壓、防穿透(anti-punch-through) 、場及底部深N型井隔離之用。(2)於矽基板390上沉積穿隧氧化物，以形成圖3c的穿隧氧化層318。(3)於穿隧氧化層318上沉積第一多晶矽層以形成圖3c的浮閘313。(4) 利用圖5中具有最小阻擋寬度F及最小間隔寬度F的暗色場隔離遮罩(mask)圖案對陣列進行自我對準淺溝渠絕緣(self-aligned shallow trench isolation)製程，以形成NOR型快閃記憶體陣列的多個主動區510及多個場溝渠氧化物區520。(5)沉積一氧化層於第一多晶矽層的表面及一氮化物層於浮閘313上，以形成圖3c的耦合介電層317。(6)在周圍MOSFET裝置的閘極氧化物317形成之後，利用圖6中與場隔離遮罩重疊的暗色字元線遮罩圖案，沉積並蝕刻第二多晶矽層以形成字元線304(或控制閘314)。(7) 利用圖7中與場隔離遮罩及字元線遮罩重疊的淺色共源極遮罩圖案，進行蝕刻與佈植以形成共源極線303以連接NOR型快閃記憶體單元的源極電極。(8) 在後面的製程中，利用一間隔模組(spacer module)來封住字元線304(或控制閘314)，以電氣隔離接點305。(9)進行高劑量的N型雜質佈植以形成圖3c中的N+汲極電極311。(10) 利用圖8中與場隔離遮罩、共源極遮罩及字元線遮罩重疊的淺色接點遮罩圖案，執行一接點模組製程以形成圖3b的金屬接點305。(11) 利用圖9中與場隔離遮罩、共源極遮罩、淺色接點遮罩及字元線遮罩重疊的暗色金屬位元線遮罩圖案，執行一金屬位元線模組製程以形成圖3b的金屬位元線306。
以上提供的較佳實施例僅用以說明本發明，而非要限定本發明至一明確的類型或示範的實施例。因此，本說明書應視為說明性，而非限制性。以上提供的較佳實施例是為了有效說明本發明之要旨及其最佳模式可實施應用，藉以讓熟悉本領域者了解本發明之各實施例及各種變更，以適應於特定使用或實施目的。本發明之範圍由後附的請求項及其相等物(equivalent)來定義，其中所有的名稱(term)皆意指最廣泛合理的涵義，除非另有特別指明。因此，「本發明」等類似的用語，並未限縮請求項的範圍至一特定實施例，而且，本發明特定較佳實施例的任何參考文獻並不意味著限制本發明，以及沒有如此的限制會被推定。本發明僅被後附的請求項的範圍及精神來定義。依據法規的要求而提供本發明的摘要，以便搜尋者能從本說明書核准的任何專利快速確認此技術揭露書的主題(subject matter)，並非用來詮釋或限制請求項的範圍及涵義。任何優點及益處可能無法適用於本發明所有的實施例。應了解的是，該行業者可進行各種變形或變更，均應落入後附請求項所定義的本發明之範圍。再者，本說明書中的所有元件及構件(component)都沒有獻給大眾的意圖，無論後附的請求項是否列舉該些元件及構件。
10:單元元件配對
11:單元元件配對的共源極電極
12、21:金屬接點
20:NAND單元串
30A:控制器
30B SSC NOR:型快閃記憶體陣列
41:連接至未選擇記憶體單元的位元線
42:連接至被選擇記憶體單元的位元線
43:被選擇共源極線
44:被選擇字元線
45:被選擇列的記憶體單元
300:NOR型快閃記憶體裝置
301:場氧化物隔離區
302:主動區
303:共源極區
304:字元線
305:金屬接點
306:金屬位元線
310:共源極
311:汲極
313:浮閘
314:控制閘
317:耦合介電層
318:穿隧氧化層
390:矽基板
510:主動區
520:場溝渠氧化物區
[圖1] 顯示習知NOR型快閃陣列之架構示意圖。
[圖2] 顯示習知NAND型快閃陣列之架構示意圖。
[圖3a]係根據本發明一實施例，顯示一NOR型快閃記憶體裝置的方塊圖。
[圖3b]係根據圖3a，顯示(100奈米以下製程技術世代所提供的)具最小特徵尺寸F的SSC NOR型快閃記憶體陣列30B的一部分俯視圖。
[圖3c]顯示圖3b中沿著切線aa’的剖面圖。
[圖4]係根據本發明，對SSC NOR型快閃記憶體陣列30B實施ChiTel程式化方法的示意圖。
[圖5]係根據本發明，顯示於SSC NOR型快閃記憶體陣列內的場(field)隔離遮罩圖案。
[圖6]係根據本發明，顯示於SSC NOR型快閃記憶體陣列內且與場隔離遮罩重疊的字元線遮罩圖案。
[圖7]係根據本發明，顯示於SSC NOR型快閃記憶體陣列內且與場隔離遮罩及字元線遮罩重疊的共源極遮罩圖案。
[圖8]係根據本發明，顯示於SSC NOR型快閃記憶體陣列內且與場隔離遮罩、共源極遮罩及字元線遮罩重疊的接點遮罩圖案。
[圖9]係根據本發明，顯示於SSC NOR型快閃記憶體陣列內且與場隔離遮罩、共源極遮罩、接點遮罩及字元線遮罩重疊的金屬位元線遮罩圖案。
301:場氧化物隔離區
302:主動區
303:共源極區
304:字元線
305:金屬接點
306:金屬位元線
Claims (13)
- 一種NOR型快閃記憶體裝置，包含： 一NOR型快閃記憶體陣列，包含： 多個記憶體單元，於一基板上被配置為具有行與列的電路組態，各記憶體單元包含一源極區、一汲極區、一電荷儲存物質和一控制閘，各記憶體單元的該控制閘位在該電荷儲存物質的上方，其中位於同一行的該些記憶體單元被分為複數個單元配對，使得各該單元配對分享一共源極區； 多條字元線，各字元線連接位在同一列的記憶體單元的控制閘，並沿著一列方向延伸； 多條共源極線，各共源極線連接同一列的單元配對的共源極區，並沿著該列方向延伸；以及 多條位元線，沿著一行方向延伸且位在該些字元線上方，各位元線透過多個金屬接點連接位在同一行的記憶體單元的汲極區；以及 一控制器，耦接至該NOR型快閃記憶體陣列，用來執行一組操作，包 含： 浮接一被選擇共源極線； 施加一汲極電壓至對應一個或更多被選擇記憶體單元之一條或更多被選擇位元線；以及 在一段預設時間內，施加一電壓脈衝於對應該一個或更多被選擇記憶體單元之一被選擇字元線，用來將該一個或更多被選擇記憶體單元從一第一臨界電壓狀態程式化至一第二臨界電壓狀態； 其中，該些共源極線、該些位元線以及該些金屬接點的最小寬度、二鄰近行的記憶體單元之間的一第一最小距離以及一最小閘極長度皆等於100奈米以下製程技術世代的最小特徵尺寸F；以及 其中，該些金屬接點與該些字元線之間的一第二最小距離係取決於該100奈米以下製程技術世代的能力。
- 如請求項1之裝置，其中該第二最小距離等於F/2。
- 如請求項1之裝置，其中該些記憶體單元的最小單元面積範圍從4F 2至5F 2。
- 如請求項1之裝置，其中該組操作更包含： 於該施加該電壓脈衝操作之前，浮接對應一個或更多未選擇記憶體單元之一條或更多未選擇位元線； 其中，當該施加該電壓脈衝操作完成後，該一個或更多未選擇記憶體單元係維持在該第一臨界電壓狀態。
- 如請求項1之裝置，其中該電荷儲存物質係導電浮閘、電荷陷入介電層、以及奈米晶粒之其一。
- 如請求項1之裝置，其中該預設時間的範圍從數百奈秒至數十微秒。
- 如請求項1之裝置，其中該NOR型快閃記憶體陣列更包含： 多個場隔離區，沿著該行方向延伸並定義多個主動區，該些主動區定義該些記憶體單元的源極區與汲極區，其中該些場隔離區的最小寬度等於F。
- 一種程式化一NOR型快閃記憶體陣列的方法，該NOR型快閃記憶體陣列包含多個記憶體單元、多條字元線、多條共源極線以及多條位元線，該些記憶體單元被配置為具有行與列的電路組態，各記憶體單元包含一源極區、一汲極區、一電荷儲存物質和一控制閘，各記憶體單元的該控制閘位在該電荷儲存物質的上方，其中位於同一行的該些記憶體單元被分為複數個單元配對，使得各該單元配對分享一共源極區，其中各字元線連接位在同一列的記憶體單元的控制閘以及各共源極線連接同一列的單元配對的共源極區，各位元線透過多個金屬接點連接位在同一行的記憶體單元的汲極區，該方法包含： 浮接一被選擇共源極線； 施加一汲極電壓至對應一個或更多被選擇記憶體單元之一條或更多被選擇位元線；以及 在一段預設時間內，施加一電壓脈衝於對應該一個或更多被選擇記憶體單元之一被選擇字元線，用來將該一個或更多被選擇記憶體單元從一第一臨界電壓狀態程式化至一第二臨界電壓狀態； 其中，該些共源極線、該些位元線以及該些金屬接點的最小寬度、二鄰近行的記憶體單元之間的一第一最小距離以及一最小閘極長度皆等於100奈米以下製程技術世代的最小特徵尺寸F；以及 其中，該些金屬接點與該些字元線之間的一第二最小距離係取決於該100奈米以下製程技術世代的能力。
- 如請求項8之方法，其中該第二最小距離等於F/2。
- 如請求項8之方法，其中該些記憶體單元的最小單元面積範圍從4F 2至5F 2。
- 如請求項8之方法，更包含： 於該施加該電壓脈衝步驟之前，浮接對應一個或更多未選擇記憶體單元之一條或更多未選擇位元線； 其中，當該施加該電壓脈衝步驟完成後，該一個或更多未選擇記憶體單元係維持在該第一臨界電壓狀態。
- 如請求項8之方法，其中該電荷儲存物質係導電浮閘、電荷陷入介電層、以及奈米晶粒之其一。
- 如請求項8之方法，其中該預設時間的範圍從數百奈秒至數十8微秒。
Applications Claiming Priority (2)
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|---|---|---|---|
| CN202211304155.5 | 2022-10-24 | ||
| CN202211304155.5A CN115579041A (zh) | 2022-10-24 | 2022-10-24 | 一种超短沟道nor闪存阵列、制造工艺及编程方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202418958A true TW202418958A (zh) | 2024-05-01 |
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