CN102800678B - 场边次位线反或nor快闪阵列以及其制造工艺方法 - Google Patents

场边次位线反或nor快闪阵列以及其制造工艺方法 Download PDF

Info

Publication number
CN102800678B
CN102800678B CN201210159412.0A CN201210159412A CN102800678B CN 102800678 B CN102800678 B CN 102800678B CN 201210159412 A CN201210159412 A CN 201210159412A CN 102800678 B CN102800678 B CN 102800678B
Authority
CN
China
Prior art keywords
nvm unit
bit line
source
nvm
drain electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210159412.0A
Other languages
English (en)
Other versions
CN102800678A (zh
Inventor
王立中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhongtian Hongjun Semiconductor Shanghai Co ltd
Original Assignee
FlashSilicon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FlashSilicon Inc filed Critical FlashSilicon Inc
Publication of CN102800678A publication Critical patent/CN102800678A/zh
Application granted granted Critical
Publication of CN102800678B publication Critical patent/CN102800678B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种场边次位线NOR快闪阵列以及其制造工艺方法。本发明场边次位线NOR快闪阵列，是利用和存储器单元的源极/漏极同一类型的杂质，来形成场边次位线。沿着场沟槽氧化物的二侧壁，场边次位线连接多个存储器单元的源极与漏极电极。通过设于中间转折点的电气接点，各场边次位线连接至对应的主位线。因为在被连接的存储器单元的源极/漏极并未包含任何电气接点，所以字元线间距及位线间距适用一特定半导体制造工艺技术时代的最小几何特征。本发明场边次位线NOR快闪阵列具有至少和已知NAND快闪存储器阵列一样高的单元面积密度。同时，本发明依然保留了相对于传统NAND快闪存储器的竞争优势：快速读/写速度以及低操作电压。

Description

场边次位线反或NOR快闪阵列以及其制造工艺方法
技术领域
本发明有关于半导体非挥发性存储器(NVM，non-volatile memory)的阵列(array)架构、以及利用已知互补型金属氧化物半导体(CMOS，Complimentary-Metal-Oxide-Semiconductor)制造工艺技术来制造上述阵列的方法。尤其，本发明多个NOR NVM单元串(cell string)通过多个场边次位线(field side sub-bitline)连接一连串的半导体NVM单元。包含所述多个NORNVM单元串的所述的NOR快闪存储器阵列，具有和已知NAND快闪阵列一样高的单元面积密度(cell area density)。除了提高了单元面积密度之外，本发明依然保留了传统NOR快闪存储器相较于NAND快闪存储器的优势：快速读/写速度以及低操作(operation)电压。
背景技术
半导体非挥发性存储器，尤其是电子可抹除可程式唯读存储器(electrical-erasable-programmable read-only memory，EEPROM)，被广泛地应用于在电子设备(equipment)领域，从电脑、电子通讯硬件至消费性电器产品(consumer appliance)。一般而言，EEPROM在非挥发性存储器领域的机制是用以储存韧体(firmware)与数据，即使系统关机之后，仍可保存该些韧体与数据，而且，日后只要有需要，亦可修改该些韧体与数据。EEPROM单元(cell)储存数据的方式，是通过将电荷载子(charge carrier)从金氧半场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistors，MOSFET)的基板(substrate)注入电荷储存层(charge-storage layer)来调整MOSFET的临界电压(thresholdvoltage)(元件ON/OFF电压)。例如，就n通道MOSFET而言，当电子堆积于晶体管通道区上方的浮栅(floating gate)、或介电层(dielectric layer)、或奈米晶体(nano-crystals)时，导致MOSFET具有相对较高的临界电压。
快闪EEPROM可被视为特殊配置的EEPROM单元阵列，抹除数据时只能一次将所有存储器单元的数据抹除，或者以扇区(sector)为单位进行抹除。根据存储器单元在阵列中的连接配置方式，快闪NVM阵列分成NOR快闪阵列与NAND快闪阵列。请参考图1，NOR快闪阵列以并联(parallel)方式连接多个NVM单元(NVM cell)，其中该些NVM单元的源极(source)连接至一共地(common ground)12，而该些NVM单元的漏极(drain)分别连接至多条位线(bitline)(B1～BM)。在图1的M×N NOR快闪阵列中，沿着x轴方向延伸的各字元线(wordline)包含M个NVM单元，其各自的漏极分别连接至M条位线；而沿着y轴方向延伸的各位线连接了N个NVM单元的漏极。该NOR快闪阵列中所有NVM单元的源极都连接至单一共地(common ground)12。
当一字元线被选择时，和该字元线相连的M个NVM单元皆被启动(activated)。另一方面，和未被选择的多条字元线相连的其他NVM单元则和M条位线电气分离。而透过相连的M条位线，可以检测到M个被选择NVM单元的漏极的电气反应。因为在NOR快闪阵列中偏压(bias)及信号都直接施加至该些被选择NVM单元的电极上，所以，一般来说，相较于NAND快闪阵列，NOR快闪阵列有较快速的读/写存取速度以及较低的操作电压。
NAND快闪阵列以串联方式连接多个NVM单元。不同于NOR快闪阵列的源极接源极、与漏极接漏极的连接配置方式，NAND快闪阵列是将一NVM单元的漏极连接至下一个相邻NVM单元的源极。取决于半导体制造工艺技术时代(process technology node)，单一NAND单元串(cell string)所串接的NVM单元数目从8至32个不等。请参考图2，M×N NAND快闪阵列包含M个NAND单元串，每一NAND单元串包含p(＝8～32)个NVM单元及一选择栅(selectiongate)，该选择栅用以将该NAND单元串连接至对应的主位线。各主位线连接q个NAND单元串，故对M×N NAND快闪阵列而言，每一主位线连接至p×q(＝N)个NVM单元。就每一NAND单元串而言，除了有一个接点(contact)11位在该NAND单元串的末端、用以将该NAND单元串连接至对应的主位线之外，因为各NVM单元的源极与漏极相互重迭，所以串联的各个NVM单元之间没有接点。通常，在NAND快闪阵列中，连接多个NAND单元串的各主位线沿着y轴方向延伸，而各共源极线12沿着x轴方向延伸。相对而言，NOR快闪阵列的各NVM单元均设有一接点11，用以将各自NVM单元的漏极连接至对应的主位线，如图1所示。当p＝1时，一NOR快闪阵列实质上相当于一NAND快闪阵列。一般而言，在一NOR快闪阵列中，包含接点11的各NORNVM单元面积(cell size)为9～10F2，而在一NAND快闪阵列中，各NAND NVM单元面积因为不包含接点，故仅有4～5F2，其中F代表一半导体制造工艺技术时代的最小特征尺寸(minimum feature size)。因此，就相同存储器面积及相同半导体制造工艺技术时代的条件下，NAND快闪阵列的晶片单元阵列面积(chip cell array area)小于(约小40％至50％)NOR快闪阵列的晶片单元阵列面积。换言之，在相同位元储存容量的条件下，具较小单元阵列面积的NAND快闪阵列拥有较低制造成本的竞争优势。
另一方面，若要存取一NAND单元串的一NVM单元时，需施加足够高的电压至未被选择NVM单元的控制栅(control gate)，用以传递偏压至被选择NVM单元的源极与漏极。NAND单元串的存取时间较长，通常大约为数十微秒(microsecond)，这是因为需要一段时间来将未被选择NVM单元的栅极充电至一足够高的电压来导通(turn ON)NVM单元以便在NAND单元串中传递偏压。相较之下，NOR快闪阵列的存取时间一般只需数十奈秒(nanosecond)。因此，就随机读取速度而言，NOR快闪阵列比NAND快闪存储器快数百倍。
就程式化(programming)方式来说，NOR快闪阵列通常采用热载子注入(hot carrier injection)方式，而NAND快闪阵列则采用F/N穿隧效应(Fowler-Nordheim tunneling)方式。相较于热载子注入方式，前述F/N穿隧效应方式需要施加较高电压及维持较长的脉冲(pulse)期间，来获得半导体NVM单元的相同的临界电压变化量(threshold voltage shift)。传统上，使用前述F/N穿隧效应方式的电压范围在17V至22V之间，以及脉冲持续期间的范围在数百微秒至数十毫秒(millisecond)之间。相对而言，使用热载子注入方式的电压范围在3V至10V之间，以及脉冲持续期间的范围在数百奈秒至数十微秒之间。因此，NOR快闪阵列的每次电压脉冲的程式化效率(program efficiency perpulse shot)远高于NAND快闪阵列。
发明内容
本发明的场边次位线NOR快闪阵列通过场边次位线连接多个NVM单元成为一NOR单元串。除了具备快速读/写速度以及低操作电压的特点之外，本发明NOR快闪阵列还具有和NAND快闪阵列相容的单元面积密度。以下，将介绍利用已知金氧半场效应晶体管制造工艺技术来制造本发明场边次位线NOR快闪阵列的制造工艺方法。
本发明的目的之一是，提供了一种非挥发性存储器NVM装置，包含：一存储器单元阵列，包含多个NVM单元，所述多个NVM单元在一基板上被配置为具有列(column)与行(row)的电路组态，各所述的NVM单元具有一电荷储存物质、一控制栅(control gate)、一第一源极/漏极电极以及一第二源极/漏极电极；多条字元线(row lines)，沿着一第一方向延伸，连接同一行的多个NVM单元的控制栅；多条场隔离区(field isolations)，被安排的图案(pattern)是沿着所述的存储器单元阵列的所述的第一方向，位移小于或等于一个列间距(column pitch)；多条位线(column lines)，沿着一第二方向延伸且位在所述多个字元线的上方；以及多条次位线，设于所述多个场隔离区的二侧，沿着一对应场隔离区的一侧延伸的各次位线设于包含一上区段及一下区段，其中，所述的上区段连接排在同一列的连续的一第一数目的NVM单元的第二源极/漏极电极，所述的下区段连接排在其邻列的连续的一第二数目的NVM单元的第一源极/漏极电极，其中，位在一第一层的所述的上区段及所述的下区段是透过多个电气接点的一连接至位在一第二层的一共同位线；以及其中，所述多个第一数目的连续NVM单元以及所述多个第二数目的连续NVM单元并未包含任何电气接点(electric contact)以连接至所述多个位线。
优选的，所述多个第一源极/漏极电极、所述多个第二源极/漏极电极以及所述多个次位线是利用注入一杂质所形成，且所述的杂质具有的导电型态(conductivity type)相反于所述的基板，以及，其中所述多个次位线沿着所述的第二方向延伸于所述多个场隔离区的二侧，并跨越多个硅有效区域，其中所述多个硅有效区域是用以设置所述多个电气接点的区域。
优选的，所述多个场隔离区用以隔离邻近列(column adjacent)的多对次位线，以及其中所述多个场隔离区的深度大于所述多个次位线对的深度。
本发明的目的之一是，提供一种方法，用以形成一导电浮栅非挥发性存储器装置，包含以下步骤：在一基板，注入一杂质以形成多个注入带状区，其中，所述多个注入带状区沿着一第一方向延伸以及所述的杂质的导电型态相反于所述的基板；在所述的基板表面上，依序沉积一第一介电(dielectric)层及一第一多晶硅(poly-silicon)膜；在所述的第一多晶硅膜上，沉积及图案化(pattern)一硬光罩(hard mask)；蚀刻穿透所述的第一介电层及所述的第一多晶硅膜至所述的基板的一深度，藉以在所述的基板的表面上形成多条沟槽，以致于各所述的注入带状区被分成多对被隔开的次位线，同时在所述的基板的表面上选择性地不蚀刻多个接点设置区，其中，各所述的次位线包含一存储器单元阵列中多个NVM单元的源极/漏极电极；在所述的基板的表面上，沉积一第二介电层；在所述的第二介电层上，沉积及图案化一第二多晶硅膜以形成所述多个NVM单元的控制栅；以及在所述多个接点设置区中，形成多个电气接点，以及在多个位线区沉积一导电物质。
本发明的目的之一是，提供一种方法，用以形成一非挥发性存储器NVM装置，包含以下步骤：在一基板，注入一杂质以形成多个注入带状区，其中，所述多个注入带状区沿着一第一方向延伸以及所述的杂质的导电型态相反于所述的基板；在所述的基板的表面，沉积及图案化一硬光罩；蚀刻所述的基板至一深度，藉以在所述的基板的表面上形成多条沟槽，以致于各所述的注入带状区被分成多对被隔开的次位线，同时在所述的基板的表面上选择性地不蚀刻多个接点设置区，其中，各所述的次位线包含一存储器单元阵列中多个NVM单元的源极/漏极电极；在所述的基板的表面上，依序沉积一第一介电层、一电荷储存物质以及一第二介电层；在所述的第二介电层上，沉积及图案化一多晶硅膜以形成所述多个NVM单元的控制栅；以及在所述多个接点设置区中，形成多个电气接点，以及在多个位线区沉积一导电物质。
本发明连接的场边次位线结构能够去除传统NOR快闪阵列中的单元接点。本发明的场边次位线NOR快闪阵列具有至少相当于传统NAND快闪阵列的单元密度，同时，本发明依然保留了相对于传统NAND快闪存储器的竞争优势：快速读/写速度以及低操作电压。
附图说明
图1显示已知NOR快闪阵列的架构示意图；
图2显示已知NAND快闪阵列的架构示意图；
图3显示本发明的场边次位线NOR快闪阵列的一实施例的架构示意图；
图4A及图4B是根据图3分别显示本发明N型场边次位线NOR快闪阵列及P型场边次位线NOR快闪阵列的一部份的横切面图；
图5是根据图3显示本发明的场边次位线NOR快闪阵列的一部份的俯视图；
图6A显示本发明的次位线注入区及注入阻隔(blocking)区的光罩图；
图6B显示本发明的有效区域(active area)及场区域(field area)的光罩图；
图6C显示本发明的次位线注入区、单元阵列有效区域及场区域的重迭图；
图7是根据本发明的一实施例，显示于P型基板中形成N型场边次位线的制造工艺流程模组(process flow module)；
图8是本发明的一实施例，使用多晶硅当作储存物质(浮栅)的快照横切面图；
图9是本发明的一实施例，使用堆迭式氮化物膜(stacked nitride film)当作储存物质的快照横切面图；
图10是本发明的一实施例，使用内建奈米晶粒当作储存物质的快照横切面图。
【主要元件符号说明】
11、31 电气接点       12 地线
16 奈米晶粒膜         17 穿隧氧化物
32 场边次位线         B1～BM 位线
W1～WN 字元线
61 次位线注入阻隔区
62 次位线注入区
63 硅有效区
81 第一多晶硅膜        82 第二多晶硅膜
83 自我对准硅化物
91 氮化物堆迭膜        92 多晶硅膜
401 P型硅基板          402 N型扩散源极/漏极
403 隔离沟槽           406 控制栅极
407 穿隧介电层         408 储存物质
410 耦合介电层
421 N型硅基板         422 P型扩散源极/漏极
具体实施方式
就一特定半导体制造工艺技术时代而言，本发明的场边次位线NOR快闪阵列和已知NAND快闪阵列一样，具有相同的单元阵列面积，同时，依然保留快速读/写速度以及低操作电压的优点。以下的说明将举出本发明的数个较佳的示范实施例，熟悉本领域者应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或实施例中的特征。
本发明的场边次位线NOR快闪阵列通过场边次位线连接多个NVM单元成为一NOR单元串。除了具备快速读/写速度以及低操作电压的特点之外，本发明NOR快闪阵列还具有和NAND快闪阵列相容的单元面积密度。以下，将介绍利用已知金氧半场效应晶体管制造工艺技术来制造本发明场边次位线NOR快闪阵列的制造工艺方法。
图3显示本发明的场边次位线NOR快闪阵列的一实施例的架构示意图。参考图3，本实施例的阵列大小为M×N。根据一特定半导体制造工艺技术的最小控制栅间距(pitch)，由多个NVM单元的控制栅形成的N条字元线(rowlines)沿着x轴方向延伸；而根据一特定半导体制造工艺技术的最小第一金属线间距，由多条第一金属位线形成的M条主位线沿着y轴方向延伸。各场边次位线32分别连接2p个NVM单元的源极/漏极，同时，电气接点(electricalcontact)31位于各场边次位线32中间的转折点(twisted point)，用以连接至对应的主位线(B1～BM)。各场边次位线32终止于二末端，并在该转折点形成一接点31。每一主位线连接q条场边次位线32。由于二相邻场边次位线32各以中间点为中心沿着单一主位线相互交错配置，越过各主位线的每一字元线包含二相邻NVM单元的源极与漏极。因此，对M×N大小的场边次位线NOR快闪阵列而言，一列(column)有N个NVM单元，且N＝p×q。其中，q表示每一主位线所连接的场边次位线32的总数，而p表示每一场边次位线32所连接的NVM单元的总数(2p)的一半。
图4A及图4B分别显示本发明N型与P型场边次位线NOR快闪阵列的横切面图。参考图4A及图4B，P型硅基板401及N型硅基板421的有效表面(active surface)，分别被填入场氧化物(field oxide)的多条隔离沟槽(isolationtrench)403所分隔开来。如图4A所示，沿着隔离沟槽403的二侧壁，N型NVM单元的N型扩散(diffusion)源极/漏极402形成于P型硅基板401的有效表面内。如图4B所示，沿着隔离沟槽403的二侧壁，P型NVM单元的P型扩散源极/漏极422形成于N型硅基板421的有效表面内。NVM单元的通道(channel)区405形成于控制栅极(字元线)406(沿着x轴方向延伸)的下方、以及源极与漏极之间的有效表面上。因此，依据本发明的场边次位线NOR快闪阵列，NVM单元的通道长度与宽度分别等于有效硅区域(active silicon area)的宽度与控制栅极406的宽度。相对而言，已知NVM及NAND快闪阵列的通道长度与宽度分别等于控制栅极的宽度与有效硅区域的宽度。穿隧介电层(tunnelingdielectric)407位在该有效硅基板表面的上方，而一储存物质(storingmaterial)408沉积在穿隧介电层407的上方。储存物质408可以是一层多晶体(poly-crystalline)、氮化硅膜(silicon nitride film)、或奈米晶粒(nano-crystalgrain)。单元控制栅极406位在耦合介电层(coupling dielectric)410的上方，而耦合介电层410也位在储存物质408的上方。如图4A及图4B所示，NVM单元的复合膜堆迭(composite film stack)，由下而上的堆迭顺序，为硅基板、穿隧介电层、储存物质、耦合介电层及控制栅材料。
依据本发明，使用和NVM单元的源极/漏极同一类型的杂质(impurity)，来形成场边次位线32，而场边次位线32连接了位于隔离沟槽403的二侧壁的多个NVM单元的源极/漏极，如图4A及图4B所示。扩散场边次位线32的接面深度(junction depth)(分别相当于图4A中N型扩散源极/漏极402的接面深度及图4B中P型扩散源极/漏极422的接面深度)高于隔离沟槽403的底部(即隔离沟槽403的底部比次位线32的底部更深)，以致于沿着同一隔离沟槽403的二侧壁而形成的二相邻场边次位线32足以被该隔离沟槽403所电气隔离。请参考图5的俯视图，扩散场边次位线32沿着隔离沟槽403的二侧延伸。在此交错的次位线结构中，一侧次位线终止于填入场氧化物的对角形状(diagonal shape)的沟槽，而相邻一侧的次位线跨过中间的转折点延伸至沟槽的另一侧。同时，在场边次位线32中间的该转折点设置了一电气接点(electricalcontact)31，用以将该场边次位线32连接至对应的主位线。
以下实施例，是以多个N-型NVM单元作为图示范例，说明本发明的场边次位线NOR快闪阵列的制造工艺方法，当然，本发明的场边次位线NOR快闪阵列不限于使用多个N-型NVM单元来实施。根据一特定半导体制造工艺技术时代，本发明场边次位线NOR快闪阵列的NVM单元面积是取决于控制栅的间距及第一金属线的间距。F代表一特定半导体制造工艺技术时代的最小特征尺寸。对一特定半导体制造工艺技术时代，控制栅的间距及第一金属线的间距可以等于2F，因此，相较于传统NOR快闪阵列的单元特征面积范围介于9～10F2，本发明的场边次位线NOR快闪阵列的单元特征面积可以仅有4F2。
请参考图3，场边次位线的标号为32。通过使用和NVM单元的源极/漏极同一类型的杂质(impurity)，来形成场边次位线32，而场边次位线32连接了位于浅沟槽403的二侧壁的多个NVM单元的源极/漏极。各场边次位线32终止于其二末端，并利用设于其中点的一电气接点31连接至相对应主位线。由于扩散场边次位线32的接面深度必须高于隔离沟槽403的底部，所以沿着同一隔离沟槽403的二侧壁而形成的二相邻场边次位线32足以被该隔离沟槽403所电气隔离。
为形成图7中的N-型次位线NVM元件，在P-型裸硅基板401上的单元阵列区内进行单元井区注入(cell well implant)，该单元井注入包含深N-型井区隔离、P-型场区(field)及穿透(punch through)注入。如图6A所示，利用一个次位线光罩(photo mask)61来进行单元源极/漏极次位线、以及源极/漏极口袋注入(pocket implant)。对硅具低热扩散系数(low thermal diffusivities)的重离子(heavy ion)物质，例如砷(arsenic)及铟(indium)，是对图6A的区域62注入时的优先选择。在进行前述二种注入时，将能量(energy)、剂量(dosage)及入射角度(incident angle)调整至最佳化，使本发明的场边次位线NOR快闪阵列能达到高元件穿透性、高程式化效率及低次位线电阻值(resistivity)。之后，硅晶片接下来要形成沟槽隔离，即进行一沟槽蚀刻步骤：蚀刻穿透图6A的注入区域62，使得原本单一的次位线，分开成二条隔离的次位线32。
根据本发明一实施例，使用多晶硅(poly-silicon)当作储存物质的浮栅NVM元件，进行一自我对准浅沟渠绝缘(self-aligned shallow trench isolation，SASTI)制造工艺如下。请参考图8，(1)于硅基板401上热生成一穿隧氧化层407。(2)于硅晶片上沉积第一多晶硅膜81及氮化物硬光罩膜(nitride hard mask film)(图未示)。(3)如图6B所示，根据有效区域63，氮化物硬光罩被图案化(patterned)且被蚀刻。氮化物硬光罩只覆盖有效区域63。图6C显示次位线注入区62、有效区域63及场区域403的重迭图。从图6C中可以观察到，次位线注入区62及有效区域63重迭于区域65。(4)进行一沟槽蚀刻步骤。蚀刻穿透第一多晶硅膜81及穿隧氧化层407，并在硅基板401上形成沟槽403，使得沟槽403的深度大于次位线32的接面深度。从图6B中可以观察到，该些沟槽(即场区)403被安排的图案(pattern)，是沿着阵列的x轴方向位移小于或等于一个列间距(column pitch)。(5)在周边MOSFET的栅极氧化物生成步骤之前及在周边MOSFET的井区注入步骤之后，沉积NVM单元的耦合介电堆迭410。(6)沉积于耦合介电层410之上的第二多晶硅膜82被图案化且被蚀刻，以形成NVM元件的控制栅406(即NVM阵列的字元线)。(7)在已知后段金属导线制造工艺中，金属接点及金属线分别设于存储器阵列的电气接点31及列(column)线位置。
因为形成周边MOSFET的制造工艺为目前CMOS制造工艺领域技术领域者所习知，在此不予详述，但为完整交代本发明，仅概述如下。(1)利用离子注入(ion implantation)，形成N型MOSFET井区及P型MOSFET井区。(2)生长MOSFET栅极氧化物(厚及薄)。(3)沉积第二多晶硅栅极。(4)利用光罩及蚀刻制造工艺，形成单元控制栅及周边MOSFET的栅极。(5)利用离子注入，进行MOSFET轻掺杂漏极(lightly doped drain)与口袋。(6)形成MOSFET间隙壁(spacer)。(7)利用注入，形成N型及P型MOSFET的源极与漏极。(8)杂质活化退火(impurity activation anneals)。(9)形成自我对准硅化物(self-alignedsilicide)83。前段制造工艺技术完成周边MOSFET元件及NVM单元元件。
利用后段制造工艺技术，使阵列中的NVM单元元件及电路中的MOSFET元件能够通过隔离介电膜内的导电材质相连接。该后段制造工艺技术包含在接点上形成导电材质、在层间介电层(inter-dielectric layer)形成介层孔(viahole)、以及在层间金属层(inter-metal layer)形成金属线的制造工艺(以下称之为后段金属线制造工艺)。因此，多数个电气接点31形成于场边次位线中间的转折点，而一导电物质沉积于主位线区。
根据本发明一实施例，使用氮化物膜(nitride film)当作储存物质的氮化物NVM元件的横切面图，如图9所示。在形成图7的单元阵列井区及次位线源极/漏极之后，进行以下制造工艺。(1)于硅晶片上沉积一硬光罩膜(图未示)。之后，如图6B所示，根据有效区域63，氮化物硬光罩被图案化且被蚀刻。氮化物硬光罩只覆盖有效区域63。(2)进行一沟槽蚀刻步骤，包含：有效区域被图案化、蚀刻、填充场氧化物及化学机械研磨(Chemical MechanicalPlanarization)。通过蚀刻步骤，硅基板401被蚀刻而形成沟槽403，使得沟槽403的深度大于次位线32的接面深度。从图6B中可以观察到，沟槽(即场区)403被安排的图案，是沿着阵列的x轴方向位移小于或等于一个列间距。(3)进行数次离子注入以形成周边MOSFET各式的井区。(4)于硅基板401上形成一穿隧氧化层407，以及在热生成氧化层407顶端沉积氮化物堆迭膜(nitridebased stacked film)91。(5)生长MOSFET栅极氧化物。(6)沉积及蚀刻多晶硅膜92，以分别形成单元控制栅及周边MOSFET的栅极。(7)进行MOSFET轻掺杂漏极注入。(8)形成MOSFET间隙壁。(9)成N型及P型MOSFET的源极与漏极。(10)杂质活化退火。(11)形成自我对准硅化物83。(12)进行后段金属线制造工艺，包含于场边次位线32中间的转折点形成多数个电气接点31，而在主位线区沉积导电物质。
根据本发明一实施例，使用内建奈米晶粒当作储存物质层的奈米晶体NVM元件的横切面图，如图10所示。在形成图7的单元阵列井区的及次位线源极/漏极之后，进行以下制造工艺。(1)于硅晶片上沉积一硬光罩膜(图未示)。之后，如图6B所示，根据有效区域63，氮化物硬光罩被图案化且被蚀刻。氮化物硬光罩只覆盖有效区域63。(2)进行一沟槽蚀刻步骤，包含：有效区域被图案化、蚀刻、填充场氧化物及化学机械研磨。通过蚀刻步骤，硅基板401被蚀刻而形成沟槽403，使得沟槽403的深度大于次位线32的接面深度。从图6B中可以观察到，沟槽(即场区)403被安排的图案，是沿着阵列的x轴方向位移小于或等于一个列间距。(3)进行数次离子注入以形成周边MOSFET各式的井区。(4)于硅基板401上形成一穿隧氧化层17，并利用化学汽相沉积(chemical vapor deposition)技术，沉积奈米晶粒膜16。或者，将可形成奈米晶粒的成分注入氧化物膜17。退火后，奈米晶粒16就内建于氧化物膜17之内。(5)生长MOSFET栅极氧化层。(6)沉积及蚀刻多晶硅膜92，以分别形成单元控制栅及周边MOSFET的栅极。(7)进行MOSFET轻掺杂漏极注入。(8)形成MOSFET间隙壁。(9)形成N型及P型MOSFET的源极与漏极。(10)杂质活化退火。(11)形成自我对准硅化物83。(12)进行后段金属线制造工艺，包含于场边次位线32中间的转折点形成多数个电气接点31，而在主位线区沉积一导电物质。
以上，已揭露本发明的场边次位线NOR NVM快闪阵列及其制造工艺方法。本发明连接的场边次位线结构能够去除传统NOR快闪阵列中的单元接点。本发明的场边次位线NOR快闪阵列具有至少相当于传统NAND快闪阵列的单元密度，同时，本发明依然保留了相对于传统NAND快闪存储器的竞争优势：快速读/写速度以及低操作电压。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。

Claims (27)

1.一种非挥发性存储器NVM装置，其特征是，包含：
一存储器单元阵列，包含多个NVM单元，所述多个NVM单元在一基板上被配置为具有列与行的电路组态，各所述的NVM单元具有一电荷储存物质、一控制栅、一第一源极/漏极电极以及一第二源极/漏极电极；
多条字元线，沿着一第一方向延伸，连接同一行的多个NVM单元的控制栅；
多条场隔离区，被安排的图案是沿着所述的存储器单元阵列的所述的第一方向，位移小于或等于一个列间距；
多条位线，沿着一第二方向延伸且位在所述多个字元线的上方；以及
多条次位线，设于所述多个场隔离区的二侧，沿着一对应场隔离区的一侧延伸的各次位线包含一上区段及一下区段，其中，所述的上区段连接排在同一列的连续的一第一数目的NVM单元的第二源极/漏极电极，所述的下区段连接排在其邻列的连续的一第二数目的NVM单元的第一源极/漏极电极，其中，位在一第一层的所述的上区段及所述的下区段是透过多个电气接点的一连接至位在一第二层的一共同位线；以及
其中，所述排在同一列的连续的第一数目的NVM单元以及所述排在其邻近列的连续的第二数目的NVM单元并未包含任何电气接点以连接至所述多个位线。
2.如权利要求1所述的非挥发性存储器装置，其特征是，多个所述NVM单元的第一源极/漏极电极、多个所述NVM单元的第二源极/漏极电极以及所述多个次位线是利用注入一杂质所形成，且所述的杂质具有的导电型态相反于所述的基板，以及，其中所述多个次位线沿着所述的第二方向延伸于所述多个场隔离区的二侧，并跨越多个硅有效区域，其中所述多个硅有效区域是用以设置所述多个电气接点的区域。
3.如权利要求2所述的非挥发性存储器装置，其特征是，更包含：
多个半导体区域，使用一制造工艺，注入所述的杂质所形成，其中，所述多个半导体区域沿着所述的第二方向延伸，以及，各所述的半导体区域大于各所述的场隔离区。
4.如权利要求1所述的非挥发性存储器装置，其特征是，所述多个场隔离区用以隔离邻近列的多对次位线，以及其中所述多个场隔离区的深度大于所述多个次位线对的深度。
5.如权利要求1所述的非挥发性存储器装置，其特征是，于每个所述的上区段与所述的下区段的交接处，所述的场隔离区图案在所述的第一方向上产生小于或等于一个列间距的位移。
6.如权利要求1所述的非挥发性存储器装置，其特征是，沿着同一场隔离区的二相邻次位线的第一条次位线终止于所述的场隔离区的第一侧，而位于所述的场隔离区的第二侧的第二条次位线越过一转折处，继续往所述的第一侧延伸，其中在所述的转折处，所述的场隔离区图案在所述的第一方向上产生小于或等于一个列间距的位移。
7.如权利要求6所述的非挥发性存储器装置，其特征是，所述的第二条次位线是通过一电气接点连接至一相对应的位线。
8.如权利要求1所述的非挥发性存储器装置，其特征是，各所述的NVM单元的面积实质上等于4F2，其中，F代表一半导体制造工艺技术时代的最小特征尺寸。
9.如权利要求1所述的非挥发性存储器装置，其特征是，所述多个次位线是利用注入一杂质所形成，且所述的杂质具有的导电型态相同于多个所述NVM单元的第一源极/漏极电极以及多个所述NVM单元的第二源极/漏极电极。
10.如权利要求1所述的非挥发性存储器装置，其特征是，所述的电荷储存物质是导电浮栅、氮化硅膜、以及奈米晶粒的其中之一。
11.如权利要求1所述的非挥发性存储器装置，其特征是，所述的非挥发性存储器装置为一NOR快闪存储器装置。
12.一种形成一导电浮栅非挥发性存储器装置的方法，其特征是，包含以下步骤：
在一基板，注入一杂质以形成多个注入带状区，其中，所述多个注入带状区沿着一第一方向延伸以及所述的杂质的导电型态相反于所述的基板；
在所述的基板表面上，依序沉积一第一介电层及一第一多晶硅膜；
在所述的第一多晶硅膜上，沉积及图案化一硬光罩；
蚀刻穿透所述的第一介电层及所述的第一多晶硅膜至所述的基板的一深度，藉以在所述的基板的表面上形成多条沟槽，以致于各所述的注入带状区被分成多对被隔开的次位线，同时在所述的基板的表面上选择性地不蚀刻多个接点设置区，其中，各所述的次位线包含一存储器单元阵列中多个NVM单元的源极/漏极电极；
在所述的基板的表面上，沉积一第二介电层；
在所述的第二介电层上，沉积及图案化一第二多晶硅膜以形成所述多个NVM单元的控制栅；以及
在所述多个接点设置区中，形成多个电气接点，以及在多个位线区沉积一导电物质；
其中，沿着一沟槽的一侧延伸的各次位线包含一上区段及一下区段，其中，所述的上区段连接排在同一列的连续的一第一数目的NVM单元的第二源极/漏极电极，所述的下区段连接排在其邻近列的连续的一第二数目的NVM单元的第一源极/漏极电极，其中，位在一第一层的所述的上区段及所述的下区段是透过多个电气接点的一连接至位在一第二层的一共同位线；以及
其中，所述排在同一列的连续的第一数目的NVM单元以及所述排在其邻近列的连续的第二数目的NVM单元并未包含任何电气接点以连接至所述多个位线。
13.如权利要求12所述的方法，其特征是，所述多个沟槽的深度大于所述多个次位线及多个所述NVM单元的源极/漏极电极的接面深度。
14.如权利要求12所述的方法，其特征是，所述多个NVM单元在所述的基板上被配置为具有列与行的电路组态，以及各所述的NVM单元具有一浮栅、一控制栅、一第一源极/漏极电极以及一第二源极/漏极电极。
15.如权利要求12所述的方法，其特征是，所述多个沟槽被安排的图案是沿着一第二方向位移小于或等于一个列间距,其中,所述第二方向是多条字元线的延伸方向,以及各字元线是连接同一行的多个NVM单元的控制栅。
16.如权利要求15所述的方法，其特征是，于每个所述的上区段与所述的下区段的交接处，所述的沟槽图案在所述的第二方向上产生小于或等于一个列间距的位移。
17.如权利要求12所述的方法，其特征是，各所述的NVM单元的面积实质上等于4F2，其中，F代表一半导体制造工艺技术时代的最小特征尺寸。
18.如权利要求12项所述的方法，其特征是，所述的非挥发性存储器装置为一NOR快闪存储器装置。
19.一种形成一非挥发性存储器NVM装置的方法，其特征是，包含以下步骤：
在一基板，注入一杂质以形成多个注入带状区，其中，所述多个注入带状区沿着一第一方向延伸以及所述的杂质的导电型态相反于所述的基板；
在所述的基板的表面，沉积及图案化一硬光罩；
蚀刻所述的基板至一深度，藉以在所述的基板的表面上形成多条沟槽，以致于各所述的注入带状区被分成多对被隔开的次位线，同时在所述的基板的表面上选择性地不蚀刻多个接点设置区，其中，各所述的次位线包含一存储器单元阵列中多个NVM单元的源极/漏极电极；
在所述的基板的表面上，依序沉积一第一介电层、一电荷储存物质以及一第二介电层；
在所述的第二介电层上，沉积及图案化一多晶硅膜以形成所述多个NVM单元的控制栅；以及
在所述多个接点设置区中，形成多个电气接点，以及在多个位线区沉积一导电物质；
其中，沿着一沟槽的一侧延伸的各次位线包含一上区段及一下区段，其中，所述的上区段连接排在同一列的连续的一第一数目的NVM单元的第二源极/漏极电极，所述的下区段连接排在其邻列的连续的一第二数目的NVM单元的第一源极/漏极电极，其中，位在一第一层的所述的上区段及所述的下区段是透过多个电气接点的一连接至位在一第二层的一共同位线；以及
其中，所述排在同一列的连续的第一数目的NVM单元以及所述排在其邻近列的连续的第二数目的NVM单元并未包含任何电气接点以连接至所述多个位线。
20.如权利要求19所述的方法，其特征是，所述的电荷储存物质是氮化硅膜、以及奈米晶体膜的其中之一。
21.如权利要求20所述的方法，其特征是，当所述的电荷储存物质层为奈米晶体膜时，所述的奈米晶体膜为化学汽相沉积膜以及被注入奈米晶体成分的氧化物膜的其中之一。
22.如权利要求19所述的方法，其特征是，所述多个沟槽的深度大于所述多个次位线及多个所述NVM单元的源极/漏极电极的接面深度。
23.如权利要求19所述的方法，其特征是，所述多个NVM单元在所述的基板上被配置为具有列与行的电路组态，以及各所述的NVM单元具有一电荷储存物质层、一控制栅、一第一源极/漏极电极以及一第二源极/漏极电极。
24.如权利要求19所述的方法，其特征是，所述多个沟槽被安排的图案是沿着一第二方向位移小于或等于一个列间距,其中,所述第二方向是多条字元线的延伸方向,以及各字元线是连接同一行的多个NVM单元的控制栅。
25.如权利要求24所述的方法，其特征是，于每个所述的上区段与所述的下区段的交接处，所述的沟槽图案在所述的第二方向上产生小于或等于一个列间距的位移。
26.如权利要求21所述的方法，其特征是，各所述的NVM单元的面积实质上等于4F2，其中，F代表一半导体制造工艺技术时代的最小特征尺寸。
27.如权利要求19所述的方法，其特征是，所述的非挥发性存储器装置为一NOR快闪存储器装置。
CN201210159412.0A 2011-05-23 2012-05-21 场边次位线反或nor快闪阵列以及其制造工艺方法 Expired - Fee Related CN102800678B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/113,886 US8415721B2 (en) 2011-05-23 2011-05-23 Field side sub-bitline nor flash array and method of fabricating the same
US13/113,886 2011-05-23

Publications (2)

Publication Number Publication Date
CN102800678A CN102800678A (zh) 2012-11-28
CN102800678B true CN102800678B (zh) 2014-12-10

Family

ID=47199739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210159412.0A Expired - Fee Related CN102800678B (zh) 2011-05-23 2012-05-21 场边次位线反或nor快闪阵列以及其制造工艺方法

Country Status (4)

Country Link
US (2) US8415721B2 (zh)
KR (1) KR101393133B1 (zh)
CN (1) CN102800678B (zh)
TW (1) TWI457936B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8254173B2 (en) * 2010-08-31 2012-08-28 Micron Technology, Inc. NAND memory constructions
US8415721B2 (en) * 2011-05-23 2013-04-09 Flashsilicon Incorporation Field side sub-bitline nor flash array and method of fabricating the same
US9048137B2 (en) * 2012-02-17 2015-06-02 Flashsilicon Incorporation Scalable gate logic non-volatile memory cells and arrays
US8879323B2 (en) 2012-11-21 2014-11-04 Flashsilicon Incorporation Interconnection matrix using semiconductor non-volatile memory
TWI469272B (zh) * 2012-12-20 2015-01-11 Winbond Electronics Corp Ｎａｎｄ快閃記憶體之鑲嵌結構的製造方法
US8988104B2 (en) 2013-02-27 2015-03-24 Flashsilicon Incorporation Multiple-time configurable non-volatile look-up-table
US9570456B1 (en) 2015-07-22 2017-02-14 United Microelectronics Corp. Semiconductor integrated device including capacitor and memory cell and method of forming the same
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
TWI605548B (zh) * 2016-05-04 2017-11-11 旺宏電子股份有限公司 記憶體結構及其製造方法
US9685239B1 (en) * 2016-10-12 2017-06-20 Pegasus Semiconductor (Beijing) Co., Ltd Field sub-bitline nor flash array
US10692874B2 (en) * 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
CN111223511A (zh) * 2019-12-30 2020-06-02 深圳市芯天下技术有限公司 一种存储器及其存储单元
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
CN113496896B (zh) * 2020-04-08 2024-04-16 北方集成电路技术创新中心(北京)有限公司 半导体结构及其形成方法
CN112201291B (zh) * 2020-09-11 2021-08-17 中天弘宇集成电路有限责任公司 Nor闪存电路及数据写入方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1401140A (zh) * 2000-08-14 2003-03-05 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
CN101452937A (zh) * 2007-11-30 2009-06-10 上海华虹Nec电子有限公司 一次可编程非挥发性存储器芯片单元及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3370563B2 (ja) 1997-07-09 2003-01-27 シャープ株式会社 不揮発性半導体記憶装置の駆動方法
US6072720A (en) * 1998-12-04 2000-06-06 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried bitline
JP3694422B2 (ja) 1999-06-21 2005-09-14 シャープ株式会社 ロウデコーダ回路
US6275414B1 (en) * 2000-05-16 2001-08-14 Advanced Micro Devices, Inc. Uniform bitline strapping of a non-volatile memory cell
US6380576B1 (en) * 2000-08-31 2002-04-30 Micron Technology, Inc. Selective polysilicon stud growth
TW519715B (en) * 2002-01-16 2003-02-01 Macronix Int Co Ltd Testing device and method of mask ROM
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6894915B2 (en) * 2002-11-15 2005-05-17 Micron Technology, Inc. Method to prevent bit line capacitive coupling
JP2008205187A (ja) 2007-02-20 2008-09-04 Sharp Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8415721B2 (en) * 2011-05-23 2013-04-09 Flashsilicon Incorporation Field side sub-bitline nor flash array and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1401140A (zh) * 2000-08-14 2003-03-05 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
CN101179079A (zh) * 2000-08-14 2008-05-14 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
CN101452937A (zh) * 2007-11-30 2009-06-10 上海华虹Nec电子有限公司 一次可编程非挥发性存储器芯片单元及其制备方法

Also Published As

Publication number Publication date
US20120299079A1 (en) 2012-11-29
US8716138B2 (en) 2014-05-06
US20130178026A1 (en) 2013-07-11
US8415721B2 (en) 2013-04-09
CN102800678A (zh) 2012-11-28
TWI457936B (zh) 2014-10-21
TW201248634A (en) 2012-12-01
KR101393133B1 (ko) 2014-05-08
KR20120130721A (ko) 2012-12-03

Similar Documents

Publication Publication Date Title
CN102800678B (zh) 场边次位线反或nor快闪阵列以及其制造工艺方法
US9099527B2 (en) Non-volatile memory device and method of manufacturing the same
US9362305B2 (en) Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same
US5646430A (en) Non-volatile memory cell having lightly-doped source region
KR101760658B1 (ko) 비휘발성 메모리 장치
CN101164169B (zh) Nand闪存中阵列源极线的形成方法
US4924437A (en) Erasable programmable memory including buried diffusion source/drain lines and erase lines
KR101255527B1 (ko) 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및 어레이, 이의프로그래밍, 삭제와 판독 방법, 및 제조 방법
KR100944649B1 (ko) 비휘발성 메모리 및 그 형성 방법
US20040004863A1 (en) Nonvolatile electrically alterable memory device and array made thereby
KR20060046773A (ko) 고밀도로 패킹된 메모리 게이트들을 갖는 ｎａｎｄ 플래시메모리 및 그 제조 방법
KR20220158425A (ko) 게이트 퍼스트 공정을 통해 제조되는 3차원 플래시 메모리
US7710787B2 (en) Method of erasing an EEPROM device
JP5597672B2 (ja) フィールドサイドサブビットラインｎｏｒフラッシュアレイ及びその製造方法
US10868023B2 (en) Non-volatile memory array
US9318497B2 (en) Nonvolatile memory devices having single-layered floating gates
US20090085069A1 (en) NAND-type Flash Array with Reduced Inter-cell Coupling Resistance
JP2004158614A (ja) 不揮発性半導体メモリ装置およびそのデータ書き込み方法
US6882001B2 (en) Electrically-programmable non-volatile memory cell
KR102603208B1 (ko) 3차원 플래시 메모리의 개선된 프로그램 동작 방법
WO2008141182A1 (en) Electrically alterable non-volatile memory and array
KR20110135753A (ko) 비휘발성 메모리 장치
US7671403B2 (en) P-channel NAND in isolated N-well
CN115579041A (zh) 一种超短沟道nor闪存阵列、制造工艺及编程方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151014

Address after: Beijing City, Chaoyang District Wangjing four district 100102 Building No. 7 East 22 2205-1 room

Patentee after: Zhongtian Hongjun Semiconductor Co.,Ltd.

Address before: California, USA

Patentee before: FlashSilicon Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Room 2205-1, 22 floors, Building 7, Wangjing Dongyuan District 4, Chaoyang District, Beijing 100102

Patentee after: PEGASUS SEMICONDUCTOR (BEIJING) CO.,LTD.

Address before: Room 2205-1, 22 floors, Building 7, Wangjing Dongyuan District 4, Chaoyang District, Beijing 100102

Patentee before: Zhongtian Hongjun Semiconductor Co.,Ltd.

CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: 201306 C, 888, west two road, Nanhui new town, Pudong New Area, Shanghai

Patentee after: ZHONGTIAN HONGJUN SEMICONDUCTOR (SHANGHAI) Co.,Ltd.

Address before: Room 2205-1, 22 floors, Building 7, Wangjing Dongyuan District 4, Chaoyang District, Beijing 100102

Patentee before: PEGASUS SEMICONDUCTOR (BEIJING) CO.,LTD.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20191119

Address after: 201203 Room 201 and 202, 2 / F, No. 1 zhangrun building, Lane 61, shengxia Road, China (Shanghai) pilot Free Trade Zone

Patentee after: Zhongtian Hongyu integrated circuit Co.,Ltd.

Address before: The new town of Pudong New Area Nanhui lake west two road 201306 Shanghai City No. 888 building C

Patentee before: ZHONGTIAN HONGJUN SEMICONDUCTOR (SHANGHAI) Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220620

Address after: 201306 building C, No. 888, Huanhu West 2nd Road, Lingang New District, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Patentee after: ZHONGTIAN HONGJUN SEMICONDUCTOR (SHANGHAI) Co.,Ltd.

Address before: Room 201 and 202, 2 / F, No.1 zhangrun building, Lane 61, shengxia Road, China (Shanghai) pilot Free Trade Zone, 201203

Patentee before: Zhongtian Hongyu integrated circuit Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141210