JP5597672B2 - フィールドサイドサブビットラインnorフラッシュアレイ及びその製造方法 - Google Patents
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Description
以下の実施例は、複数のN-型NVMセルを例として図に示し、本発明のフィールドサイドサブビットラインNORフラッシュアレイの製造方法を説明する。当然、本発明のフィールドサイドサブビットラインNORフラッシュアレイは、複数のN-型NVMセルを使用しての実施に制限されない。特定半導体プロセステクノロジーノードに基づき、本発明のフィールドサイドサブビットラインNORフラッシュアレイのNVMセル面積はコントロールゲートのピッチ及び第一金属線のピッチによって決まる。Fは特定半導体プロセステクノロジーノードの最小形状を表す。特定半導体プロセステクノロジーノードにとって、コントロールゲートのピッチ及び第一金属線のピッチは、2Fに等しくできるので、従来のNORフラッシュアレイのセルの特徴面積が9〜10F2であるのに対して、本発明のフィールドサイドサブビットラインNORフラッシュアレイのセルの特徴面積は僅か4F2に過ぎない。
31 電気接点
12 アース線
16 ナノクリスタル膜
17 トンネル酸化物
32 フィールドサイドサブビットライン
B1〜BM ビットライン
W1〜WN ワードライン
61 サブビットラインインプラントブロッキング領域
62 サブビットラインインプラント領域
63 シリコン活性領域
81 第一ポリシリコン膜
82 第二ポリシリコン膜
83 SALICIDE(self-aligned silicide)
91 窒化物堆積膜
92 ポリシリコン膜
401 P型シリコン基板
402 N型拡散ソース/ドレイン
403 分離溝
406 コントロールゲート
407 トネリング誘電層
408 蓄積物質
410 カップリング誘電層
421 N型シリコン基板
422 P型拡散ソース/ドレイン
Claims (29)
- メモリセルアレイと、複数本のワードライン(row lines)と、複数のフィールド分離領域(Field isolations)と、複数本のビットライン(column lines)と、複数本のサブビットラインとを含む不発揮性メモリ(NVM)であって、
前記メモリセルアレイは、複数のNVMセルを含み、前記NVMセルは基板上に列(column)と行(row)を有するように配置された回路構造であり、各前記NVMセルは電荷蓄積物質、コントロールゲート(control gate)、第一ソース/ドレイン及び第二ソース/ドレインを有し、
前記ワードラインは、第一方向に延伸し、同一行の複数のNVMセルのコントロールゲートに接続され、
前記フィールド分離領域は、設けられたパターンが前記メモリセルアレイの前記第一方向に沿って、一つの列ピッチ(column pitch)よりも小さく又は等しく変移し、
前記ビットラインは、第二方向へ延伸し、且つ前記ワードラインの上方に位置し
前記サブビットラインは、前記フィールド分離領域の二つの側に設けられ、対応するフィールド分離領域の一方側に沿って延伸する各サブビットラインは上段部及び下段部を含み、そのうち、前記上段部は同一列に配列された連続する第一数量のNVMセルの第二ソース/ドレインに接続され、前記下段部がそれに隣接する列に配列された連続する第二数量のNVMセルの第一ソース/ドレインに接続され、そのうち、第一層に位置する前記上段部及び前記下段部は、複数の電気接点のうちの1つにより第二層に位置する共通ビットラインに接続されており、
そのうち、前記第一数量の連続するNVMセル及び前記第二数量の連続するNVMセルは前記ビットラインに接続する如何なる電気接点(electric contact)を含まないことを特徴とする不発揮性メモリ。 - 前記第一ソース/ドレイン、前記第二ソース/ドレイン及び前記サブビットラインは、不純物をインプラントすることにより形成され、且つ前記不純物が有する導電タイプ(conductivity type)は、前記基板とは相反し、
又、前記サブビットラインは、前記第二方向にそって前記フィールド分離領域の二つ側へ延伸し、複数のシリコン活性領域を跨ぎ、
そのうち、前記シリコン活性領域が、前記電気接点を設置する領域であることを特徴とする請求項1記載の不発揮性メモリ。 - 前記不純物をインプラントする工程により形成される複数の半導体領域を更に含み、
そのうち、前記半導体領域は前記第二方向に沿って延伸することを特徴とする請求項2記載の不発揮性メモリ。 - 前記フィールド分離領域が、隣接する列(column adjacent)の複数の対のサブビットラインを分離し、
そのうち前記フィールド分離領域の深さは、前記サブビットラインの深さよりも大きいことを特徴とする請求項1記載の不発揮性メモリ。 - 前記上端部と前記下段部の接合箇所毎で、前記フィールド分離領域のパターンが前記第一方向に一つの列ピッチより小さく又は等しく変移して生成されることを特徴とする請求項1記載の不発揮性メモリ。
- 同一フィールド分離領域にそって隣接する二つのサブビットラインの第一サブビットラインは、前記フィールド分離領域の第一側で止まり、前記フィールド分離領域に位置する第二側の第二サブビットラインが捻れ点を超えて、前記第一側へ延伸し続け、
そのうち、前記捻れ点において、前記フィールド分離領域パターンが前記第一方向へ一つの列ピッチよりも小さいか又は等しい偏移を生成することを特徴とする請求項1記載の不発揮性メモリ。 - 前記第二サブビットラインは、電気接点により対応するビットラインに接続されることを特徴とする請求項6記載の不発揮性メモリ。
- 各前記NVMセルの面積は、実質的に4F2に等しく、Fは半導体プロセステクノロジーノード(process technology node)の最小形状(feature size)を表すことを特徴とする請求項1記載の不発揮性メモリ。
- 前記サブビットラインは、不純物をインプラントすることにより形成され、且つ前記不純物が有する導電タイプは前記第一ソース/ドレイン及び前記第二ソース/ドレインと同様であることを特徴とする請求項1記載の不発揮性メモリ。
- 前記電荷蓄積物質は、導電フローティングゲート(floating gate)、窒化シリコン膜(silicon nitride film)及びナノクリスタル粒(nano-crystal grain)のうちの一つであることを特徴とする請求項1記載の不発揮性メモリ。
- NORフラッシュメモリであることを特徴とする請求項1記載の不発揮性メモリ。
- 基板に、不純物をインプラントして複数のインプラントバンド領域を形成し、そのうち、前記インプラントバンド領域が第一方向へ延伸し、前記不純物の導電タイプが前記基板に相反する工程と、
前記基板表面に、第一誘電層(dielectric)と第一ポリシリコン(poly-silicon)膜を順に蒸着する工程と、
前記第一ポリシリコン膜に、ハードマスク(hard mask)を蒸着し、パターン化する工程と、
前記第一誘電層と前記第一ポリシリコン膜を前記基板の所定深さまでエッチングし、前記基板の表面に複数の溝を形成することにより、各前記インプラントバンド領域が複数の対に分離されたサブビットラインを形成し、同時に、前記基板の表面において複数の接点設置領域を選択的にエッチングせず、そのうち、各前記サブビットラインがメモリセルアレイにおいて複数のNVMセルのソース/ドレインを含む工程と、
前記基板の表面に、第二誘電層を蒸着する工程と、
前記第二誘電層に、第二ポリシリコン膜を蒸着しパターン化して前記NVMセルのコントロールゲートを形成する工程と、
前記接点設置領域において、複数の電気接点を形成し、複数のビットライン領域に導電物質を蒸着する工程と
を含むことを特徴とする導電フローティングゲート不発揮性メモリの形成方法。 - 前記溝の深さは前記サブビットライン及び前記ソース/ドレインの接合深さよりも大きいことを特徴とする請求項12記載の方法。
- 前記NVMセルが前記基板上に列(column)と行(row)を有するように配置された回路構造であり、各前記NVMセルがフローティングゲート、コントロールゲート、第一ソース/ドレイン及び第二ソース/ドレインを有することを特徴とする請求項12記載の方法。
- 溝の一側に沿って延伸する各サブビットラインが、上段部及び下段部を有し、そのうち、前記上段部が同一列に配列された連続する第一数量のNVMセルの第二ソース/ドレインに接続され、前記下段部がそれに隣接する列に配列された連続する第二数量のNVMセルの第一ソース/ドレインに接続され、そのうち、第一層に位置する前記上段部及び前記下段部は、複数の電気接点のうちの1つにより第二層に位置する共通ビットラインに接続されていることを特徴とする請求項14記載の方法。
- 前記第一数量の連続するNVMセル及び前記第二数量の連続するNVMセルが前記ビットラインに接続する如何なる電気接点を含まないことを特徴とする請求項15記載の方法。
- 前記溝が設けられたパターンは、前記NVMセルの前記第二方向に沿って一つの列ピッチよりも小さいか又は等しく変移することを特徴とする請求項15記載の方法。
- 前記上段部と前記下段部の各接合箇所において、前記フィールド分離領域のパターンは前記第一方向に一つの列ピッチより小さいか又は等しく変移して生成されることを特徴とする請求項17記載の方法。
- 各前記NVMセルの面積は実質的に4F2に等しく、Fは半導体プロセステクノロジーノード(process technology node)の最小形状(feature size)を表すことを特徴とする請求項12記載の方法。
- 前記不発揮性メモリがNORフラッシュメモリであることを特徴とする請求項12記載の方法。
- 基板に、不純物をインプラントして複数のインプラントバンド領域を形成し、そのうち、前記インプラントバンド領域が第一方向へ延伸し、前記不純物の導電タイプが前記基板に相反する工程と、
前記基板表面に、ハードマスク(hard mask)を蒸着し、パターン化する工程と、
前記基板を所定深さまでエッチングし、前記基板の表面に複数の溝を形成することにより、各前記インプラントバンド領域が複数の対に分離されたサブビットラインを形成し、同時に、前記基板の表面において複数の接点設置領域を選択的にエッチングせず、そのうち、各前記サブビットラインがメモリセルアレイにおいて複数のNVMセルのソース/ドレインを含む工程と、
前記基板の表面に、第一誘電層と、電荷蓄積物質と、第二誘電層を順に蒸着する工程と、
前記第二誘電層に、ポリシリコン膜を蒸着しパターン化して前記NVMセルのコントロールゲートを形成する工程と、
前記接点設置領域において、複数の電気接点を形成し、複数のビットライン領域に導電物質を蒸着する工程と、を含み、
そのうち、前記NVMセルが前記基板上に列(column)と行(row)を有するように配置された回路構造であり、各前記NVMセルが電荷蓄積物質層、コントロールゲート、第一ソース/ドレイン及び第二ソース/ドレインを有し、
溝の一側に沿って延伸する各サブビットラインが、上段部及び下段部を有し、そのうち、前記上段部が同一列に配列された連続する第一数量のNVMセルの第二ソース/ドレインに接続され、前記下段部がそれに隣接する列に配列された連続する第二数量のNVMセルの第一ソース/ドレインに接続され、そのうち、第一層に位置する前記上段部及び前記下段部は、複数の電気接点のうちの1つにより第二層に位置する共通ビットラインに接続されていることを特徴とする不発揮性メモリの形成方法。 - 前記電荷蓄積物質が、窒化シリコン膜及びナノクリスタル膜のうち一つであることを特徴とする請求項21記載の方法。
- 前記電荷蓄積物質層がナノクリスタル膜である時、前記ナノクリスタル膜が化学気相蒸着(Chemical Vapor Deposition)膜及びナノクリスタル成分がインプラントされた酸化物膜のうちの一つであることを特徴とする請求項22記載の方法。
- 前記溝の深さが前記サブビットライン及び前記ソース/ドレインの接合深さより大きいことを特徴とする請求項21記載の方法。
- 前記第一数量の連続するNVMセル及び前記第二数量の連続するNVMセルが前記ビットラインに接続する如何なる電気接点を含まないことを特徴とする請求項21記載の方法。
- 前記溝が設けられたパターンは、前記NVMセルの前記第二方向に沿って一つの列ピッチよりも小さいか又は等しく変移することを特徴とする請求項21記載の方法。
- 前記上段部と前記下段部の各接合箇所において、前記溝のパターンは前記第二方向に一つの列ピッチより小さいか又は等しく変移して生成されることを特徴とする請求項26記載の方法。
- 各前記NVMセルの面積は、実質的に4F2に等しく、Fは半導体プロセステクノロジーノードの最小形状を表すことを特徴とする請求項21記載の方法。
- 前記不発揮性メモリがNORフラッシュメモリであることを特徴とする請求項21記載の方法。
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