CN104303310A - 可缩放门逻辑非易失性存储器单元及阵列 - Google Patents
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Abstract
本发明揭露一种可缩放门逻辑非易失性存储器(SGLNVM)元件，是使用传统互补式金属氧化物半导体工艺。具有逻辑门元件的最小栅极长度和宽度的SGLNVM元件的浮动栅极形成浮动栅极金属氧化物半场效晶体管。具最小栅极长度的浮动栅极延伸超过硅主动区域，而该浮动栅极和嵌入至硅基底(井)的控制栅极之间，透过一绝缘介电层产生一电容耦合。该嵌入式控制栅极是由一浅半导体所形成，该浅半导体的电传导型相反于该硅基底或井。复数个SGLNVM单元被配置为一NOR型快闪存储器单元阵列，其中，每一对SGLNVM单元共用连接于一共地线的源极电极，而其二漏极连接至两条不同的位线。透过一虚拟浮动栅极将相邻的二对NOR型SGLNVM单元之间实体分隔及电性隔离以最小化单元尺寸。
Description
技术领域
本发明有关于逻辑半导体非易失性存储器(non-volatile memory，NVM)单元元件(cell device)及其单元阵列配置(cell array arrangement)。本发明所揭露的逻辑半导体非易失性存储器单元可使用传统互补式金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)工艺，制作出的单一层(single layer)逻辑门(logic gate)当作电荷储存材质(charge storing material)。特别地，本发明可缩放门逻辑非易失性存储器(scalable gate logic non-volatile memory，SGLNVM)单元元件是根据逻辑门元件(logicgate device)的最小栅极长度和宽度而形成，同时逻辑半导体非易失性存储器单元的控制栅极(control gate)是由一嵌入(embedded)于基底(substrate)(井(well))中的浅半导体(shallow semiconductor)所构成，且该浅半导体的电传导型(conductivity type)系相反于该基底(井)。SGLNVM快闪(flash)存储器单元阵列是由复数个反或型(NOR-type)非易失性存储器单元元件配对(pair)所构成，相邻的二对反或型非易失性存储器单元元件配对间被一虚拟浮动栅极(dummy floating gate)所分隔，以最小化阵列尺寸(array size)。
背景技术
互补式金属氧化物半导体(CMOS)工艺已成为特定应用集成电路(ApplicationSpecific Integrated Circuit，ASIC)最普遍的工艺。一特定应用集成电路于单一集成电路或芯片(chip)上，包含元件或系统的特定功能。在数字时代，几乎所有的电子元件或设备皆由集成电路芯片控制及操作。因应不同的应用，集成电路或芯片必须具备修改该特定功能或组态(configuration)的弹性。例如，初始程序化(initial programming)及组态一微处理器(microprocessor)时，需要有一可程序非易失性存储器来储存程序化指令(programmed instruction)。即使在供给电子系统的电力被切断(off)时，该非易失性存储器仍会保留所储存的数字信息。当电子系统被导通(on)时，即可恢复(recall)所储存的数字信息或指令。此外，在开发过程中，可容许随时更改程序化指令而无须改变硬件。在电子系统中，非挥发存储器的储存程序化指令及资料的任务是由电子可抹除可程序只读存储器(electrical erasable programmable read-only memory，EEPROM)元件所完成。EEPROM是一半导体非易失性存储器，经由施加电压偏压于其存储器元件的电极，可抹除(erase)和程序化该EEPROM。EEPROM通常是以逐个单元为基础(cell-by-cell basis)来被操作。因此，EEPROM须具有一存取(access)金属氧化物半场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)来存取储存存储器单元。一般而言，EEPROM为包含至少两个晶体管(2T)的存储器单元(存取晶体管+储存晶体管(storing transistor))。电子可程序只读存储器(electrical programmable read-onlymemory，EPROM)是另一种半导体非易失性存储器，只包含单一储存晶体管(1T)，而没有存取晶体管。然而，电子可程序只读存储器需要紫外光(Ultra-Violate，UV)以执行抹除操作(erase operation)。在后来的发展，以EPROM(1T)阵列结构为基础的EEPROM，已被具体地配置于快闪EEPROM中，该快闪EEPROM可以进行整体性的(global)电子式抹除，也就是逐页(page-by-page)或逐区(sector-by-sector)的电子式抹除。
在传统EEPROM工艺中，EEPROM存储器单元的控制栅极通常被制作而形成于一隔离导电层的上方，例如用以储存电荷的浮动栅极或是如氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)的介电层堆迭(stack of dielectric layers)的上方，而该控制栅极及该隔离导电层都位在硅通道表面(silicon channel surface)的上方。相较于广泛应用在大多数ASIC制造的传统CMOS工艺，只有单一导电栅极层(conducting gate layer)作为逻辑MOSFET元件的控制栅极。为制作额外的电荷储存层，该EEPROM工艺需要多一些工艺步骤，例如:薄膜沉积(film deposition)、蚀刻(etch)及使图案成型(pattern)的光蚀刻(photolithography)。这些额外的工艺步骤导致制造成本增加、工艺复杂度增加、影响良率及较长的工艺工时。因此，对于嵌入式EEPROM ASIC而言，如何利用与CMOS基线(baseline)工艺相容方式来制造出无额外储存层的EEPROM，是业界面临的难题。
第一个以传统CMOS工艺制造的单层多晶硅(single-poly)浮动栅极EEPROM单元元件，是由Ohsaki等人所提出，并发表于1994年的期刊:IEEE Journal of Solid-state,vol.29,No.3,Mar.1994,pp.311-316。如图1a所示，在CMOS中的P型MOSFET 11的源极(source)、漏极(drain)和N型井电极(electrode)都连接在一起，以形成EEPROM元件10的控制栅极，而CMOS的栅极则不连接至外部电极而形成EEPROM元件10的浮动栅极以储存电荷。在CMOS中的N型MOSFET 12的源极、漏极和基底电极分别形成该EEPROM元件10的源极、漏极和基底电极。然而，图1b所显示的原始元件的阵列结构，具有高程序化电压和电流、高电压抹除操作及缓慢复杂读取(read access)等缺点。上述快闪EEPROM的问题普遍发生于所谓”虚拟接地(virtual ground)”的阵列结构中。由于程序化和抹除的功能不佳，程序化/抹除的干扰非常严重，且程序化/抹除循环(cycling)的次数很低。为了解决不佳的程序化/抹除功能，元件科技员开始增加更多的结构以补救上述问题。例如，美国专利号码6,191,980的专利文献中，Kelly等人应用一额外电容器(extra-capacitor)以增加抹除操作时的控制栅极电容耦合(capacitivecoupling)；美国专利公告号码US 5,301,150文献中，Sullivan等人应用一个大的N型井以增加控制栅极电容耦合；美国专利公告号码US 5,504,706文献中，D’Arrigo等人应用三井(triple-wells)于N型MOSFET以进行负电压操作，及一额外布植(extra implant)工艺以在单层多晶硅EEPROM单元中形成一重掺杂(heavy doped)N型控制栅极；美国专利公告号码US 6,329,240文献中，Hsu等人应用一冠型电容器(crown capacitor)以增加P型EEPROM元件的控制栅极电容耦合；美国专利公告号码US 7,800,156文献中，Roizin等人应用不对称的高压和低压晶体管以形成单层多晶硅EEPROM单元。然而，增加构造至单层多晶硅NVM单元中，会增加单元尺寸及制造复杂度。
本发明应用传统CMOS工艺中MOSFET的最小栅极长度和宽度，以形成快闪EEPROM元件的浮动栅极和源/漏电极。无需自传统CMOS基线工艺中增加额外工艺步骤，本发明快闪EEPROM元件的控制栅极是由嵌入于硅基底(井)的浅半导体所构成，而该浅半导体的电传导型相反于该基底(井)，同时，本发明快闪EEPROM元件的控制栅极是经由一绝缘介电层(insulation dielectric)，而电容耦合至延伸的浮动栅极。
发明内容
本发明可缩放门逻辑非易失性存储器(SGLNVM)元件是以标准CMOS工艺来制造。SGLNVM单元的浮动栅极的栅极长度是根据一逻辑工艺技术世代(logic processtechnology node)的最小栅极长度来定义，而一逻辑工艺技术世代的最小栅极长度为该工艺技术世代的特征尺寸(feature size)，以”F”表示。一MOSFET元件的最小栅极宽度通常是由该工艺技术世代的最小主动区域(active area)宽度所定义。因此，SGLNVM单元的最小浮动栅极长度和最小主动区域宽度形成浮动栅极MOSFET的最小通道(channel)长度和宽度。具最小栅极长度的浮动栅极延伸超过一硅主动区域，而在该浮动栅极204和嵌入至硅基底(井)的控制栅极220之间形成介于一电容耦合，其中该浮动栅极和控制栅极之间是以一绝缘介电层219电性相隔。该嵌入式控制栅极220是由一浅半导体所形成，而该浅半导体的电传导型是相反于该硅基底(井)。浅控制栅极半导体是由利用N型离子布植(ion implantation)至P型基底或利用P型离子布植至N型井的方式所形成，而使得接面(junction)深度位于场隔离区(field isolation)211底部的上方(换言之，控制栅极220的底部高于场隔离区211的底部)。一实施例中，于传统CMOS工艺中，可使用同一掩膜层(masking layer)，将N型SGLNVM元件的离子布植并入P型MOSFET的临界电压(threshold voltage)离子布植。于传统CMOS工艺中，可使用同一掩膜层，将P型SGLNVM元件的离子布植并入N型MOSFET的临界电压离子布植。
复数个SGLNVM单元被配置为一NOR型快闪存储器单元阵列，其中，每一对SGLNVM单元共用连接于一共地线(common ground line)的源极电极，而其二漏极连接至两条不同的位线(bitline)。透过一虚拟浮动栅极将相邻的二对NOR型SGLNVM单元之间实体分隔及电性隔离。图2a为N型SGLNVM快闪存储器单元阵列的俯视图。图2b和图2c分别为图2a中切线”A1”和切线”B1”的剖面图。图2d显示m×n的N型SGLNVM快闪存储器单元阵列的架构示意图。例如，图2d的一对NOR型SGLNVM单元PP共用连接于一共地线G的源极电极，而其二漏极连接至两条相对应的位线BP和BP+1。
如同利用传统CMOS工艺的N型MOSFET，该N型SGLNVM快闪存储器单元阵列接受相同的P型井离子布植、N型轻掺杂漏极(lightly doped drain，LDD)和P型口袋(pocket)离子布植，以及高剂量的N-型源/漏极离子布植。由于P型井离子布、N型轻掺杂漏极、P型口袋离子布植以及高剂量的N型源/漏极离子布植已被调整(tune)至符合传统CMOS工艺中N型MOSFET短通道界限(short channel margin)，该N型SGLNVM元件在接受同样的这些离子布植后，会具有类似的短通道界限效果。仅有的主要差异是这些SGLNVM元件因为具有较厚的穿隧氧化层(tunneling oxide)与来自通道经由浮动栅极至控制栅极的电容耦合的关系，而有较差的漏极驱动电流(driving current)和较高的临界电压。图3显示浮动栅极长度利用0.13微米(μm)标准逻辑工艺世代而被缩小至90％的SGLNVM元件的短通道界限，其临界电压对浮动栅极长度的关系图。如图3所示，用标准工艺(无额外的轻掺杂漏极和口袋离子布植)制造的SGLNVM元件的短通道界限的临界电压下滑(roll-off)至0.11微米的次标称栅极长度(sub-nominal gate length)，都一直保持得非常稳定。图4为当施加单次抹除/程序化(erase/programming)电压偏压(voltage-bias)脉冲(shot)至图2的SGLNVM快闪存储器单元阵列时，显示阵列中被抹除SGLNVM单元和被程序化SGLNVM单元的漏极驱动电流对施加控制栅极电压的关系图。
图5a为P型SGLNVM快闪存储器单元阵列的俯视图。图5b和图5c分别为图5a中切线”A2”和切线”B2”的剖面图。如图5a所示，P型SGLNVM单元的浮动栅极的最小长度和最小宽度形成浮动栅极MOSFET的最小通道长度和宽度。具最小栅极长度的P型浮动栅极延伸超过一硅主动区域，而在该浮动栅极504和嵌入至N型井的控制栅极520之间形成介于一电容耦合，而该浮动栅极和控制栅极之间被一绝缘介电层519相分隔。该嵌入式控制栅极520是由P型浅半导体所形成。P型浅控制栅极半导体是利用P型离子布植至N-型井所形成，而使得p/n接面的深度位于场隔离区511底部的上方(换言之，控制栅极520的底部高于场隔离区511的底部)。一实施例中，于传统CMOS工艺中，使用同一掩膜层，此一离子布植可并入N型MOSFET的临界电压离子布植。如同利用传统CMOS工艺的P型MOSFET，该P型SGLNVM快闪存储器单元阵列接受同样的N型井离子布植、P型轻掺杂漏极、N型口袋离子布植以及高剂量的P型源/漏极离子布植。
附图说明
为更好地理解本发明及其具体实施方式，下面将参考本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，其中：
图1a显示Ohsaki等人提出的原始单层多晶硅浮动栅极非易失性存储器元件的剖面图。
图1b显示Ohsaki等人提出的单层多晶硅浮动栅极非易失性存储器单元阵列的示意图。
图2a显示以虚拟浮动栅极进行隔离的N型SGLNVM快闪存储器单元阵列的俯视图。
图2b显示图2a中切线”A1”的剖面图。
图2c显示图2a中切线”B1”的剖面图。
图2d显示本发明一实施例的具m×n尺寸的N型SGLNVM快闪存储器单元阵列的示意图。
图3显示浮动栅极长度利用0.13微米(μm)标准逻辑工艺世代而被缩小至90％的SGLNVM元件的短通道界限，其临界电压下滑对浮动栅极长度的关系图。
图4为当施加单次抹除/程序化电压偏压脉冲至图2的SGLNVM快闪存储器单元阵列时，显示阵列中被抹除SGLNVM单元和被程序化SGLNVM单元的漏极驱动电流对施加控制栅极电压的关系图。
图5a显示以虚拟浮动栅极进行隔离的P型SGLNVM快闪存储器单元阵列的俯视图。
图5b显示图5a中切线”A2”的剖面图。
图5c显示图5a中切线”B2”的剖面图。
图5d显示本发明一实施例的具m×n尺寸的P型SGLNVM快闪存储器单元阵列的示意图。
图6a显示N型错列SGLNVM快闪存储器单元阵列的俯视图。
图6b显示图6a中切线”A3”的剖面图。
图6c显示图6a中切线”B3”的剖面图。
图6d显示本发明一实施例的具(m/2)×n尺寸的N型SGLNVM快闪存储器单元阵列的示意图。
图7a显示P型错列SGLNVM快闪存储器单元阵列的俯视图。
图7b显示图7a中切线”A4”的剖面图。
图7c显示图7a中切线”B4”的剖面图。
图7d显示本发明一实施例的具(m/2)×n尺寸的P型SGLNVM快闪存储器单元阵列的示意图。
图8a显示以一般场氧化物隔离区(field oxide isolation)进行隔离的N型SGLNVM快闪存储器单元阵列的俯视图。
图8b显示图8a中切线”A5”的剖面图。
图8c显示图8a中切线”B5”的剖面图。
图8d显示本发明一实施例的具m×n尺寸的N型SGLNVM快闪存储器单元阵列的示意图。
图9a显示以一般场氧化物隔离区进行隔离的P型SGLNVM快闪存储器单元阵列的俯视图。
图9b显示图9a中切线”A6”的剖面图。
图9c显示图9a中切线”B6”的剖面图。
图9d显示本发明一实施例的具m×n尺寸的P型SGLNVM快闪存储器单元阵列的示意图。
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神的熟悉本领域者，可使用其他实施例，均应落入本发明请求项的范围。
本发明的一实施例中，复数个虚拟浮动栅极(dummy floating gates)205用以分隔快闪存储器单元阵列中的复数个N型NOR SGLNVM单元元件配对(pairs)。图2a为N型NOR SGLNVM快闪存储器单元阵列的俯视图。形成三行(row)的三个主动区域(activearea)201、202及201，分别界定字线(wordline)区域、源/漏电极区域和字线区域，是以传统CMOS工艺中的浅沟槽隔离(shallow trench isolation，STI)模组(module)进行制作。该主动区域202的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域203是开敞区域(open area)，用以接受浅N型离子布植，使得与P-型基底212所形成的浅n/p接面208的深度位于STI 211的底部之上(换言之，控制栅极220的底部高于场隔离区211的底部)。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制栅极220)的电阻值(resistance)需求，于传统CMOS工艺中，该N型离子布植可并入P型MOSFET的临界电压和穿透(punch-through)离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层209和绝缘介电层219不同厚度的栅极氧化物，然后沉积(deposit)一层多晶硅薄膜(poly-crystalline silicon film)，并加以图案成型和蚀刻而形成阵列中的浮动栅极204和205，以及其他正规MOSFET的栅极。浮动栅极204的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动栅极204与该主动区域202部分重迭(overlap)以形成N型浮动栅极MOSFET的最小通道(215)长度和宽度。每两个N型浮动栅极MOSFET配成对，共用同一源极电极(common sourceelectrode)214。该虚拟浮动栅极205与该主动区域202部分重迭以形成P型通道阻止(channel stop)区域216，用以分隔二相邻的N型漏极电极213。接着，在氮化硅间隙壁(nitride spacer)210形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的N-型源/漏电极离子布植、热活化(thermal activation)及金属氧化物(salicide)形成之后，便完成了N-型SGLNVM单元阵列的前段工艺(front-end process)。该N型SGLNVM元件的源极电极214和漏极电极213分别经由接点(contact)206连接至金属线(metal line)207。图2a中N型SGLNVM快闪存储器单元阵列，其相对应的字线(Wq)、共源极线(G)及位线(BP)显示于图2d中的m×n阵列示意图。
本发明的一实施例中，复数个虚拟浮动栅极505用以分隔快闪存储器单元阵列中的复数个P型NOR SGLNVM单元元件配对。图5a为P型NOR SGLNVM快闪存储器单元阵列的俯视图。形成三行的三个主动区域501、502及501，分别界定字线区域、源/漏电极区域和字线区域，是以传统CMOS工艺中浅沟槽隔离模组进行制作。该主动区域502的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域503是开敞区域，用以接受浅P型离子布植，使得与N型井512所形成的浅p/n接面508的深度位于STI 511的底部之上(换言之，控制栅极520的底部高于场隔离区511的底部)。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制栅极520)的电阻值需求，于传统CMOS工艺中，该P型离子布植可并入N型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层509和绝缘介电层519不同厚度的栅极氧化物，然后沉积一层多晶硅薄膜，并加以图案成型和蚀刻而形成阵列中的浮动栅极504和505，以及其他正规MOSFET的栅极。浮动栅极504的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动栅极504与该主动区域502部分重迭以形成P型浮动栅极MOSFET的最小通道(515)长度和宽度。每两个P型浮动栅极MOSFET配成对，共用同一源极电极514。该虚拟浮动栅极505与该主动区域502部分重迭以形成N型通道阻止区域516，用以分隔二相邻的P型漏极电极513。接着，在氮化硅间隙壁510形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的P型源/漏电极离子布植、热活化及金属氧化物形成之后，便完成了P型SGLNVM单元阵列的前段工艺。该P型SGLNVM元件的源极电极514和漏极电极513分别经由接点506连接至金属线507。图5a中P型SGLNVM快闪存储器单元阵列，其相对应的字线(Wq)、共源极线(V)及位线(BP)显示于图5d中的m×n阵列示意图。
本发明的一实施例中，快闪存储器单元阵列中复数个N型NOR SGLNVM单元元件为交错或错列(staggered)配置。图6a为N型错列SGLNVM快闪存储器单元阵列的俯视图。形成三行的三个主动区域601、602及601，分别界定字线区域、源/漏电极区域和字线区域，是以传统CMOS工艺中浅沟槽隔离模组进行制作。该主动区域602的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域603是开敞区域，以接受浅N-型离子布植，使得与P型基底612所形成的浅n/p接面608的深度位于STI 611的底部之上(换言之，控制栅极620的底部高于场隔离区611的底部)。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制栅极620)的电阻值需求，于传统CMOS工艺中，该N型离子布植可并入P型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层609和绝缘介电层619不同厚度的栅极氧化物，然后沉积一层多晶硅薄膜，并加以图案成型和蚀刻而形成阵列中的浮动栅极604和607，以及其他正规MOSFET的栅极。浮动栅极604和607的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动栅极604和607与该主动区域602部分重迭以形成N型浮动栅极MOSFET的最小通道(615)长度和宽度。二行SGLNVM快闪存储器元件的浮动栅极604和607相互错列并与各自的控制栅极620部分重迭，二行SGLNVM快闪存储器元件的控制栅极620分别以一上一下的方式配置，形成两条分隔字线。当包含浮动栅极604的复数个SGLNVM元件的字线被选择，而包含浮动栅极607的复数个SGLNVM元件的字线未被选择时，包含浮动栅极604的SGLNVM元件会被启动(activate)，而包含浮动栅极607的SGLNVM元件被切断(off)，以使包含浮动栅极607的SGLNVM元件与共用的源极电极613和共用的漏极电极614电性分离(detach)，反之亦然。图6d显示一(m/2)×n阵列示意图，以说明错列配对如何分享源/漏极电极及其相对应的源极线(G)和位线(BP)。
接着，在氮化硅间隙壁610形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的N型源/漏电极离子布植、热活化及金属氧化物形成之后，便完成了N型错列SGLNVM单元阵列的前段工艺。该N型错列SGLNVM元件的源极电极613和漏极电极614分别经由接点605连接至金属线606。图6a中N型错列SGLNVM快闪存储器单元阵列，其相对应的字线(Wq)、共源极线(G)及位线(BP)显示于图6d中的示意图。
本发明的一实施例中，快闪存储器单元阵列中复数个P型NOR SGLNVM单元元件为交错或错列配置。图7a为P型错列SGLNVM快闪存储器单元阵列的俯视图。形成三行的三个主动区域701、702及701，分别界定字线区域、源/漏电极区域和字线区域，是以传统CMOS工艺中浅沟槽隔离模组进行制作。该主动区域702的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域703是开敞区域，以接受浅P型离子布植，使得与N型井712所形成的浅p/n接面708的深度位于STI 711的底部之上(换言之，控制栅极720的底部高于场隔离区711的底部)。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制栅极720)的电阻值需求，于传统CMOS工艺，该P型离子布植可并入N型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层709和绝缘介电层719不同厚度的栅极氧化物，然后沉积一层多晶硅薄膜，并加以图案成型和蚀刻而形成阵列中的浮动栅极704和707，以及其他正规MOSFET的栅极。浮动栅极的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动栅极704和707与该主动区域702部分重迭以形成P型浮动栅极MOSFET的最小通道(715)长度和宽度。二行SGLNVM快闪存储器元件的浮动栅极704和707相互错列并与各自的控制栅极720部分重迭，二行SGLNVM快闪存储器元件的控制栅极720分别以一上一下的方式配置，形成两条分隔字线。当与浮动栅极704有关的字线被选择，而与浮动栅极707有关的字线未被选择时，包含浮动栅极704的复数个SGLNVM元件会被启动，而包含浮动栅极707的复数个SGLNVM元件被切断，以使包含浮动栅极707的SGLNVM元件与共用的源极电极713和共用的漏极电极714电性分离，反之亦然。图7d显示一(m/2)×n阵列示意图，以说明错列配对如何共用源/漏极电极及其相对应的源极线(V)和位线(BP)。
接着，在氮化硅间隙壁710形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的P型源/漏电极离子布植、热活化及金属氧化物形成之后，便完成了P型错列SGLNVM单元阵列的前段工艺。该P型错列SGLNVM元件的源极电极713和漏极电极714分别经由接点705连接至金属线706。图7a中P型错列SGLNVM快闪存储器单元阵列，其相对应的字线(Wq)、共源极线(V)及位线(BP)显示于图7d中的示意图。
本发明的一实施例中，复数个场氧化物(field oxide，FOX)811用以分隔快闪存储器单元阵列中的N型NOR SGLNVM单元元件配对。图8a是以场氧化物分隔的N型NORSGLNVM快闪存储器单元阵列的俯视图。二行的主动区域801分别界定二字线区域及一行具有复数个长方形的主动区域802界定源/漏电极区域，皆以传统CMOS工艺中浅沟槽隔离模组进行制作。该主动区域802的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域803是开敞区域，以接受浅N型离子布植，使得与P型基底812所形成的浅n/p接面808的深度位于STI 811的底部之上(换言之，控制栅极820的底部高于场隔离区811的底部)。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制栅极820)的电阻值需求，于传统CMOS工艺中，该N型离子布植可并入于P型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层809和绝缘介电层819不同厚度的栅极氧化物，然后沉积一层多晶硅薄膜，并加以图案成型和蚀刻而形成阵列中的浮动栅极804，以及其他正规MOSFET的栅极。浮动栅极804的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动栅极804与于该主动区域802部分重迭以形成N型浮动栅极MOSFET的最小通道(815)长度和宽度。每两个N型浮动栅极MOSFET配成对，共用同一源极电极814。这些场氧化物811以平行于位线的方向作延伸，并形成于二相邻主动区域802之间，用以分隔二相邻的N型漏极电极813，如图8c所示。接着，在氮化硅间隙壁810形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的N-型源/漏电极离子布植、热活化及金属氧化物形成之后，便完成了以这些场氧化物811分隔多个NOR SGLNVM单元配对(NOR-pair)的N型SGLNVM单元阵列的前段工艺。该N型SGLNVM元件的源极电极814和漏极电极813分别经由接点805连接至金属线806。图8a中以场氧化物811分隔的多个NOR配对所配置成的N型SGLNVM快闪存储器单元阵列，其相对应的字线(Wq)、共源极线(G)及位线(BP)显示于图8d中的示意图。
本发明的一实施例中，复数个场氧化物911用以分隔快闪存储器单元阵列中的复数个P型NOR SGLNVM单元元件配对。图9a是以场氧化物分隔的P型NOR SGLNVM快闪存储器单元阵列的俯视图。二行的主动区域901分别界定二字线区域及一行具有复数个长方形的主动区域902界定源/漏电极区域，是以传统CMOS工艺中浅沟槽隔离模组进行制作。该主动区域902的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域903是开敞区域，以接受浅P型离子布植，使得与N型井912所形成的浅p/n接面908的深度位于STI 911的底部之上(换言之，控制栅极920的底部高于场隔离区911的底部)。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制栅极920)的电阻值需求，于传统CMOS工艺中，该P型离子布植可并入N型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层909和绝缘介电层919不同厚度的栅极氧化物，然后沉积一层多晶硅薄膜，并加以图案成型和蚀刻而形成阵列中的浮动栅极904，以及其他正规MOSFET的栅极。浮动栅极904的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动栅极904与该主动区域902部分重迭以形成P型浮动栅极MOSFET的最小通道(915)长度和宽度。每两个P型浮动栅极MOSFET配成对，共用同一共源极电极914。这些场氧化物911以平行于位线的方向作延伸，并形成于二相邻主动区域902之间，用以分隔二相邻的P型漏极电极913，如图9c所示。接着，在氮化硅间隙壁910形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的P型源/漏电极离子布植、热活化及金属氧化物形成之后，便完成了以这些场氧化物911分隔多个NOR SGLNVM单元配对的P型SGLNVM单元阵列的前段工艺。该P型SGLNVM元件的源极电极914和漏极电极913分别经由接点905连接至金属线906。图9a中以这些场氧化物911分隔多个NORSGLNVM单元配对的P型SGLNVM快闪存储器单元阵列，其相对应的字线(Wq)、共源极线(V)及位线(BP)显示于图9d中的示意图。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。显然地，几何外形(包含长度和宽度)、栅极物质或穿隧介电质的各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由后附的请求项及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，「本发明」等类似的用语，并未限缩请求项的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被后附的请求项的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入后附请求项所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举这些元件及构件。
Claims (14)
1.一种非易失性存储器(NVM)单元阵列，包含：
复数条源极线；
复数条位线；以及
复数个非易失性存储器单元，于一基底上被配置为具有行与列的电路组态，各该非易失性存储器单元包含一源极区、一漏极区、一浮动栅极、一控制栅极区和一通道区，位于同一行的所述非易失性存储器单元被分为复数个单元配对，使得各该单元配对分享一共源极线，并连接至两条不同的位线；
其中该浮动栅极形成于该通道区和该控制栅极区的上方，并与该通道区和该控制栅极区绝缘，该浮动栅极的方向是以平行于位线长度的方向，从该通道区延伸至该控制栅极区；以及
其中该浮动栅极的尺寸是受限于一工艺技术世代的一最小特征尺寸和一最小主动区域宽度。
2.如权利要求1所述的阵列，更包含：
复数个隔离区以平行于位线长度的方向延伸，使得各该隔离区形成于任两个相邻单元配对的两相邻源极区之间。
3.如权利要求2所述的阵列，其中各该单元配对的该二非易失性存储器单元连接于一相同的字线。
4.如权利要求2所述的阵列，其中所述隔离区是虚拟浮动栅极，以及其中各该虚拟浮动栅极配置于该基底上，并于两个相邻源极区之间形成一阻止区域。
5.如权利要求4所述的阵列，其中所述虚拟浮动栅极的栅极长度受限于该最小特征尺寸。
6.如权利要求2所述的阵列，其中所述隔离区是形成于该基底内的隔离沟槽。
7.如权利要求1所述的阵列，其中所述单元配对的浮动栅极相互错列，使得各该单元配对的一第一单元连接至一第一字线，而各该单元配对的第二单元连接至一第二字线。
8.如权利要求1所述的阵列，其中该控制栅极区为嵌入至该基底或一相对应井的浅半导体控制栅极区。
9.如权利要求1所述的阵列，其中于该基底中的该控制栅极区的底部高于一浅隔离沟槽的底部，该浅隔离沟槽用以电性隔离该控制栅极区与该通道区。
10.如权利要求1所述的阵列，其中该控制栅极区的电传导型相反于该基底或一相对应井的电传导型。
11.如权利要求1所述的阵列，其中该浮动栅极的栅极长度受限于该最小特征尺寸，而该浮动栅极的栅极宽度则受限于该最小主动区域宽度。
12.如权利要求1所述的阵列，其中该浮动栅极与一主动区域部分重迭的尺寸，界定该源极区和该漏极区，并决定该通道区的长度和宽度。
13.如权利要求1所述的阵列，其中该控制栅极区是以一介电层电性隔离于该浮动栅极，以及，透过该介电层，该控制栅极区和该浮动栅极间产生一电容耦合。
14.如权利要求1所述的阵列，其为一反或型NVM快闪存储器单元阵列。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916456A (zh) * | 2019-05-09 | 2020-11-10 | 闪矽公司 | 可缩放逻辑门非易失性存储器阵列及其制造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8923049B2 (en) * | 2011-09-09 | 2014-12-30 | Aplus Flash Technology, Inc | 1T1b and 2T2b flash-based, data-oriented EEPROM design |
| US9490323B2 (en) * | 2014-06-13 | 2016-11-08 | Samsung Electronics Co., Ltd. | Nanosheet FETs with stacked nanosheets having smaller horizontal spacing than vertical spacing for large effective width |
| US10008537B2 (en) * | 2015-06-19 | 2018-06-26 | Qualcomm Incorporated | Complementary magnetic tunnel junction (MTJ) bit cell with shared bit line |
| US9847133B2 (en) * | 2016-01-19 | 2017-12-19 | Ememory Technology Inc. | Memory array capable of performing byte erase operation |
| US10147492B1 (en) | 2017-11-27 | 2018-12-04 | Flashsilicon Incorporation | MOSFET threshold voltage sensing scheme for non-volatile memory |
| US10431308B1 (en) | 2018-08-06 | 2019-10-01 | Flashsilicon Incorporation | Memory cell size reduction for scalable logic gate non-volatile memory arrays |
| US11201162B2 (en) | 2018-12-21 | 2021-12-14 | Flashsilicon Incorporation | Methods of erasing semiconductor non-volatile memories |
| US10741611B1 (en) | 2019-02-11 | 2020-08-11 | International Business Machines Corporation | Resistive processing units with complementary metal-oxide-semiconductor non-volatile analog memory |
| US11354098B2 (en) | 2019-07-19 | 2022-06-07 | Synerger Inc. | Configurable non-volatile arithmetic memory operators |
| CN112669891B (zh) * | 2019-10-15 | 2024-05-10 | 芯立嘉集成电路(杭州)有限公司 | 半导体非易失性存储器的抹除方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269235A2 (en) * | 1986-11-21 | 1988-06-01 | Kabushiki Kaisha Toshiba | High density high speed read only semiconductor memory device |
| EP0575688A2 (en) * | 1992-06-26 | 1993-12-29 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| US5977584A (en) * | 1995-07-20 | 1999-11-02 | Samsung Electronics Co., Ltd. | Memory devices containing dual-string NOR memory arrays therein |
| US20010008786A1 (en) * | 2000-01-19 | 2001-07-19 | Nec Corporation | Structure and manufacturing method of non-volatile flash memory |
| US6329240B1 (en) * | 1999-10-07 | 2001-12-11 | Monolithic System Technology, Inc. | Non-volatile memory cell and methods of fabricating and operating same |
| US20020153546A1 (en) * | 2001-04-20 | 2002-10-24 | Koninklijke Philips Electronics N.V. | Two-transistor flash cell |
| CN101068020A (zh) * | 2006-05-05 | 2007-11-07 | 西利康存储技术股份有限公司 | 存储单元阵列及其制造方法 |
| US20080112231A1 (en) * | 2006-11-09 | 2008-05-15 | Danny Pak-Chum Shum | Semiconductor devices and methods of manufacture thereof |
| US20110157974A1 (en) * | 2009-12-29 | 2011-06-30 | Aplus Flash Technology, Inc. | Novel cell array for highly-scalable , byte-alterable, two-transistor FLOTOX EEPROM non-volatile memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301150A (en) | 1992-06-22 | 1994-04-05 | Intel Corporation | Flash erasable single poly EPROM device |
| US5504706A (en) | 1993-10-12 | 1996-04-02 | Texas Instruments Incorporated | Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells |
| US5736764A (en) * | 1995-11-21 | 1998-04-07 | Programmable Microelectronics Corporation | PMOS flash EEPROM cell with single poly |
| US6191980B1 (en) | 2000-03-07 | 2001-02-20 | Lucent Technologies, Inc. | Single-poly non-volatile memory cell having low-capacitance erase gate |
| US7019353B2 (en) * | 2002-07-26 | 2006-03-28 | Micron Technology, Inc. | Three dimensional flash cell |
| US7800156B2 (en) | 2008-02-25 | 2010-09-21 | Tower Semiconductor Ltd. | Asymmetric single poly NMOS non-volatile memory cell |
| US8415721B2 (en) * | 2011-05-23 | 2013-04-09 | Flashsilicon Incorporation | Field side sub-bitline nor flash array and method of fabricating the same |
-
2012
- 2012-02-17 US US13/399,753 patent/US9048137B2/en active Active
-
2013
- 2013-02-04 TW TW102104132A patent/TWI491029B/zh active
- 2013-02-05 CN CN201380009685.XA patent/CN104303310B/zh active Active
- 2013-02-05 WO PCT/US2013/024784 patent/WO2013122781A1/en active Application Filing
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269235A2 (en) * | 1986-11-21 | 1988-06-01 | Kabushiki Kaisha Toshiba | High density high speed read only semiconductor memory device |
| EP0575688A2 (en) * | 1992-06-26 | 1993-12-29 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| US5977584A (en) * | 1995-07-20 | 1999-11-02 | Samsung Electronics Co., Ltd. | Memory devices containing dual-string NOR memory arrays therein |
| US6329240B1 (en) * | 1999-10-07 | 2001-12-11 | Monolithic System Technology, Inc. | Non-volatile memory cell and methods of fabricating and operating same |
| US20010008786A1 (en) * | 2000-01-19 | 2001-07-19 | Nec Corporation | Structure and manufacturing method of non-volatile flash memory |
| US20020153546A1 (en) * | 2001-04-20 | 2002-10-24 | Koninklijke Philips Electronics N.V. | Two-transistor flash cell |
| CN101068020A (zh) * | 2006-05-05 | 2007-11-07 | 西利康存储技术股份有限公司 | 存储单元阵列及其制造方法 |
| US20080112231A1 (en) * | 2006-11-09 | 2008-05-15 | Danny Pak-Chum Shum | Semiconductor devices and methods of manufacture thereof |
| US20110157974A1 (en) * | 2009-12-29 | 2011-06-30 | Aplus Flash Technology, Inc. | Novel cell array for highly-scalable , byte-alterable, two-transistor FLOTOX EEPROM non-volatile memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916456A (zh) * | 2019-05-09 | 2020-11-10 | 闪矽公司 | 可缩放逻辑门非易失性存储器阵列及其制造方法 |
| CN111916456B (zh) * | 2019-05-09 | 2024-04-30 | 芯立嘉集成电路(杭州)有限公司 | 可缩放逻辑门非易失性存储器阵列及其制造方法 |
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