CN111508541A - 非易失性存储器的非对称传输场效应晶体管 - Google Patents

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Abstract

公开了对存储器设备的非易失性存储器(NVM)单元进行操作的方法。NVM单元的传输晶体管是包括具有晕状注入物的源极的非对称晶体管。传输晶体管的源极耦合到在NVM单元的扇区中的NVM单元之间共享的共源极线(CSL)。该操作可以通过将第一信号施加到耦合到NVM单元的存储器晶体管的栅极的字线(WLS)并将第二信号施加到耦合到NVM单元的存储器晶体管的漏极的位线(BL)来进行。

Description

非易失性存储器的非对称传输场效应晶体管
本申请是申请号为201680053881.0、名称为“非易失性存储器的非对称传输场效应晶体管”的中国发明专利申请的分案申请。
相关申请
本申请是于2016年3月23日提交的第15/078,890号美国申请的国际申请，其要求享有于2015年9月24日提交的第62/232,286号美国临时申请的权益，其内容由此通过引用的方式以其整体并入本文。
背景
非易失性存储器(NVM)设备当前广泛应用在当电力不可用时要求信息保存的电子组件中。非易失性存储器设备可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储(EEPROM)设备。一些存储器阵列利用可以包括电荷捕获层的晶体管和栅极结构。电荷捕获层可以被编程为基于施加于存储器阵列或被存储器阵列接收的电压来储存数据。
附图简述
本公开在附图的图中通过示例的方式而不是通过限制性的方式进行了说明。
图1是示出根据实施例的非易失性存储器系统的框图。
图2示出根据一个实施例的在擦除操作期间的非易失性存储器阵列的选定扇区。
图3示出根据一个实施例的在编程操作期间的非易失性存储器阵列的选定扇区。
图4示出根据一个实施例的在读取操作期间的非易失性存储器阵列的选定扇区。
图5示出根据一个实施例的包括非对称传输晶体管的非易失性存储器阵列的制造工艺。
图6是示出根据实施例的在非易失性存储器单元上进行的编程操作的流程图。
图7是示出根据另一实施例的非易失性存储器系统的框图。
详细描述
电压信号用于非易失性存储器(NVM)设备(诸如，闪存或相变存储器)的运行。NVM设备可以包括一个或更多个NVM单元。NVM单元可以是能够存储单个数据值(例如，单个位(诸如，逻辑上的“0”或逻辑上的“1”))的存储器单元。NVM单元可以是例如包括传输晶体管和存储器晶体管的双晶体管(2T)非易失性存储器(NVM)单元。传输晶体管可以是用作用于控制在NVM单元的节点处的(例如，在传输晶体管和/或存储器晶体管的源极和/或漏极处的)电压电平和/或电流电平的开关的场效应晶体管(FET)，诸如，金属-氧化物-半导体场效应晶体管(MOSFET)。存储器晶体管可以是例如通过改变在存储器晶体管的电荷捕获层中存储的电荷来存储一位二进制信息的晶体管。
一些NVM阵列可能使用专用的源极线(DSL)架构。DSL架构可以包括用于NVM阵列中的每列NVM单元(或者NVM阵列的NVM扇区中的每列NVM单元)的专用源极线。共源极线(CSL)架构允许在多行和/或多列NVM单元之间共享源极线。例如，CSL架构可以在NVM单元的扇区中的基本上所有NVM单元之间共享CSL。在其他示例中，CSL架构可以在NVM阵列中的基本上所有NVM单元之间共享CSL。在另一个示例中，CSL架构可以在NVM扇区或阵列中的两行或更多行的和/或两列或更多列的NVM单元之间共享CSL。CSL架构的实现允许减少用于每个存储器单元的硅面积。
在不同端子之间(例如，栅极到漏极、栅极到源极、栅极到阱或源极到漏极)的一组电压差可被施加到存储器设备(NVM设备)的NVM单元的晶体管，以进行不同操作(例如，预编程、擦除、编程和/或读取)。例如，NVM设备可以实现在NVM扇区的两列NVM单元之间共享的CSL。使用CSL架构的NVM单元的晶体管的不同端子之间的一组电压差可能导致和/或加强泄漏电流(即，穿过晶体管的区域和/或端子的(诸如，穿过晶体管的沟道)不理想的和/或不期望的电流)。例如，在对使用CSL架构的NVM单元进行编程操作(即，将NVM单元编程为逻辑上的“1”或逻辑上的“0”)期间，可能出现从传输晶体管的源极到漏极的亚阈值泄漏电流(ISubVt)。当晶体管关断(例如，从栅极到漏极的电压低于晶体管的电压阈值(VT))时，亚阈值泄漏电流可以是穿过晶体管的沟道(例如，在源极和漏极之间)的电流。亚阈值泄漏电流可以从NVM单元的传输晶体管的源极通过传输晶体管的沟道行进到NVM单元的存储器晶体管的源极，并且从存储器晶体管的源极通过存储器晶体管的沟道行进到位线，并且从位线行进到存储器设备的电荷泵。在编程操作期间，禁止与已编程的NVM单元共享CSL的相邻NVM单元(即，在编程操作期间防止已擦除的NVM单元(例如，逻辑上的“0”)变得被编程(例如，逻辑上的“1”)。所禁止的单元也可能有泄漏电流，诸如，栅极感应漏极泄漏电流(IGIDL)。由于在晶体管的漏极结处的大的场效应，栅极感应漏极泄漏电流可能是晶体管中的泄漏电流。栅极感应漏极泄漏电流可以从所禁止的NVM单元的存储器晶体管的漏极通过存储器晶体管的沟道行进到所禁止的NVM单元的传输晶体管的漏极，从传输晶体管的漏极行进到传输晶体管的阱，从传输晶体管的阱行进到衬底，并且从衬底行进到存储器设备的电荷泵。一些泄漏电流(诸如，ISubVt和IGIDL)可能随着半导体工艺的最小特征尺寸缩小和晶体管变小而增加。所增加的泄漏电流可能导致硅面积损失(例如，使得电荷泵更大，以补偿下沉的大的泄漏电流)和/或NVM单元的可靠性问题(例如，使NVM单元的一个或更多个晶体管的VT移位)。另外，设计者在减少泄漏电流时经常会遇到妥协。例如，设计者可以通过升高传输晶体管的VT来降低亚阈值泄漏电流，这可能增加相邻NVM单元的栅极感应漏极泄漏电流。
本公开通过对使用CSL实现的双晶体管(2T)非易失性存储器(NVM)单元进行操作来处理上述缺陷和其他缺陷。2T NVM单元包括存储器晶体管和具有带有晕状注入物(haloimplant)的源极的非对称传输晶体管。在对使用非对称传输晶体管的NVM单元进行编程操作期间，可以降低穿过已编程的NVM单元的亚阈值泄漏电流，而不会增加栅极感应漏极泄漏电流。
在一个实施例中，2T NVM单元耦合到与存储器设备的扇区中的NVM单元共享的CSL。扇区或NVM扇区可以是包含多个NVM单元(即，多行NVM单元和多列NVM单元)的NVM阵列的块。存储器阵列可以包括一个或更多个扇区。2T NVM单元包括存储器晶体管和传输晶体管。传输晶体管是包括具有晕状注入物的源极的非对称晶体管。非对称晶体管可以是包括具有不同材料和/或不同材料量的源极和漏极(或源极和漏极周围的区域)的晶体管。在一个示例中，非对称传输晶体管具有带有晕状注入物的源极和没有晕状注入物的漏极。在另一个示例中，非对称传输晶体管具有其中注入物剂量在1e13到1e14个原子/cm2的范围内的强掺杂晕状注入物的源极和其中注入物剂量在1e13个原子/cm2以下的范围内的轻度掺杂晕状注入物的漏极。晕状注入物(也被称为“袋状注入物”)是至少部分地(例如，在晶体管的下方和/或在晶体管周围或侧面)围绕晶体管的区域(例如，源极和/或漏极)的材料的注入物。晕状注入物是具有与该区域相反的导电类型的材料(例如，围绕n型区域的p型晕状注入物)。晕状注入物可以在晶体管的栅极的一部分下方延伸，并且晕状注入物的注入可以在晶体管的栅极已经形成之后进行。
在另一个实施例中，对耦合到与存储器设备的扇区中的NVM单元共享的CSL的2TNVM单元进行编程操作。2T NVM单元包括存储器晶体管和传输晶体管。传输晶体管是包括具有晕状注入物的源极的非对称晶体管。在传输晶体管的源极处的晕状注入物是作为基线制造工艺的工艺步骤的一部分而形成的，并且可以不使用额外的掩模。基线制造工艺(也称为“基线逻辑工艺”)可以指与特定半导体技术节点(例如，65纳米(nm))相关联的标准半导体制造工艺(例如，工艺步骤)和装备。偏离基线制造工艺的工艺可能会增加额外的工艺步骤，和/或使用额外的掩模。NVM单元是硅氧化物氮化物氧化物硅(SONOS)存储器单元。在编程操作期间，将第一信号施加到耦合到2T NVM单元的存储器晶体管的栅极的字线(WLS)。将第二信号施加到耦合到2T NVM单元的存储器晶体管的漏极的位线(BL)以及施加到耦合到存储器晶体管的阱和传输晶体管的阱的阱线(SPW)。第一信号和第二信号在存储器晶体管的栅极和漏极之间以及存储器晶体管的栅极和阱之间形成正电压电位，其中正电压电位对NVM单元进行编程。在编程操作期间，在传输晶体管处的晕状注入物降低了经编程的NVM单元的亚阈值泄漏电流，而不增加与编程的NVM单元共享CSL的禁止的NVM单元的栅极感应漏极泄漏电流。
图1是示出根据实施例的非易失性存储器系统的框图。NVM系统100可以包括处理设备104，处理设备104经由地址总线106、数据总线108和控制总线110耦合到NVM设备102。本领域技术人员将认识到，NVM系统100已经出于说明的目的而被简化，并且并不被认定是完整的描述。具体而言，在此并未详细描述处理设备104、行解码器114、列解码器118、读出放大器122以及命令与控制电路124的细节。应该认识到，NVM系统100可以包括图1中所示的全部的、一些或更多的组件。
外部电源150(也被称为电源)耦合到NVM设备102。外部电源150可以是NVM设备102外部的电源，并且可以被NVM设备102用来生成电压信号，诸如高于外部电源150的最高电压或低于外部电源150的最低电压(例如，接地电压)的高电压(HV)信号。例如，外部电源150可以提供0V至1.2V的电压。HV信号可能低于0V或高于1.2V。出于说明而非限制的目的，除非另有说明，否则下列附图将被描述为具有0V至1.2V的外部电源电压。应该认识到，也可以提供不同的电源电压范围，例如0V至3V。
处理设备104可驻留在共同载体衬底上，诸如，例如集成电路(“IC”)管芯衬底、多芯片模块衬底等。可选地，处理设备104的组件可以是一个或更多个单独的集成电路和/或分立组件。在一个示例性实施例中，处理设备104是片上可编程系统
Figure BDA0002459516410000051
处理设备，由加利福尼亚州圣何塞市的Cypress半导体公司开发。可选地，处理设备104可以是由本领域普通技术人员已知的一个或更多个其他处理设备，如微处理器或中央处理单元、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等等。
NVM设备102包括如下所述地被构造成非易失性存储器单元的行和列(未在此图中显示)的存储器阵列112(诸如，NVM阵列)。存储器阵列112经由多条选择线和读线(存储器阵列中的每一行对应至少一条选择线和一条读线)被耦合到行解码器114和/或命令与控制电路124。存储器阵列112还经由多条位线120(每一条位线120对应存储器阵列中的一列)耦合到列解码器118。将认识到，CSL可以被实现为在多条选择线和读线和/或多条位线中的一部分。存储器阵列112可以经由列解码器118耦合到多个读出放大器122，以从其读取多位字。NVM设备102还包括命令与控制电路124，以接收来自处理设备104的信号，并将信号发送到行解码器114，控制列解码器118、读出放大器122，控制扇区选择电路140并且控制施加到存储器阵列112的电压信号。命令与控制电路124包括用于具有非对称传输晶体管的存储器阵列112的电压控制电路126，以产生和控制用于NVM设备102的操作的电压信号，其可以通过电压控制电路126路由到列解码器118、读出放大器122，和/或扇区选择器电路140。电压控制电路126操作以在预编程、擦除、编程和读取操作期间将适当电压(包括HV信号和低电压(LV)信号)施加到存储器单元。
命令与控制电路124可以被配置成通过向第一行中的第一选择线施加电压来选择存储器阵列112的第一行用于编程操作，并且通过向第二行中的第二选择线施加另一电压来取消选定存储器阵列的第二行。命令与控制电路124还可以被配置成通过向第一列中的第一位线施加电压来控制列解码器118选择第一行中的存储器单元进行编程，并且通过向第二列中的第二位线施加另一电压来禁止第一行中的未被选择的存储器单元进行编程。命令与控制电路124(具体来说是电压控制电路126)可以进一步被配置成向一条或多条共源极线施加电压，如下所述这些共源极线可以被耦合到包括在存储器单元阵列112之内的存储器单元。
NVM设备102可以是被配置成在各种低功率和非易失性环境中储存数据值的储存设备。比如，NVM设备102可以被包括于小面积闪存中，该闪存可以在诸如智能卡或银行卡的设备或系统中实现。因此，在此所公开的存储器设备，例如NVM设备102，可以被实施成具有相对小的面积，其可以使用先进的处理节点例如65nm的节点或更小的节点进行制造。此外，如以下更详细地讨论的，NVM设备102可以包括被配置成存储数据值的各种存储器单元(未示出)。存储器单元可以被实施成具有共源极线，以减小了每一个存储器单元的总占用面积。每个存储器单元也可以与福勒-诺德海姆(Fowler-Nordheim)编程技术兼容。
存储器阵列112可以包括一个或更多个NVM扇区，诸如扇区A 131到扇区N132。每个扇区可以具有任意数量的行和列的NVM单元，例如，4096列和256行。行可以包括水平布置的多个NVM单元。列可以包括垂直布置的多个NVM单元。存储器阵列112可以使用由存储器阵列112中的所有扇区共享的全局位线(GBL)。存储器阵列112中的每列均可以具有GBL。例如，由所有扇区(例如，扇区A 131到扇区N132)共享的用于列0的特定GBL将会耦合到存储器阵列112中的所有扇区的列0中的每一行。GBL被配置成在编程操作和擦除操作期间(而不是在读取操作期间)向存储器阵列112的扇区提供电压信号。
存储器阵列112可使用扇区选择电路140来将GBL耦合到特定扇区的列的相关位线(BL)。扇区中的每一列可以都有该扇区特定的、与其他扇区并未共享的相关联的BL。扇区中的每一列可具有扇区选择电路140，以选择性地将GBL耦合到相关联的BL。例如，扇区A 131的列0的扇区选择电路140可以用作用于在擦除操作和编程操作期间将存储器阵列112的列0的GBL上的电压信号耦合到扇区A 131的列0的BL的开关。
存储器阵列112也可使用扇区选择电路140以在读取操作期间将扇区中的一列NVM单元耦合到读出放大器122。例如，扇区A 131的列0的扇区选择电路140可以用作用于在读取操作期间将扇区A的列0的NVM单元耦合到读出放大器122的开关。
应该认识到，存储器阵列的术语“行(row)”和“列(column)”用于说明的目的，而不是限制的目的。在一个实施例中，行被水平排列而列被垂直布置。在另一个实施例中，存储器阵列112的行和列可以以任何方向布置。
在一个实施例中，NVM单元可以是双晶体管(2T)存储器单元。在2T存储器单元中，一个晶体管可以是存储器晶体管，而另一个晶体管可以是传输晶体管。在其他实施方式中，NVM单元可以包括另一数量的晶体管，诸如，单存储器晶体管(1T)、三晶体管存储器单元或其他。下面将至少参考图2-图4讨论NVM单元，诸如图2的NVM单元201、212、215和218。
在一个实施例中，存储器阵列112可以使用电荷捕获存储器晶体管来实现。电荷捕获存储器晶体管可以被实现为利用包括电荷捕获层的栅极结构和晶体管。电荷捕获层可以是用于捕获电荷的绝缘体。电荷捕获层可以被编程为基于施加于存储器阵列112的或由存储器阵列112接收的电压来储存数据。通过这种方式，存储器阵列112可以包括按行和列布置的各种不同的NVM单元，并且每个NVM单元可以能够储存至少一个数据值(例如，位)。可以将电压施加到每个NVM单元以对NVM单元进行预编程、对NVM单元进行编程(例如，编程操作-储存逻辑“1”)、对NVM单元进行擦除(例如，擦除操作-储存逻辑“0”)或者对NVM单元进行读取(例如，读取操作)。应该认识到，存储器阵列112可以使用不同类型的存储器晶体管(诸如，浮置栅极存储器晶体管)来实现。
在一个实施例中，电荷捕获存储器晶体管可以使用不同的材料来实现。电荷捕获存储器晶体管的一个例子是硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。在SONOS型晶体管中，存储器晶体管的电荷捕获层可以是氮化物层，诸如氮化硅层。此外，电荷捕获层还可以包括其他电荷捕获材料，诸如氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆、氧化镧或高K层。电荷捕获层可被配置成可逆地捕获或保持从存储器晶体管的沟道注入的载流子或空穴，且可具有基于施加到NVM单元的电压而可逆地改变、修改或变更的一个或更多个电特性。在另一个实施例中，可以使用不同类型的电荷捕获存储器晶体管。为了说明而非限制的目的，将参考SONOS型晶体管来描述本公开中的NVM单元的操作。应该认识到，可以使用本文的公开内容来实现其他类型的NVM晶体管。
图2示出根据一个实施例的在擦除操作期间的非易失性存储器阵列的选定扇区。NVM扇区200示出在擦除操作期间施加到选定扇区的各种偏置电压电平。所选扇区可以是为特定操作选定的(在这种情况下是为擦除操作选定的)存储器阵列的扇区。在擦除操作期间，扇区的一行或更多行NVM单元可被擦除以读取逻辑“0”。同样在擦除操作期间，所选扇区的一行或更多行NVM单元可以不被擦除(例如，所选扇区的未选定的行)。例如，图2说明偏置电压电平擦除行281，但不擦除行282。
NVM扇区200包含两行：包含NVM单元201和NVM单元212的行281，以及包含NVM单元215和NVM单元218的行282。NVM扇区200包含两列(列283和列284)，它们共享CSL 240。应该认识到，为了说明的目的而非限制的目的，NVM扇区200被示出为具有两行和两列。NVM扇区可以包括与图2中所示相比相同的、更多的或更少的行以及相同的、更多的或更少的列。
NVM扇区200示出了多个水平(行)信号线和多个垂直(列)信号线。水平信号线包括线231(WLS)、232(WL)、270(SPW)、233(WLS)、234(WL)和271(SPW)。垂直信号线包括线238(BL)和239(BL)。另一信号线(共源极线(CSL)240)由列283和列284的所有NVM单元(包括NVM单元201、NVM单元212、NVM单元215和NVM单元218)共享。阱线270(SPW)、271(SPW)可以耦合到晶体管的阱(诸如，P阱或N阱)。阱可以是掺杂有p型离子和/或n型离子的材料。阱可以与衬底(也称为块体)隔离。例如，阱线可以耦合到晶体管的P阱。在另一个实施例中，阱线可以耦合到衬底(其可以耦合到阱)。应该认识到，施加到信号线的电压(如图2到图4所示)可以电耦合到图1的电压控制电路126、由图1的电压控制电路126施加、控制和/或发起。
NVM单元201、212、215和218是包括存储器晶体管和传输晶体管的2T NVM单元。NVM单元201包括存储器晶体管202和传输晶体管203。传输晶体管可以是非对称传输晶体管。NVM单元212包括存储器晶体管214和传输晶体管213。NVM单元215包括存储器晶体管216和传输晶体管217。NVM单元218包括存储器晶体管220和传输晶体管219。NVM单元201、212、215和218的晶体管可以是4端子晶体管并且包括栅极(G)(例如，栅极区域)、源极(S)(例如，源极区域)、漏极(D)(例如，漏极区域)和阱(W)(例如，阱区域)。例如，NVM单元201的存储器晶体管202包括栅极204、源极205、漏极206和阱207。NVM单元201的传输晶体管203包括栅极208、源极209、漏极210和阱211。传输晶体管203、213、217和219可以是金属氧化物半导体场效应晶体管(MOSFET)，诸如，N沟道MOSFET。存储器晶体管202、214、216和220可以是n型存储器晶体管。出于说明而非限制的目的，将传输晶体管203、213、217和219以及存储器晶体管202、214、216和220描述为n型晶体管。在其他实施方式中，在传输晶体管和/或存储器晶体管中的一些或全部可以是p型晶体管。另外，应该认识到，p型晶体管可以具有如图2-4所示的不同的偏置电压和不同的电压电位极性。
在一个实施例中，多个电压信号可以被施加到NVM扇区200以进行擦除操作。电源(诸如，外部电源150)与电荷泵一起可以供应电压信号。应该认识到，电压信号的电压电平是用于说明而不是限制的目的，并且可以是任何电压电平和/或可以取决于具体的技术节点。WLS 231处于-3V，并连接到存储器晶体管202的栅极204和存储器晶体管214的栅极。WL232处于2.5V，并连接至传输晶体管203的栅极208和传输晶体管213的栅极。SPW 270处于5.5V，并连接到行281的所有晶体管的阱。WLS 233处于5.5V，并连接到存储器晶体管216的栅极和存储器晶体管220的栅极。WL处于2.5V，并连接至传输晶体管217的栅极和传输晶体管219的栅极。SPW 271处于5.5V，并连接到行282的所有晶体管的阱。BL 238是5.5V，并连接到存储器晶体管202的漏极206和存储器晶体管216的漏极。CSL 240处于5.5V，并连接到传输晶体管203的源极209以及传输晶体管213、217和219的源极。BL 239处于5.5V，并连接到存储器晶体管220和存储器晶体管214的漏极。
在一个实施例中，存储器晶体管202、214、216和220可以是NVM晶体管，诸如，电荷捕获存储器晶体管。示出了具有阴影氧化物层(shaded oxide layer)的存储器晶体管202、214、216和220。
在一个实施例中，传输晶体管203、213、217和219的源极区域具有晕状注入物(未示出)。参考图5进一步说明晕状注入物。在一个示例中，传输晶体管203、213、217和219是n型晶体管并且具有环绕由邻近的传输晶体管共享的源极区域(例如，结)的p型晕状注入物(例如，传输晶体管203与传输晶体管213共享源极区域，并且传输晶体管217与传输晶体管219共享源极区域)。传输晶体管203、213、217和219的漏极不具有晕状注入物，并且是n型材料。传输晶体管203、213、217和219的源极区域连接到CSL 240。
在用于对选定扇区的行281的NVM单元201进行擦除的擦除操作期间，栅极204相对于存储器晶体管202的阱207之间的电压差为-8.5V，这导致将空穴从沟道注入到存储器晶体管202的电荷捕获层。对存储器晶体管202的擦除导致NVM单元201读取为逻辑上的“0”。类似地，NVM单元212被擦除。在擦除操作期间，行282的NVM单元215和218未被擦除，因为行282已经被取消选择，并且存储器晶体管216和存储器晶体管220的栅极和块体之间的电压是0V。
应该认识到，图2-图4中所示的一些不同的电压电平和电连接可能在本文中并未被描述。本领域的技术人员将能够鉴于本文中的附图(具体来说是图2-图4)来确定不同的电压水平和电连接。此外，还应该认识到，除了不同的信号线的相对电压电平之外，除非另有说明，关于图2的描述适用于图3-图4。
图3示出根据一个实施例的在编程操作期间的非易失性存储器阵列的选定扇区。在对所选NVM扇区300进行编程操作期间，所选的行281的一个或更多个NVM单元(例如，NVM单元201)可被编程为逻辑上的“1”，而所选的行281上的其余NVM单元(例如，NVM单元212)可被禁止被编程并保持被擦除。取消选择的行(诸如，行282)的NVM单元215和218可以被防止改变先前储存的数据值。写操作可以包括擦除操作和编程操作。
在NVM扇区300中，NVM单元201被示出为在所选的行281中，并且被编程。NVM单元212被示出为在编程操作期间被禁止。在编程操作期间出现的泄漏电流被示出为亚阈值泄漏电流310和栅极感应漏极泄漏电流312。在编程模式期间，为了对NVM单元201进行编程，BL238上的电压信号是-3V，WLS上的电压信号是5.5V，并且SPW 270上的电压信号是-3V。跨存储器晶体管202的栅极204和阱207、以及栅极204和漏极206形成正电压电位。在编程模式期间，为了禁止NVM单元212，图1的电压控制电路126将BL 239上的电压信号控制为1.1V。NVM单元215和218被示出为在编程操作期间在取消选择的行282中。
在对NVM单元201进行编程的编程操作期间，存储器晶体管202的栅极204相对于阱207和漏极206的电压是8.5V。8.5V差分将来自存储器晶体管202的沟道的电子注入到电荷捕获层，这导致存储器晶体管202被编程为逻辑上的“1”。同样在对NVM单元201进行编程的编程操作期间，将-3V的电压信号施加到耦合到传输晶体管203的栅极208和传输晶体管213的栅极的WL 232。将-2.4V的电压信号施加到耦合到传输晶体管203、213、217和219的源极的CSL 240。
在编程操作期间，NVM单元212可以被禁止而不是被编程。为了在编程操作期间禁止NVM单元212，电压控制电路126将1.1V的电压信号耦合到BL 239。在传输晶体管203和传输晶体管213的源极处的晕状注入物减少了亚阈值泄漏电流310。在一个示例中，亚阈值泄漏电流310可以从100皮安(pA)减小到10pA，或者减小10倍。例如在NVM扇区300的设计期间，可以优化栅极感应漏极泄漏电流312。NVM单元212的栅极感应漏极泄漏电流312可以保持基本不变。(例如，在实现对称传输晶体管的NVM设备之间不变)。例如，非对称传输晶体管的实现可以增加传输晶体管203和213的VT。实现非对称传输晶体管的NVM设备可能不会导致对于降低亚阈值泄漏电流310而增加栅极感应漏极泄漏电流312的折衷。例如，如果不使用非对称传输晶体管，而是通过增加沟道掺杂来降低亚阈值泄漏，则GIDL电流可能显著增加(例如，高达100pA)。传输晶体管203、213、217和219被描述为非对称传输晶体管。应该认识到，在NVM扇区300的传输晶体管中的全部或一些可以是非对称的，或者在NVM扇区300的传输晶体管中没有传输晶体管是非对称的。
图4示出根据一个实施例的在读取操作期间的非易失性存储器阵列的选定扇区。在对选定的NVM扇区400的读取操作期间，可以读取一个或更多个NVM单元的逻辑值。在对选定的NVM扇区400的读取操作期间，存储器晶体管202、214、216和220的栅极可以接地。被擦除的存储器晶体管在读取操作期间可能具有电流。该电流由图1的读出放大器122感测，其为特定的NVM单元登记逻辑上的“0”。已编程的存储器晶体管在读取操作期间基本没有电流流动。读出放大器122将基本感测不到来自已编程的NVM单元的电流，并为特定的NVM单元登记逻辑上的“1”。
在NVM单元201的读取操作期间，2.5V的电压信号可施加到WL 232，并耦合到传输晶体管203的栅极208和传输晶体管213的栅极，而0V可被施加到CSL 240。0V也可以被施加到耦合到存储器晶体管202的栅极204和存储器晶体管214的栅极的WLS 231。取决于所读取的NVM单元是逻辑上的“0”还是“1”，BL 238上的电压可以从0V到0.6V波动。
图5示出根据一个实施例的包括非对称传输晶体管的非易失性存储器阵列的制造工艺。基线制造工艺500示出了工艺501、502、503和504(也被称为操作)。应当认识到，基线制造工艺500是为了说明而不是限制的目的而被提供的。基线制造工艺可以包括相同的、更多的或更少的工艺，和/或按照不同顺序的工艺。
工艺501可以是基线制造工艺500的后续附加制造(未示出的)工艺。工艺501示出了两个NVM单元(NVM单元201和212)。NVM单元201包括存储器晶体管202和传输晶体管203，并且NVM单元212包括存储器晶体管214和传输晶体管213。参考图2-图4进一步描述NVM单元201和212。阱510和阱511可以是p型阱，并且分别在存储器晶体管202和214之下。阱512可以是p型阱，并且在传输晶体管203和213之下并且由传输晶体管203和213共享。工艺501示出了作为对称传输晶体管的传输晶体管203和213。阱513(也被称为深n阱)位于前一层的阱的下方，并且可以是n型阱。衬底514可以是p型衬底。工艺501可以是与NVM单元201和212的晶体管的栅极的形成有关的多栅极蚀刻工艺。工艺502可以是将n型离子注入到NVM单元201和212的晶体管的源极区域和漏极区域中的轻掺杂漏极工艺(SLDD)。共享源极区域521在传输晶体管203和213之间共享，并且接收n型注入物。
工艺503也可以是将n型离子注入到传输晶体管203和213的源极区域(例如，共享源极区域521)中的轻掺杂漏极工艺(NLDD)。在一个实施例中，在SLDD和NLDD中，注入物剂量和能量可以是不同的，并且可以针对每个区域(例如，晶体管的源极和漏极)进行优化。NLDD注入物可以是基线制造工艺500的一部分，并使用掩模530作为注入工艺的一部分。基线制造工艺500的工艺503可以利用NLDD注入物的掩模来在传输晶体管203和213的共享源极区域521周围进行晕状注入物531，而不在其他区域(诸如，传输晶体管203和213的漏极区域)注入晕状注入物。晕状注入物531可以是高倾斜晕状注入物，其以一定角度进行使得晕状注入物531至少部分地注入到传输晶体管203和213的栅极之下。晕状注入物531可以是p型材料。晕状注入物531的注入是在NVM单元201和NVM单元212的CSL侧进行的，而不是在传输晶体管203和213的漏极区域进行的(也不是在传输晶体管203和213的漏极区域处的轻掺杂晕状注入物)，使传输晶体管203和213成为非对称传输晶体管。晕状注入物531可以利用现有工艺(NLDD)的掩模530，而不向基线制造工艺500增加额外的工艺步骤。在另一个实施例中，可以使用额外的掩模(未示出)和/或工艺步骤来注入晕状注入物531。
在一个实施例中，在工艺502中，传输晶体管203和213以及存储器晶体管202和214两者的漏极区域和源极区域以在1.0×1013到1.0×1014个原子/cm2的范围内(其可以针对SONOS性能而进行优化)的n型注入物剂量轻度掺杂。在工艺503处，通过修改现有注入物掩膜，将会把具有在1.0×1014至1.0×1015个原子/cm2范围内的注入物剂量水平的附加n型LDD(NLDD)注入物和具有1.0×1013个原子/cm2至1.0×1014个原子/cm2(例如，强掺杂晕状注入物)的注入剂量的并且具有30至45度的倾斜角度的p型晕状注入物521(与LDD注入物的掺杂类型相反)添加到非对称源极侧(例如，共享源极区域521)。附加NLDD注入物和晕状注入物521可以是通常针对核心CMOS区域进行优化的基线注入物之一。
工艺504可以在NVM单元201和NVM单元212上的晶体管的栅极之间添加一个或更多个间隔物，并将n型离子添加到NVM单元201和NVM单元212上的晶体管的源极区域和漏极区域。附加的后续步骤可以被添加到基线制造工艺500。
在一个实施例中，基线制造工艺500包括在双晶体管(2T)非易失性存储器(NVM)单元201的传输晶体管201的源极521处注入第一导电类型的第一材料，其中，2T NVM单元201包括存储器晶体管202和传输晶体管203。基线制造工艺500还包括围绕传输晶体管2013的源极521的至少一部分注入第二导电类型的第二材料，以形成晕状注入物531。第一材料的第一导电类型和第二材料的第二导电类型是相反的导电类型。传输晶体管203是非对称晶体管。在一个实施例中，非对称传输晶体管203包括具有晕状注入物531的源极521和没有晕状注入物的漏极。基线制造工艺500可以包括形成耦合到传输晶体管203的源极521的共源极线(CSL)。CSL在NVM单元的扇区中的多个NVM单元之间被共享。在另一个实施例中，通过在传输晶体管203的源极521处形成轻掺杂漏极(LDD)，将第一材料注入传输晶体管203的源极521。在另一个实施例中，在注入第一材料和注入第二材料期间使用相同的掩模。
图6是示出根据实施例的在非易失性存储器单元上进行的编程操作的流程图。应该认识到，可以进行其他操作，诸如预编程、擦除操作、编程操作和读取操作。应该认识到，对于每个操作，只描述了在电压信号中的一些电压信号。参考图2-图4描述了用于其它操作的附加电压信号。还应该认识到，可以在下面描述图1-图5的特征，以帮助所示的方法600。方法600可由包括硬件(例如，电路、专用逻辑、可编程逻辑、微代码)、软件(例如，在处理设备上运行以进行硬件模拟的指令)或其组合的处理逻辑来进行。在一个实施例中，如图1所示的处理设备104和/或在非易失性存储器设备102中的一部分或全部(诸如，电压控制电路126)可执行本文所述的一些或全部操作。
方法600在框605处开始，其中，进行该方法的处理逻辑对NVM设备102的2T NVM单元(诸如，NVM单元201)进行操作。该操作可以是参考图3所示的编程操作。NVM单元201的传输晶体管203是非对称晶体管，例如，在源极209处具有晕状注入物并且在漏极210处没有晕状注入物的非对称晶体管。传输晶体管203耦合到与NVM单元201、212、215和218共享的CSL240。在框610处，编程逻辑将5.5V的电压信号施加到WLS 231。WLS 231耦合到NVM单元201的存储器晶体管202的栅极204。在框615处，编程逻辑将-3V的电压信号施加到BL 238。BL238耦合到NVM单元201的存储器晶体管202的漏极206。在框620处，编程逻辑将-3V的电压信号施加到SPW 270。SPW 270耦合到NVM单元201的存储器晶体管202的阱207。在存储器晶体管202的栅极204与漏极206之间以及在栅极204与阱207之间形成8.5V的正电压电位，以对NVM单元201进行编程。在框625处，处理逻辑将-3V的电压信号施加到WL 232。WL 232耦合到NVM单元201的传输晶体管203的栅极208。在框630处，处理逻辑将-2.4V的电压信号施加到CSL240。CSL 240耦合到传输晶体管203的源极209。传输晶体管的栅极208和源极209之间的电压电位是-0.6V，这低于传输晶体管203的阈值电压。传输晶体管203的阈值电压可以是大约0.6V。
应该认识到，虽然上面已经提供了编程操作，但是可以对实现非对称传输晶体管的NVM单元的扇区进行其他操作。例如，如图2所示，通过处理逻辑将5.5V的电压信号施加到SPW 270，可以对NVM单元201进行擦除操作。SPW 270耦合到NVM单元201的存储器晶体管202的阱207和传输晶体管203的阱211。在存储器晶体管202的栅极204与阱207之间以及栅极204与漏极206之间形成负电压电位，以擦除(逻辑上的“0”)NVM单元201(以及擦除行281的NVM单元)。在另一个示例中，如图4所示，可以对NVM单元201进行读取操作。处理逻辑可以将2.5V的电压信号施加到WL 232。WL 232耦合到NVM单元201的传输晶体管203的栅极208。处理逻辑可以将0V的电压信号(例如，接地电压)施加到CSL 240。正电压可以耦合在传输晶体管203的栅极208和源极209之间，以导通传输晶体管(例如，在传输晶体管203的VT之上的电压)。
图7是示出根据另一实施例的非易失性存储器系统的框图。电路700是本公开可以在其中运行的另一NVM系统。电路700包括具有非对称传输晶体管的存储器阵列。
本发明的实施例包括本文描述的各种操作。这些操作可由硬件部件、软件、固件或其组合执行。
虽然以特定顺序示出和描述了本文的方法的操作，但是每种方法的操作顺序可以被改变，使得特定操作可以以相反顺序进行，或使得特定操作可与其他操作至少部分同时进行。在另一实施例中，指令或不同操作的子操作可以处于间歇和/或交替的方式。如本文使用的术语“第一”、“第二”、“第三”、“第四”等意味着作为标签来区分开不同的元素，并且可能不一定具有根据它们的数字标号的序数含义。
上面的描述阐述了诸如特定系统、部件、方法等的例子的许多特定细节，以便提供对本发明的若干实施例的理解。然而，对于本领域的技术人员可能明显，本发明的至少一些实施例可在没有这些特定细节的情况下被实践。在其他实例中，众所周知的部件或方法没有具体描述或者是以简单的框图的形式来呈现，以避免不必要地使本发明模糊。因此，所阐述的特定细节仅仅是示例性的。特定的实施方式可以与这些示例性细节不同并且仍然被视为在本发明的范围内。

Claims (15)

1.一种存储器设备，包括：
第一非易失性存储器(NVM)设备，其包括单个或多个第一存储器晶体管、在所述存储器设备一侧的第一传输晶体管和在所述存储器设备另一侧的第二传输晶体管，其中，所述第一NVM设备的单个或多个第一存储器晶体管、第一传输晶体管和第二传输晶体管串联在一起；
第二非易失性存储器(NVM)设备，其包括单个或多个第二存储器晶体管、在所述述存储器设备一侧的第一传输晶体管和在所述存储器设备另一侧的第二传输晶体管，其中，所述第二NVM设备的单个或多个第二存储器晶体管、第一传输晶体管和第二传输晶体管串联在一起；
共源极线(CSL)，其至少与所述第一NVM设备和所述第二NVM设备中的每一个的所述第一和第二传输晶体管之一的源极耦合，其中，所述第一NVM设备和所述第二NVM设备中的每一个的所述第一和第二传输晶体管中的至少一个是非对称晶体管；
其中，对所述第一NVM设备和所述第二NVM设备中的每个NVM设备的操作包括：
将第一信号施加到与对应的NVM设备的存储器晶体管的栅极耦合的字线(WLS)；以及
将第二信号施加到与所述对应的NVM设备的存储器晶体管的漏极耦合的位线(BL)。
2.根据权利要求1所述的存储器设备，其中，所述非对称晶体管包括具有不同掺杂区域的源极和漏极。
3.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的至少一个的所述第一和第二传输晶体管中的至少一个的源极或漏极包括晕状注入物。
4.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的至少一个的所述第一和第二传输晶体管中的至少一个的源极或漏极不包括注入物掺杂区域。
5.根据权利要求1所述的存储器设备，其中，所述操作是对所述对应的NVM设备进行编程的编程操作，其中，所述操作还包括：
将所述第二信号施加到与所述对应的NVM设备的所述存储器晶体管的阱和所述第一和第二传输晶体管中的至少一个的阱耦合的阱线(SPW)，其中，所述第一信号和所述第二信号在所述存储器晶体管的栅极和漏极之间以及在所述存储器晶体管的栅极和阱之间形成正电压电位。
6.根据权利要求1所述的存储器设备，其中，所述操作是对所述对应的NVM设备进行编程的编程操作，其中，所述操作还包括：
将所述第二信号施加到与所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的栅极耦合的字线(WL)；以及
将第三信号施加到与所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的源极耦合的共源极线(CSL)，其中，所述第二信号和所述第一信号在所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的栅极和源极之间形成低于所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的阈值电压的电压电位。
7.根据权利要求6所述的存储器设备，其中，从所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的源极至漏极的亚阈值泄漏电流通过所述晕状注入物来减小。
8.根据权利要求6所述的存储器设备，其中，与所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个相邻的存储器晶体管的源极或漏极处的泄漏电流通过所述存储器晶体管的源极或漏极任一个中的非对称掺杂分布来减小。
9.根据权利要求1所述的存储器设备，其中，所述操作是对所述对应的NVM设备进行读取的读取操作，其中，所述操作还包括：
将第四信号施加到与所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的栅极耦合的字线(WL)；以及
将第五信号施加到与所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的源极耦合的CSL，其中，所述第四信号和所述第五信号在所述对应的NVM设备的所述第一和第二传输晶体管中的至少一个的栅极和源极之间形成正电压电位。
10.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的每一个均为双晶体管(2T)NVM单元。
11.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的每一个均为NAND型NVM串。
12.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的至少一个的所述第一和第二传输晶体管中的至少一个包括没有晕状注入物的漏极。
13.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的至少一个的所述第一和第二传输晶体管中的至少一个包括具有高掺杂晕状注入物的源极和具有轻掺杂晕状注入物的漏极。
14.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的每一个是包括浮置栅极型单元的电荷捕获存储器单元。
15.根据权利要求1所述的存储器设备，其中，所述第一NVM设备和所述第二NVM设备中的每一个是硅氧化物氮化物氧化物硅(SONOS)存储器单元。
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