FR3074352A1 - Matrice memoire a points memoire de type z2-fet - Google Patents

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Thomas Bedecarrats
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STMicroelectronics SA
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Abstract

L'invention concerne une matrice mémoire comprenant une pluralité de points mémoire de type Z2-FET (50) et de transistors de sélection de type MOS (52), dans laquelle chaque point mémoire comprend une première région d'un premier type de conductivité commune avec une région de drain du premier type de conductivité d'un des transistors de sélection (52), dans laquelle, les transistors de sélection (52) d'une même colonne (CN1, CN2) de la matrice ont une région de drain commune (60), une région de source commune (58) et une région de canal commune.

Description

MATRICE MEMOIRE A POINTS MEMOIRE DE TYPE Z2-FET
Domaine
La présente demande concerne une matrice mémoire à points mémoire de type Z^-FET.
Exposé de l'art antérieur
La figure 1 est une vue en coupe représentant schématiquement un point mémoire de type Z^-FET, et plus particulièrement d'un point mémoire Z^-FET de type N PMjg. Un tel point mémoire PMjg est par exemple décrit dans un article de Jing Wan et al. intitulé Progress in Z^-FET 1T-DRAM: Rétention time, writing modes, sélective array operation, and dual bit storage paru en 2013 dans la revue Solid-State Electronics, volume 84, pages 147 à 154.
Le point mémoire PMjg est formé dans et sur une structure SOI (de l'anglais Silicon On Insulator) comprenant une couche semiconductrice 1, couramment en silicium, reposant sur une couche isolante 3, couramment désignée par l'appellation BOX (de l'anglais Buried OXyde) et reposant elle-même sur un support semiconducteur 5, couramment en silicium. Le support semiconducteur 5 peut être utilisé comme grille arrière BGjg du point mémoire PMjg. Une zone active est délimitée dans la couche 1 et comprend des régions d'anode Ajg et de cathode Kjg (ou anode Ajg et cathode Kjg) séparées par une région intermédiaire 11. La région
B16391 - 17-GR1-0323 d'anode est fortement dopée de type P (P+) et se trouve à gauche sur la figure 1. La région de cathode Kpy est fortement dopée de type N (N+) et se trouve à droite sur la figure 1. La région intermédiaire 11 est faiblement dopée de type P (P-) et se situe entre les régions d'anode et de cathode Κρρ. Une grille isolée est formée sur une portion de la couche 11 du côté de la région d'anode 7. La grille isolée comprend une couche de grille FGpf appelée grille avant FGpy en silicium polycristallin et une couche isolante 15 reposant sur la portion de la couche 11.
Quel que soit le mode de fonctionnement d'un point mémoire Z^-FET de type N PMpy, un potentiel de polarisation négatif est appliqué à la grille arrière BGpy et un potentiel de référence, par exemple la masse, est appliqué à la cathode Κρρ. Lorsque le point mémoire est dans un état d'attente, on applique un potentiel à l'état bas à l'anode A^, et un potentiel à l'état haut à la grille avant FGpf· Pour lire ou écrire un 1 ou un 0 dans le point mémoire, des potentiels de commande sont appliqués à l'anode et à la grille avant FGpy sous la forme d'impulsions. Pour écrire un 1 dans le point mémoire, on applique un front montant à l'anode Apy et un front descendant à la grille avant FGpy, ce qui a pour effet d'attirer des électrons sous la grille avant FGpy du point mémoire. Le point mémoire est alors dans un état de faible impédance. Pour écrire un 0, les électrons sont évacués de sous la grille avant FGpy en appliquant un front descendant à la grille avant FGpy et un potentiel à l'état bas à l'anode Apy. Le point mémoire est alors dans un état de forte impédance. Pour lire le point mémoire, on détermine son impédance en maintenant le potentiel de la grille avant FGpy à un potentiel haut et en appliquant à l'anode Apy un front montant. Les valeurs de ces potentiels de commande et le fonctionnement du point mémoire sont décrits plus en détail dans l'article susmentionné. Cet article précise également que les points mémoire Z^-FET sont par exemple utilisés dans des mémoires vives dynamiques.
La figure 2 est une vue en coupe d'un point mémoire Z^-FET de type P PMp. Le point mémoire PMp de la figure 2 est
B16391 - 17-GR1-0323 identique au point mémoire PMpy de la figure 1, ainsi le point mémoire PMp comprend une couche semiconductrice 1 reposant sur une couche isolante 3 qui repose elle-même sur une couche semiconductrice 5. La couche 1 est divisée en trois régions : une région d'anode Ap, une région intermédiaire 11 et une région de cathode Kp. La grille arrière et la grille avant du point mémoire PMp sont référencées respectivement BGp et FGp. La différence entre le point mémoire PMp et le point mémoire PMpy est que la grille isolée du point mémoire PMp est formée sur une portion de la couche 11 du côté de la région de cathode Kp. La grille isolée comprend alors toujours la grille avant FGp et une couche isolante 15 reposant sur la portion de la couche 11.
Quel que soit le mode de fonctionnement d'un point mémoire Z^-FET de type P PMp, un potentiel de polarisation positif est appliqué à la grille arrière 5, et un potentiel haut, appelé par exemple un potentiel Vdd, est appliqué à l'anode Ap. Lorsque le point mémoire est dans un état d'attente d'une opération de lecture ou d'écriture, on applique un potentiel à l'état haut à la cathode Kp, et un potentiel à l'état bas à la grille avant FGp. Pour lire ou écrire un 1 ou un 0 dans le point mémoire, des potentiels de commande sont appliqués à la cathode Kp et à la grille avant FGp sous la forme d'impulsions. Pour écrire un 1 dans le point mémoire, on applique un front descendant à la cathode Kp et un front montant à la grille avant FGp, ce qui a pour effet d'attirer des trous sous la grille avant FGp du point mémoire. Le point mémoire est alors dans un état de faible impédance. Pour écrire un 0 dans le point mémoire, les trous sont évacués de sous la grille avant FGp du point mémoire en appliquant un front montant à la grille avant FGp et un potentiel à l'état haut à la cathode Kp. Le point mémoire est alors dans un état de forte impédance. Pour lire le point mémoire, on détermine son impédance en maintenant le potentiel de la grille avant FGp à un potentiel bas et en appliquant un front descendant à la cathode Kp.
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Pour certaines applications, il serait souhaitable de pouvoir réduire la taille des mémoires vives dynamiques à points mémoire de type Z^-FET.
Résumé
Un mode de réalisation prévoit une matrice mémoire comprenant une pluralité de points mémoire de type Z^-FET et de transistors de sélection de type MOS, dans laquelle chaque point mémoire comprend une première région d'un premier type de conductivité commune avec une région de drain du premier type de conductivité d'un des transistors de sélection, dans laquelle, les transistors de sélection d'une même colonne de la matrice ont une région de drain commune, une région de source commune et une région de canal commune.
Selon un mode de réalisation, les points mémoire d'une même colonne de la matrice ont une grille avant commune.
Selon un mode de réalisation, la grille avant commune des points mémoire d'une même colonne est reliée à une ligne de mot.
Selon un mode de réalisation, chaque point mémoire comprend une deuxième région d'un deuxième type de conductivité.
Selon un mode de réalisation, les deuxièmes régions des points mémoires d'une même ligne de la matrice sont reliées à une ligne de bit.
Selon un mode de réalisation, les points mémoire d'une même ligne de la matrice sont assemblés deux par deux en ayant une deuxième région commune.
Selon un mode de réalisation, la première région de chaque point mémoire est reliée à un potentiel de référence.
Selon un mode de réalisation, les transistors de sélection d'une même colonne ont une grille commune.
Selon un mode de réalisation, la région de grille commune des transistors de sélection d'une même colonne est reliée à une ligne de commande.
Selon un mode de réalisation, les transistors de sélection sont des transistors MOS à canal N.
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Selon un mode de réalisation, les transistors de sélection sont des transistors MOS à canal P.
Selon un mode de réalisation, les points mémoire de type Z^-FET comprennent, sur un substrat : une région d'anode ; une région de cathode ; une région dopée de type P séparant la région d'anode et la région de cathode ; et une région de grille isolée positionnée sur et en contact avec une portion de la région dopée faiblement.
Un autre mode de réalisation prévoit un procédé de fabrication d'une matrice mémoire comprenant : la formation d'une pluralité de points mémoire de type Z^-FET et une pluralité de transistors de sélection de type MOS disposés en lignes et en colonnes, dans laquelle : la formation de chaque point mémoire comprend la formation d'une première région d'un premier type de conductivité ; la formation de chaque transistor de sélection comprend la formation d'une région de drain commune avec la première région d'un point mémoire et à tous les transistors de sélection d'une même colonne, la formation d'une région de source commune à tous les transistors de sélection d'une même colonne et la formation d'une région de grille commune à tous les transistors de sélection d'une même colonne.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1, décrite précédemment, est une vue en coupe d'un point mémoire de type Z^-FET de type N ;
la figure 2, décrite précédemment, est une vue en coupe d'un point mémoire de type Z^-FET de type P ;
les figures 3A et 3B sont une vue en coupe et une vue de dessus d'un point mémoire accompagné de son transistor de sélection ;
la figure 4 est un schéma électrique d'une matrice mémoire ;
B16391 - 17-GR1-0323 la figure 5 est un chronogramme illustrant un mode de fonctionnement de la matrice mémoire de la figure 4 ;
la figure 6 est une vue de dessus d'un mode de
réalisation d'un point mémoire de type Z^-FET de type N accompagné
de son transistor de sélection ;
la figure 7 est une vue de dessus d'un mode de
réalisation d'une matrice mémoire ;
les figures 8A et 8B sont une vue en coupe et une vue de dessus d'un mode de réalisation d'un point mémoire de type Z^FET de type P accompagné de son transistor de sélection ;
la figure 9 est une vue de dessus d'un mode de réalisation d'une matrice mémoire ; et la figure 10 est un chronogramme illustrant un mode de fonctionnement de la matrice mémoire de la figure 8. Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, le fonctionnement général d'une mémoire ne sera pas rappelé.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position, tels que les termes avant, arrière, gauche, droite, dessus, supérieur, etc., il est fait référence à l'orientation des éléments dans les figures. Sauf précision contraire, les expressions de l'ordre de et sensiblement signifient à 10 % près, de préférence à 5 % près.
Dans la description suivante, un point mémoire Z^-FET de type N ou de type P est représenté, dans un schéma électrique, par un symbole classique de diode, dont l'anode correspond à l'anode du point mémoire et dont la cathode correspond à la cathode du point mémoire. Ce symbole comprend en outre une connexion supplémentaire, symbolisant la grille avant, positionnée du côté latéral du symbole de diode entre la connexion d'anode et la
B16391 - 17-GR1-0323 connexion de cathode. Le symbole du point mémoire Z^-FET est utilisé en figure 4.
Les figures 3A et 3B sont une vue en coupe et une vue de dessus d'un point mémoire Z^-FET de type N 20 accompagné de son transistor de sélection 22. Le point mémoire 20 est identique au point mémoire PMjg décrit en relation avec la figure 1. Le transistor de sélection 22 est un transistor MOS à canal N (NMOS).
De façon classique, le transistor de sélection 22 comprend une région de drain, une région de canal 24, une région de source 26, une couche d'isolant de grille 28 et une couche de grille 30 conductrice. Le transistor de sélection 22 est formé sur la même structure SOI (couches 1, 3 et 5) et dans la même zone active que le point mémoire 20. Les régions de drain, de canal 24 et de source 26 sont formées dans la couche semiconductrice 1. La région de drain est fortement dopée de type N (N+) et est formée par la région de cathode Kjg du point mémoire 20. La région de cathode Kjg sera alors indifféremment nommée région de cathode Kjg, région de drain Kjg ou région de cathode et de drain Kjg. La région de canal 24 est faiblement dopée de type P (P-) et est formée dans une région adjacente à la région de drain Kjg. La région de source 26 est fortement dopée de type N (N+) et est formée dans une région adjacente à la région de canal 24. La couche d'isolant de grille 28 repose sur la face supérieure de la région de canal 24. La couche de grille ou grille 30 repose sur la face supérieure de la couche d'isolant de grille 28. De façon classique, la couche de grille 30 peut être en silicium polycristallin ou en un matériau conducteur, par exemple un métal.
Pendant les phases de fonctionnement du point mémoire, et plus particulièrement lorsqu'un 1 est écrit dans un point mémoire, le courant dans le transistor de sélection peut être relativement élevé par rapport à la largeur de grille des transistors de sélection.
Comme l'illustre la figure 3B, la zone active est rectangulaire, c'est-à-dire que la largeur de grille Wq du transistor 22 est égale à la largeur L du point mémoire 20. On
B16391 - 17-GR1-0323 considère ici, par exemple, une technologie dans laquelle la largeur L du point mémoire est comprise entre 80 nm et 1 pm, par exemple de l'ordre de 100 nm.
La figure 4 est un schéma électrique d'une portion d'une matrice mémoire M comprenant des points mémoire Z^-FET de type N selon une solution qui a déjà été proposée. Chaque point mémoire est commandé par un transistor de sélection MOS de type N, ce transistor de sélection est par exemple disposé comme décrit en relation avec les figures 3A et 3B. On a représenté ici une matrice mémoire M comprenant 2x2 points mémoires 20, chacun accompagné de son transistor de sélection 22. Les points mémoires 20 sont disposés en deux colonnes Cl, C2 et en deux lignes Ll, L2.
La source de chaque transistor de sélection 22 est connectée à un potentiel de référence, par exemple la masse. Le drain de chaque transistor de sélection est connecté à la cathode du point mémoire 20 comme décrit en relation avec les figures 3A et 3B.
Dans une même colonne Cl, C2, chaque point mémoire 20 a son anode Ajg connectée à une même ligne de bit BL1, BL2.
Dans une même ligne de points mémoire, chaque point mémoire a sa grille avant FGjg connectée à une ligne de mot WL1, WL2. Chaque transistor de sélection 22 a sa grille 30 connectée à une ligne de commande CL1, CL2.
La figure 5 est un chronogramme illustrant un mode de fonctionnement d'un point mémoire 20^^ de la matrice mémoire M de la figure 4, et appartenant à une ligne Ln et à une colonne Cm. Le chronogramme illustre l'évolution temporelle de potentiels vCLn' vBLm et vWLn pendant différentes opérations réalisées sur la matrice mémoire M. Le potentiel VgLn est le potentiel de la ligne de commande CLn associée à la ligne Ln. Le potentiel est le potentiel de la ligne de bit BLm associée à la colonne Cm. le potentiel ν^η est le potentiel de la ligne de mot associée à la ligne Ln.
Lorsque le point mémoire 20^^ est en attente d'une opération de lecture ou d'écriture, il est dans un état HOLD. Les
B16391 - 17-GR1-0323 potentiels Vq^n et sont à un état bas et le potentiel ν^η est maintenu à un état haut.
Pendant la durée d'une opération de lecture READ sur le point mémoire 20^, un état haut est appliqué aux potentiels Vq^n et Vb^. Le potentiel V^n reste à un état haut. Une fois l'opération de lecture terminée, le point mémoire 20^^ repasse à un état HOLD.
Pendant la durée d'une opération d'écriture d'un 1 WRITE1 sur le point mémoire 20^^, un état haut est appliqué aux potentiels Vq^n et vBLm· Un état bas est appliqué au potentiel V^Ln· Une fois l'opération d'écriture terminée, le point mémoire 20nm repasse à un état HOLD.
Pendant la durée d'une opération d'écriture d'un 0 WRITE0 sur le point mémoire 20^, un état haut est appliqué au potentiel Vq^n Le potentiel Vg^m reste à un état bas. Un état bas est appliqué au potentiel Vw^n- Une fois l'opération d'écriture terminée, le point mémoire 20^ repasse à un état HOLD.
La solution décrite en relation avec les figures 4 et 5 présente différents inconvénients, de part les dimensions des transistors de sélection associés à chaque point mémoire. En effet, les transistors de sélection pourraient ne pas supporter un courant trop élevé, comme par exemple le courant qui traverse le point mémoire lorsqu'il est dans un état de faible impédance.
La figure 6 est une vue de dessus d'un mode de réalisation d'un point mémoire Z^-FET de type N 50 accompagné de son transistor de sélection 52, selon un mode de réalisation de la présente demande. Le transistor de sélection 52 est un transistor MOS à canal N (NMOS).
Le point mémoire 50 comprend les mêmes éléments que le point mémoire 20 décrit en relation avec les figures 3A et 3B, à savoir une région d'anode A^, une région de cathode Kj^, une région intermédiaire 11, une couche isolante 15 (non visible en figure 6) et une grille avant FGjg. De même, le transistor de sélection 52 comprend les mêmes éléments que le transistor de sélection 22 décrit en relation avec les figures 3A et 3B, à savoir une région
B16391 - 17-GR1-0323 de drain K^, une région de canal 24 (non visible en figure 6) , une région de source 26, une couche d'isolant de grille 28 (non visible en figure 6) et une grille 30.
La différence entre les composants des figures 3A et 3B et ceux de la figure 6 est que, en figure 6, le transistor de sélection 52 a une largeur de grille Wj_ plus grande que la largeur L de l'ensemble formé par la région d'anode A^, la grille isolée, comprenant la grille avant FGjg et la couche isolante 15, et la région intermédiaire 11. La région de cathode et de drain 9 du transistor de sélection 52 a alors une largeur égale à Wj_.
La figure 7 est une vue de dessus d'un mode de réalisation d'une sous-matrice d'une matrice mémoire à points mémoire Z^-FET de type N. La matrice mémoire comprend une pluralité de lignes et de colonnes de points mémoire. La matrice mémoire peut être divisée en sous-matrice comprenant une paire de colonnes de points mémoires. La sous matrice comprend quatre lignes L^l, L^2, L^3, L^4 et deux colonnes Cjgl, Cjg2 de points mémoire 50 accompagnés de leur transistors 52 décrits en relation avec la figure 6.
Chaque ligne L^l, L^2, L^3, L^4 comprend deux points mémoire 50 partageant une région d'anode commune 56 et étant chacun accompagné de son transistor de sélection 52. La région d'anode 56 commune est fortement dopée de type P (P+). Chaque région d'anode 56 de la ligne L^l, L^2, L^3, L^4 est reliée à une ligne de bit BLj^l, BL^2, BL^3, BL^4 correspondante. Chaque point mémoire 50 est accompagné de son transistor de sélection 52 comme cela a été décrit en relation avec la figure 6. La région intermédiaire 11 d'un point mémoire 50 est espacée d'une distance e de la région intermédiaire 11 du point mémoire 50 de la ligne suivante. De même, la région d'anode commune 56 est espacée de la distance e de la région d'anode commune 56 de la ligne suivante. La distance e est égale à la différence entre la largeur de grille Wj_ du transistor de sélection 52 et de la largeur L du point mémoire 50. Les régions d'anode commune 56 d'une même ligne d'une
B16391 - 17-GR1-0323 matrice mémoire sont toutes connectées entre elles à la ligne de bit dédiée.
Chaque colonne Cjgl, Cjg2 comprend quatre points mémoire 50 accompagnés de leurs transistors de sélection 52. Les quatre points mémoire 50 de chaque colonne Cjgl, Cjg2 ont une grille avant commune FGjgl, FGjg2 reliée à une ligne de mot WLjgl, WLjg2 correspondante. La largeur de grille Wj_ des transistors de sélection 52 est assez importante pour que les transistors de sélection 52 d'une même colonne soient formés sur une même zone active de la couche 1 et pour que :
les grilles 30 des transistors 52 soient formées sur une région de grille commune 48 ;
les régions de source 26 des transistors 52 soient formées sur une région fortement dopée de type N commune 58 ; et les régions de drain Kjg des transistors 52 soient formées sur une région dopée fortement de type N commune 60.
Chaque région de grille commune 48 des transistors de sélection 52 des colonnes Cjgl, Cjg2 est reliée à une ligne de commande CLjgl, CLjg2 correspondante. Les régions de source 26 des transistors de sélection 52 sont toutes reliées à un potentiel de référence, par exemple la masse.
Le mode de fonctionnement de la matrice mémoire Mjg est le même que celui de la matrice M de la figure 4. Ce mode de fonctionnement a été décrit ci-dessus en relation avec la figure
5.
Les figures 8A et 8B sont une vue en coupe et une vue de dessus d'un mode de réalisation d'un point mémoire Z^-fet de type P 70 et de son transistor de sélection 72, dans ce cas le transistor de sélection 72 est un transistor MOS à canal P (PMOS). Le point mémoire 70 est du type du point mémoire PMp de la figure
2.
De façon classique, le transistor 72 comprend une région de drain fortement dopée de type P (P+), une région de canal 74 faiblement dopée de type N (N-), une région de source 76 fortement dopée de type P (P+) , une couche d'isolant de grille 78 et une
B16391 - 17-GR1-0323 couche de grille conductrice 80. Le transistor de sélection 72 est formé sur la même structure SOI (couches 1, 3 et 5) et dans la même zone active que le point mémoire 70. Les régions de drain, de canal 74 et de source 7 6 sont formées dans la couche semiconductrice 1.
La région de drain est fortement dopée de type P (P+) et est formée par la région d'anode Ap du point mémoire 70. La région d'anode Ap sera alors indifféremment nommée région d'anode Ap, région de drain Ap ou région d'anode et de drain Ap. La région de canal 74 est faiblement dopée de type N (N-) et est formée dans une région adjacente à la région de drain Ap. La région de source 7 6 est fortement dopée de type P (P+) et est formée dans une région adjacente à la région de canal 74. La couche d'isolant de grille 78 repose sur la face supérieure de la région de canal 74. La couche de grille ou grille 80 repose sur la face supérieure de la couche d'isolant de grille 78. De façon classique, la couche de grille 80 peut être en silicium polycristallin ou en un matériau conducteur, par exemple un métal.
Comme dans le mode de réalisation décrit en relation avec la figure 6, le transistor de sélection 72 a une largeur de grille Wj_ supérieure à la largeur L du point mémoire 70. La région d'anode et de drain Ap a, dans ce cas, une largeur égale à Wj_ de façon que le transistor de sélection soit, en vue de dessus, de forme rectangulaire et que le point mémoire 70 soit, en vue de dessus, en forme de T.
La figure 9 est une vue de dessus d'un mode de réalisation d'une sous-matrice Mp d'une matrice mémoire à points mémoire Z^-FET de type P. La matrice mémoire comprend une pluralité de lignes et de colonnes de points mémoire. La matrice mémoire peut être divisée en sous-matrice Mp comprenant une paire de colonnes de points mémoires. La sous matrice Mp comprend quatre lignes Lpl, Lp2, Lp3, Lp4 et deux colonnes Cjgl, Cjg2 de points mémoire 70 accompagnés de leur transistor 72 décrits en relation avec les figures 8A et 8B.
B16391 - 17-GR1-0323
Autrement dit, dans chaque ligne Lpl, Lp2, Lp3, Lp4, les deux points mémoire 70 sont positionnés tête-bêche et ont une région de cathode commune 86 reliée à la ligne de bit BLpl, BLp2, BLp3, BLp4 correspondante. Les lignes Lpl, Lp2, Lp3, Lp4 sont toujours espacées les unes des autres de la distance e définie en relation avec la figure 7.
Dans chaque colonne Cpl, Cp2, la largeur de grille Wj_ des transistors de sélection 72 est assez large pour que les transistors de sélection 72 d'une même colonne soient formés sur une même zone active de la couche 1 et pour que :
les régions de grille 80 des transistors 72 soient formées sur une région de grille commune 88 ;
les régions de drain Ap des transistors 72 soient formées sur une région dopée fortement de type N commune 90 ; et les régions de source 76 des transistors 72 soient formées sur une région dopée fortement de type N commune 92.
Chaque région de grille 88 des transistors de sélection 72 de chaque colonne Cpl, Cp2 est reliée à une ligne de commande CLpyl, CLpy2 correspondante. Les régions de source 92 des transistors de sélection 72 sont toutes reliées à un potentiel haut de référence, appelé Vdd.
Les régions de grille avant FGp des points mémoires 70 d'une même colonne sont formées par une région de grille avant commune FGpl, FGp2. Chaque région de grille FGpl, FGp2 est reliée à une ligne de mot WLpl, WLp2.
La figure 10 est un chronogramme illustrant un mode de fonctionnement d'un point mémoire 70^ de la matrice mémoire Mp de la figure 9, appartement à une ligne Lpn et à une colonne Cp^p Le chronogramme illustre l'évolution temporelle des potentiels vCLPn' vBLPm' et vWLPn pendant différentes opérations. Le potentiel Vqppn est le potentiel de la ligne de commande CLpn associée à la ligne Lpn. Le potentiel Vpppj^ est le potentiel de la ligne de bit BLpm associée à la colonne Cpm. Le potentiel V^ppn est le potentiel de la ligne de mot WLpn associée à la ligne Lpn.
B16391 - 17-GR1-0323
Lorsque le point mémoire 70^^ est en attente d'une opération de lecture ou d'écriture, il est dans un état HOLD. Les potentiels VQLPn et V^Rrn. sont à un état haut. Le potentiel V^ppn est à un état bas.
Pendant la durée d'une opération de lecture READ sur le point mémoire 70^, un état bas est appliqué aux potentiels Vqppn et Vpppjn pendant la durée de l'opération de lecture. Le potentiel vWLPn reste à un état bas. Une fois l'opération de lecture terminée, le point mémoire 70^^ repasse à un état HOLD.
Pendant la durée d'une opération d'écriture d'un 1 WRITE1 sur le point mémoire 70^, un état bas est appliqué aux potentiels Vqppn et Vpppm. Un état haut est appliqué au potentiel vWLPn pendant la durée de l'opération d'écriture. Une fois l'opération d'écriture terminée, le point mémoire 70^ repasse à un état HOLD.
Pendant la durée d'une opération d'écriture d'un 0 WRITE0 sur le point mémoire 70^^, un état bas est appliqué au potentiel Vg^Pn- Le potentiel VpBpm reste à un état haut. Un état haut est appliqué au potentiel Vwppn. Une fois l'opération d'écriture terminée, le point mémoire 70^ repasse à un état HOLD. Un avantage des modes de réalisation des figures 6 à 10 est que les transistors de sélection sont plus grands et ont une largeur de grille Wj_ plus élevée. Ainsi les transistors de sélection supportent plus facilement des courants élevés, par exemple compris entre 300 μΑ et 1 mA pendant une phase d'écriture d'un 1.
Un autre avantage des modes de réalisation des figures 6 à 10 est que l'on a intégré un transistor de sélection de plus grande largeur de grille sans agrandir la puce sur laquelle la matrice mémoire est formée.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, d'autres types de points mémoire Z^-FET peuvent être considérés, comme par exemple celui décrit dans la demande de brevet française FR16/58063, dans la demande de brevet
B16391 - 17-GR1-0323 chinoise CN201710109171.1 et dans la demande américaine US15/464537.
Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra 5 combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive.

Claims (13)

  1. REVENDICATIONS
    1. Matrice mémoire comprenant une pluralité de points mémoire de type Z^-FET (50, 70) et de transistors de sélection de type MOS (52, 72) , dans laquelle chaque point mémoire comprend une première région d'un premier type de conductivité (Kjq, Ap) commune avec une région de drain du premier type de conductivité d'un des transistors de sélection (52, 72), dans laquelle, les transistors de sélection (52, 72) d'une même colonne (Cpyl, Cpy2, Cpl, Cp2) de la matrice ont une région de drain commune (60, 90), une région de source commune (58, 92) et une région de canal commune.
  2. 2. Matrice mémoire selon la revendication 1, dans laquelle les points mémoire (50, 70) d'une même colonne (Cpyl, Cpy2, Cpl, Cp2) de la matrice ont une grille avant commune (FGpyl, FGpy2, FGpl, FGP2).
  3. 3. Matrice mémoire selon la revendication 1 ou 2, dans laquelle la grille avant commune (FGpyl, FGpy2, FGpl, FGp2) des points mémoire (50, 70) d'une même colonne (Cpyl, Cpy2, Cpl, Cp2) est reliée à une ligne de mot (WLpyl, WLpy2, WLpl, WLp2) .
  4. 4. Matrice mémoire selon l'une quelconque des revendications 1 à 3, dans laquelle chaque point mémoire (50, 70) comprend une deuxième région (Apy, Kp) d'un deuxième type de conductivité.
  5. 5. Matrice mémoire selon la revendication 4, dans laquelle les deuxièmes régions (Apy, Kp) des points mémoires (50, 70) d'une même ligne (Lpy-1, Lpy2, Lpy3, Lpy4, Lpl, Lp2, Lp3, Lp4) de la matrice sont reliées à une ligne de bit (BLpyl, BLpy2, BLpy3, BLpy4, BLpl, BLp2, BLp3, BLp4) .
  6. 6. Matrice mémoire selon la revendication 4 ou 5, dans laquelle les points mémoire (50, 70) d'une même ligne (Lpy-1, Lpy2, Lpy3, Lpy4, Lpl, Lp2, Lp3, Lp4) de la matrice sont assemblés deux par deux en ayant une deuxième région commune (60, 90).
  7. 7. Matrice mémoire selon l'une quelconque des revendications 1 à 6, dans laquelle la première région (Kpy, Ap)
    B16391 - 17-GR1-0323 de chaque point mémoire (50, 70) est reliée à un potentiel de référence.
  8. 8. Matrice mémoire selon l'une quelconque des revendications 1 à 7, dans laquelle les transistors de sélection (52, 72) d'une même colonne (Cjgl, Cjg2, Cpl, Cp2) ont une grille commune (48, 88) .
  9. 9. Matrice mémoire selon la revendication 8, dans laquelle la région de grille commune (48, 88) des transistors de sélection (52, 72) d'une même colonne (Cjgl, Cjg2, Cpl, Cp2) est reliée à une ligne de commande (CLjgl, CLjg2, CLpl, CLp2) .
  10. 10. Matrice mémoire selon l'une quelconque des revendications 1 à 9, dans laquelle les transistors de sélection (52) sont des transistors MOS à canal N (NMOS).
  11. 11. Matrice mémoire selon l'une quelconque des revendications 1 à 9, dans laquelle les transistors de sélection (72) sont des transistors MOS à canal P (PMOS).
  12. 12. Matrice mémoire selon l'une quelconque des revendications 1 à 11, dans laquelle les points mémoire de type Z^-FET comprennent, sur un substrat :
    une région d'anode (Ajg, Ap) ;
    une région de cathode (Kjg, Kp) ;
    une région dopée de type P (11) séparant la région d'anode (Ajg, Ap) et la région de cathode (Kjg, Kp) ; et une région de grille isolée (FGjg, FGp, 15) positionnée sur et en contact avec une portion de la région dopée faiblement (11) ·
  13. 13. Procédé de fabrication d'une matrice mémoire comprenant :
    la formation d'une pluralité de points mémoire de type Z^-FET (50, 70) et une pluralité de transistors de sélection de type MOS (52, 72) disposés en lignes (Ljgl, Ljg2, Ljg3, Ljg4, Lpl, Lp2, Lp3, Lp4) et en colonnes (Cjgl, Cjg2, Cpl, Cp2) , dans laquelle : la formation de chaque point mémoire (50, 70) comprend la formation d'une première région d'un premier type de conductivité (Kjg, Ap) ;
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