FR3066310A1 - Cellule memoire de type ram resistive - Google Patents

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Abstract

L'invention concerne une cellule mémoire comprenant un point mémoire (20, 21) de type RAM résistive et un transistor de sélection (22, 23), dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.

Description

CELLULE MEMOIRE DE TYPE RAM RESISTIVE
Domaine
La présente demande concerne des cellules mémoire utilisant des points mémoire de type OxRAM.
Exposé de l'art antérieur
Parmi les divers types de points mémoire effaçables et réinscriptibles, de type RAM résistive, c'est-à-dire dont la résistance prend l'une ou l'autre de deux valeurs selon leur état, on a développé des structures de type dit OxRAM, acronyme des termes anglais OXide RAM. De façon très générale, ces cellules OxRAM comprennent un oxyde métallique, par exemple HfOq, encadré par des structures conductrices. Parmi ces structures conductrices, l'une d'elles est par exemple en un métal oxydable tel que Ti ou Hf, éventuellement revêtu d'un matériau conducteur de protection tel que TiN, et l'autre est par exemple constituée d'un composé métallique tel que TiN ou éventuellement du silicium. Ainsi, on note que ces points mémoire OxRAM ont des structures très voisines de structures de grille de transistors MOS dans lesquelles le diélectrique constituant l'isolant de grille est un diélectrique à forte permittivité (HK), par exemple HfOq ou TaqOg.
Les figures IA et IB représentent respectivement un exemple de structure classique de point mémoire OxRAM et un exemple de structure classique de grille de transistor MOS. L'exemple de structure OxRAM de la figure IA comprend, sur une couche ou substrat de silicium 1 une couche d'oxyde natif, c'est-à-dire une couche très mince d'oxyde de silicium 2, une couche de TiN 3, une couche de matériau à haute permittivité 4, une couche de Ti/TiN 5 et une couche de reprise de contact 6, par exemple du silicium polycristallin dopé.
Bien que les phénomènes mis en cause pour la programmation d'une telle structure OxRAM soient mal connus, on peut considérer, sans que cela soit une limitation à la présente description, que ces phénomènes sont les suivants, dans le cas du point mémoire de la figure IA dont la première électrode correspond à la couche de TiN 3 et dont la deuxième électrode correspond à la couche de Ti/TiN 5. On part d'un état initial dans lequel la couche de matériau à haute permittivité, HK, est fortement résistive. Une première application d'une tension relativement élevée entre les couches conductrices encadrant la structure entraîne une modification localisée de la couche 4 de matériau à haute permittivité. On considère que, lors de l'application de la tension, de l'oxygène présent dans la couche HK 4 migre vers la couche de titane. Il en résulte que la conductivité de la couche Ti/TiN n'est pratiquement pas affectée mais que la conductivité de la couche HK 4, dont le taux d'oxydation a diminué, est fortement augmentée. En appliquant ensuite des tensions, par exemple en sens inverse aux bornes de la structure, on régénère un état de haute résistivité du point mémoire et on repasse à un état de plus faible résistivité en réappliquant une tension à nouveau en sens inverse. A noter que dans la littérature, il est également proposé d'appliquer des tensions de même polarité pour obtenir le passage à haute résistivité et le passage en plus faible résistivité, des impulsions de tension différentes étant appliquées, par exemple l'une des tensions étant appliquée avec une limitation de courant. Dans le cas où il existe en plus de la couche de matériau à haute permittivité une mince couche d'oxyde de silicium (oxyde natif), la première application d'une tension relativement élevée entraînerait un claquage qui générerait une conduction locale rémanente de cette mince couche d'oxyde de silicium.
La figure IB représente un exemple de structure de grille de transistor MOS dans laquelle l'isolant de grille est un matériau à forte permittivité (HK) . On retrouve les couches successives 1 de silicium (le substrat), une couche d'oxyde natif 2, la couche de matériau à haute permittivité 4, une couche de Ti/TiN 5 et une couche de silicium polycristallin 6. La couche de TiN 3 est absente.
On voit donc que, au moins dans certains cas, on peut réaliser un point mémoire OxRAM et une grille de transistor MOS en utilisant des empilements de couches très similaires et donc que de tels points mémoire se prêtent à une intégration selon des technologies CMOS existantes.
La figure 2 représente deux points mémoire adjacents d'une matrice de cellules mémoire. Chaque point mémoire 20, 21 est associé à un transistor de sélection 22, 23. Les deux points mémoire 20, 21 ont par exemple une grille de commande CG commune. Les transistors de sélection 22 et 23 sont respectivement commandés par des signaux de grille SelO et Sell. La borne des transistors de sélection non connectée à un point mémoire est connectée à une ligne commune, par exemple, dans une matrice de cellules, une ligne de bits BL. Pour la programmation d'un point mémoire, le transistor de sélection associé est sélectionné et on applique sur la grille de commande CG une tension supérieure ou inférieure à celle de la ligne de bits BL. Une tension supérieure génère un filament conducteur entre les régions conductrices, ce qui polarise la source du transistor de sélection au potentiel de la grille CG. Une tension inférieure dégrade un filament conducteur entre les régions conductrices, ce qui isole la source du transistor de sélection du potentiel de la grille CG. En outre, les transistors de sélection peuvent être commandés de façon à limiter le courant qui les traverse pendant l'une ou l'autre des phases de programmation. Le potentiel de la source va donc modifier le courant circulant à travers le transistor sélectionné.
La présente demande vise à réaliser une cellule mémoire utilisant un transistor de sélection et un point mémoire de type OxRAM de dimension minimale. Résumé
Ainsi, un mode de réalisation prévoit une cellule mémoire comprenant un point mémoire de type RAM résistive et un transistor de sélection, dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.
Selon un mode de réalisation, le point mémoire repose au moins partiellement sur une zone conductrice constituant aussi le drain ou la source du transistor de sélection.
Selon un mode de réalisation, les couches constitutives du point mémoire s'étendent partiellement au-dessus du transistor de sélection.
Selon un mode de réalisation, les couches constitutives du point mémoire s'étendent sous forme d'espaceurs successifs sur un flanc du transistor de sélection.
Selon un mode de réalisation, le point mémoire est de type OxRAM.
Selon un mode de réalisation, le point mémoire et le transistor sont constitués d'empilements de mêmes matériaux.
Selon un mode de réalisation, le point mémoire comprend sur ladite zone conductrice une couche d'un oxyde métallique choisi dans le groupe comprenant HfOq ou TaqOg et une couche d'un métal oxydable choisi dans le groupe comprenant le titane et 1'hafnium.
Selon un mode de réalisation, la zone conductrice est en nitrure de titane.
Selon un mode de réalisation, un couple de cellules mémoire est constitué de deux cellules mémoire tel que ci-dessus, les deux points mémoire étant situés côte à côte et les transistors de sélection étant disposés à l'extérieur des points mémoire.
Selon un mode de réalisation, le couple de cellules mémoire est réalisé dans une technologie de type SOI.
Selon un mode de réalisation, le couple de cellules mémoire comprend un isolement entre chacune des cellules mémoire. Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures IA et IB, décrites précédemment, représentent des exemples d'un point mémoire OxRAM et d'une grille de transistor MOS à diélectrique à haute permittivité ; la figure 2, décrites précédemment, représente sous forme de circuit deux cellules voisines d'une matrice mémoire ; la figure 3 représente un exemple de réalisation des deux cellules mémoire de la figure 2 ; la figure 4 représente un mode de réalisation de deux cellules mémoire telles que celles de la figure 2 ; la figure 5 représente une première variante des cellules mémoire de la figure 4 ; et la figure 6 représente une deuxième variante des cellules mémoire de la figure 4.
Description détaillée
On notera que, pour simplifier la lisibilité des figures, les diverses vues en coupe d'empilements de couches ne sont pas représentées à l'échelle, ni à l'intérieur d'une figure donnée, ni d'une figure à l'autre. Pour les dimensions des diverses couches, on se référera aux connaissances générales de l'homme de l'art et aux indications particulières éventuellement données dans la description ci-après.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs, tels que les termes "avant", "haut", "dessus", etc., il est fait référence à l'orientation des éléments concernés dans les figures. Sauf précision contraire, l'expression "de l'ordre de" signifie à 10 % près, de préférence à 5 % près.
La figure 3 représente une structure simple pouvant être réalisée pour mettre en oeuvre le circuit illustré en figure 2 au moyen d'empilements du type de ceux représentés en figures IA et IB. Dans cette figure, les points mémoire 20 et 21 sont représentés de façon centrale et les transistors de sélection 22 et 23 sont représentés sur les côtés. Les bornes des différents éléments portent les mêmes références qu'en figure 2. La structure est formée dans une technologie de silicium sur isolant dans laquelle un substrat support 1, couramment en silicium, est revêtu d'une couche mince isolante 31, couramment désignée dans la technique par l'acronyme BOX, de l'anglais Burried OXide (oxyde enterré). Sur cette couche enterrée, on a maintenu en place dans une couche de silicium des îlots de silicium 32, 33, 34, 35. Ces îlots de silicium sont séparés par des zones conductrices 37. Les transistors et les points mémoire comportent des empilements de grille du type décrit précédemment au-dessus de chaque îlot de silicium. Quand on veut sélectionner l'un des transistors, sa borne de commande SelO ou Sell est activée et le silicium 32 ou 35 quasi intrinsèque devient conducteur établissant une conduction entre les zones conductrices 37 disposées de part et d'autre de ce transistor.
En ce qui concerne les points mémoire 20 et 21, ils sont essentiellement formés au-dessus des îlots de silicium 33 et 34 mais en débordent pour être en contact avec les zones conductrices 37 disposées de part et d'autre de chacun de ces points mémoire. L'empilement de chacun de ces points mémoire est par exemple du type de celui représenté en figure IA. Ainsi, on comprend que, quand un transistor est sélectionné, en fonction des niveaux de tension sur les bornes CG et BL, on peut programmer chacun des points mémoire dans un premier état (forte résistance) ou dans un deuxième état (faible résistance).
Cette structure donne des résultats satisfaisants mais son encombrement n'est pas négligeable. En effet, dans une technologie dans laquelle la dimension minimum pour les longueurs de grille est de l'ordre de 28 nm, la structure occupe une longueur de 9x28 = 252 nm sur une largeur de 2x28 = 56 nm.
On cherche ici à réaliser des structures qui permettent de minimiser la surface de chaque couple de cellules mémoire.
La figure 4 illustre un premier mode de réalisation d'un couple de cellules mémoire ayant la même fonction que le couple de cellules mémoire de la figure 3 et mettant en oeuvre le circuit de la figure 2 mais occupant une surface plus faible que le couple de cellules mémoire de la figure 3.
Les deux transistors de sélection 22 et 23 sont formés comme précédemment au-dessus d'îlots de silicium 32 et 35 d'une structure de type SOI. Ces deux transistors comprennent un empilement de grille du type de celui de la figure IB. Ces transistors sont entourés d'espaceurs isolants, par exemple en un oxyde ou un nitrure de silicium 41.
Les points mémoire 20 et 21 sont formés à partir de couches déposées après la formation des transistors. Dans l'exemple représenté, l'empilement correspondant au point mémoire comprend la zone conductrice 37, par exemple en nitrure de titane, recouverte d'une couche d'un oxyde métallique tel que HfOq ou ^&2θ5 42 recouverte d'une couche de Ti/TiN 43 et d'une couche de silicium polycristallin de reprise de contact 44. Une fois cet ensemble de couches formé, les points mémoire sont délimités par gravure anisotrope de sorte que chaque point mémoire se retrouve à côté et légèrement au-dessus d'un flanc de chaque transistor.
On a en outre représenté dans la figure une région isolante 46 qui atteint et généralement dépasse la couche isolante 31 pour séparer les deux cellules mémoire. Cette région isolante 46 est destinée à éviter la fourniture de fausses informations pendant les phases de lecture. Ces fausses informations pourraient résulter d'une circulation de courant parasite dans les îlots de silicium.
La figure 5 représente une première variante de la structure de la figure 4. On y retrouve les mêmes éléments désignés par de mêmes références qu'en figure 4. Cette fois, comme on le notera, la structure résulte d'un mode de fabrication différent. Un premier espaceur 41 en un matériau isolant, par exemple de l'oxyde ou du nitrure de silicium, est formé autour de la grille des transistors de sélection. Des couches d'oxyde métallique 42 (HfC>2 ou Ta2C>5) et des couches de conducteur 43 (Ti/TiN) sont ensuite formées comme des espaceurs en forme de L, de même que des couches de silicium polycristallin de reprise de contact 44. Il s'agit là de techniques bien connues dans le domaine de la fabrication des circuits intégrés qui permettent de réduire les dimensions par rapport au cas de la figure 4.
La figure 6 représente une deuxième variante. La structure est similaire à celle de la figure 5. On a en outre établi une continuité des couches s'étendant sur les côtés de chacun des transistors et constituant les deux points mémoire, et notamment de la couche de reprise de contact.
Tous les modes de réalisation et variantes représentés en figure 4, 5 et 6 permettent d'obtenir des dimensions minimales. Par exemple, dans le cas de la structure de la figure 6, si l'empilement de grille de chacun des transistors a une longueur de 28 nm, la distance entre les transistors peut être de 60 nm dans une technologie où les dimensions minimales de grille sont de 28 nm. On arrive donc, pour une même largeur de l'ordre de 2x28 = 56 nm, à une longueur totale de la structure de 4x28 + 60 = 172 nm, au lieu de 252 nm dans le cas de la structure de la figure 3. Bien entendu, dans le cas de technologies encore plus avancées, les dimensions pourront être encore réduites.
La présente invention est susceptible de nombreuses variantes et modifications notamment en ce qui concerne les matériaux pouvant être utilisés et les nombres de couches constituant les empilements de grille des transistors et des points mémoire, les structures particulières de points mémoire indiquées ici l'ayant été uniquement à titre d'exemple.
Bien que la présente description ait été faite dans le cadre de points mémoire de type OxRAM, on comprendra qu'elle s'applique à tout point mémoire de type RAM résistive.

Claims (11)

  1. REVENDICATIONS
    1. Cellule mémoire comprenant un point mémoire (20, 21) de type RAM résistive et un transistor de sélection (22, 23) , dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.
  2. 2. Cellule mémoire selon la revendication 1, dans laquelle le point mémoire repose au moins partiellement sur une zone conductrice (37) constituant aussi le drain ou la source du transistor de sélection.
  3. 3. Cellule mémoire selon la revendication 1 ou 2, dans laquelle les couches constitutives du point mémoire s'étendent partiellement au-dessus du transistor de sélection.
  4. 4. Cellule mémoire selon la revendication 1 ou 2, dans laquelle les couches constitutives du point mémoire s'étendent sous forme d'espaceurs successifs sur un flanc du transistor de sélection.
  5. 5. Cellule mémoire selon l'une quelconque des revendications 1 à 4, dans laquelle le point mémoire est de type OxRAM.
  6. 6. Cellule mémoire selon l'une quelconque des revendications 1 à 5, dans laquelle le point mémoire et le transistor sont constitués d'empilements de mêmes matériaux.
  7. 7. Cellule mémoire selon 1'une quelconque des revendications 2 à 6, dans laquelle le point mémoire comprend sur ladite zone conductrice (37) une couche d'un oxyde métallique choisi dans le groupe comprenant HfC>2 ou Ta2C>5 et une couche d'un métal oxydable choisi dans le groupe comprenant le titane et 1'hafnium.
  8. 8. Cellule mémoire selon la revendication 7, dans laquelle ladite zone conductrice (37) est en nitrure de titane.
  9. 9. Couple de cellules mémoire constitué de deux cellules mémoire selon l'une quelconque des revendications 1 à 8, dans lequel les deux points mémoire sont situés côte à côte et les transistors de sélection sont disposés à l'extérieur des points mémoire.
  10. 10. Couple de cellules mémoire selon la revendication 9, réalisé dans une technologie de type SOI.
  11. 11. Couple de cellules mémoire selon la revendication 10, comprenant un isolement (46) entre chacune des cellules mémoire.
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