FR2725309A1 - Dispositif memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims description 46
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000009429 electrical wiring Methods 0.000 claims description 2
- 238000003825 pressing Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 101
- 239000012535 impurity Substances 0.000 description 67
- 238000009792 diffusion process Methods 0.000 description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 238000000034 method Methods 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- 230000005283 ground state Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000011112 process operation Methods 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000005096 rolling process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005553 drilling Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
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- Computer Hardware Design (AREA)
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Abstract
L'invention concerne un dispositif mémoire non volatile à semi-conducteur. Ce dispositif mémoire est réalisé sous forme d'une mémoire à valeurs multiples et la quantité d'informations pouvant être stockée est augmentée sans augmenter le nombre de transistors mémoire et l'aire occupée par ceux-ci. Une portion d'électrode de grille (20a) de chaque transistor mémoire comprend une structure de grille flottante à deux couches comprenant deux électrodes de grille flottante (22a, 22b) et une électrode de grille de commande (24) qui sont essentiellement plaquées verticalement l'une sur l'autre. Le dispositif mémoire est ainsi réalisé sous forme d'une mémoire à valeurs multiples capable de prévoir un état "1" où des électrons sont injectés dans la première électrode de grille flottante (22a), un état "0" où des électrons sont injectés dans les première et seconde électrodes de grille flottante (22a, 22b) et un étant "2" où les électrons sont retirés des première et seconde électrodes de grille flottante (22a, 22b). L'invention est utilisable dans le domaine de fabrication de dispositifs mémoire à semi-conducteur.
Description
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La présente invention concerne un dispositif mémoire à semi-conducteur, plus particulièrement un dispositif mémoire non volatile à semiconducteur, permettant d'écrire et d'effacer électriquement l'information, et un procédé de fabrication du dispositif mémoire. Jusqu'à présent, une EEPROM (Mémoire Morte Reprogrammable Effaçable Electriquement) capable d'écrire et effacer électriquement les informations est connue comme étant l'un des dispositifs mémoire à semi- conducteur non
volatile.
La figure 19 est une vue en coupe d'une EEPROM connue.
Sur la figure 19, on a désigné par le numéro de référence 100 une EEPROM, 1 est un substrat de silicium, 10 est une couche de diffusion à impureté de drain, réalisée en une impureté ayant un type de conductivité opposée à celui du substrat de silicium 1, 11 est une couche de diffusion d'impuretés de source comprenant une impureté ayant un type de conductivité opposée à celui du substrat de silicium 1, 12 est une couche de diffusion d'impuretés de portion de contact réalisée en dessous d'un trou de contact 33 (décrit plus loin), 20 est une portion d'électrode de grille formée par des parties désignées par 21 à 24, 21 est un premier film d'oxyde de grille réalisé sur le substrat de silicium 1, 22 est une électrode d'oxyde de grille, 23 est un second film isolant de grille réalisé sur l'électrode de grille flottante 22, et 24 est une électrode de grille de commande réalisée sur le second film de grille isolant 23. 31 désigne un film d'oxyde sous-jacent de couche intermédiaire réalisé à la fois sur le substrat de silicium 1 et la portion d'électrode de grille 20, 32 est un film isolant de couche intermédiaire réalisé sur le film d'oxyde sous-jacent de couche intermédiaire 31, et 33 un trou de contact réalisé par perçage de parties du film isolant de couche intermédiaire 32 et du film d'oxyde sous-jacent de couche intermédiaire 31. En plus, 40 est un câblage en aluminium relié à la couche de diffusion d'impuretés de drain 10 à travers le trou de contact 13 et la couche de diffusion d'impuretés de portion de contact 12, et
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est un film de passivation réalisé sur l'ensemble d'une
zone définissant le dispositif sur le substrat de silicium 1.
L'EEPROM 100 présente une structure telle que deux transistors de mémorisation constituent une paire et se partagent une portion d'électrode de source (couche de diffusion d'impuretés de source 11) et partagent également respectivement les portions d'électrode de drain (couche de diffusion d'impuretés de drain 10) avec une autre paire de
transistors de mémorisation adjacents.
Le fonctionnement de 1'EEPROM 100 sera maintenant décrit en se référant à la figure 19. L'EEPROM fonctionne en un mode d'écriture/effacement pour électriquement écrire et effacer une information, et en mode de lecture pour la lecture d'une information. Le mode d'écriture/effacement comprend un mode d'écriture pour écrire électriquement l'information et un mode d'effacement pour électriquement
effacer l'information.
Premièrement, en mode d'effacement, la portion d'électrode de drain établie par la couche de diffusion des impuretés de drain 10 est amenée à un état flottant, et l'électrode de grille de commande 24 est amenée à un état de mise à la masse. Ainsi, une haute tension de par exemple environ 12 volts est appliquée à la portion d'électrode de source établie par la couche de diffusion d'impuretés de source 11. Ceci permet à un courant tunnel de Fauler-Nordheim (appelé ci-après courant tunnel FN) de s'écouler de la couche de diffusion d'impuretés de source 11 à l'électrode de grille flottante 22 à travers une partie côté source du premier film d'oxyde de grille 21 disposée en dessous d'une extrémité de l'électrode de grille flottante 22 près de la couche de diffusion d'impuretés de source 11. Des électrodes dans l'électrode de grille flottante 22 sont retirées avec le
courant tunnel FN en effaçant ainsi l'information.
Puis, en mode d'écriture, la portion d'électrode de source formée par la couche de diffusion d'impuretés de source 11 est mise à un état de mise à la masse, une tension de par exemple environ 7 volts est appliquée à la portion
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d'électrode de drain établie par la couche de diffusion d'impuretés de drain 10, et une tension de par exemple 12
volts est appliquée à l'électrode de grille de commande 24.
Dans cette condition, il se produit un phénomène d'avalanche au voisinage de la couche de diffusion d'impuretés de drain en dessous de l'extrémité opposée de l'électrode de grille flottante 22. Des électrons chauds engendrés par le phénomène d'avalanche sont injectées du substrat de silicium 1 dans l'électrode de grille flottante 22 à travers une partie côté drain du premier film d'oxyde de grille 21, en inscrivant
ainsi l'information.
En mode de lecture, la portion d'électrode de source formée par la couche de diffusion d'impuretés de source 11 est mise à l'état de mise à la masse, une tension de par exemple 1 volt est appliquée à la portion d'électrode de drain établie par la couche de diffusion d'impuretés de drain et une tension de par exemple environ 3 volts est appliquée à l'électrode de grille de commande 24. Dans cette condition, un état de "1" ou de "0" est déterminé selon qu'un courant non inférieur à une valeur prédéterminée Ids s'écoule ou non de la couche de diffusion d'impuretés de drain 10 à la couche de diffusion d'impuretés de source 11, en effectuant
ainsi la lecture de l'information.
La figure 20 est un graphe montrant la relation entre une tension de grille et un courant de drain. Lorsque les électrons sont présents dans l'électrode de grille flottante 22, aucun courant ne s'écoule de la couche de diffusion d'impuretés de drain 10 à la couche de diffusion d'impuretés de source 11. Ceci a pour résultat que l'état d'écriture, c'est-à-dire l'état de "O", est lu. D'autre part, lorsque les électrons sont retirés de l'électrode de grille flottante 22, un courant non inférieur à la valeur prédéterminée Ids s'écoule de la couche de diffusion d'impuretés de drain 10 à la couche de diffusion d'impuretés de source 11. Ceci a pour résultat que l'état effacé, c'est-à-dire l'état de "1" est lu.
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Un procédé de fabrication du dispositif mémoire à semi-
conducteur non volatile sera maintenant décrit en se référant
aux figures 21 à 28.
Tout d'abord, comme cela est montré sur la figure 21, le premier film d'oxyde de grille 21 d'une épaisseur d'environ 10 nm est formé sur le substrat de silicium 1 en utilisant la technique d'oxydation thermique. Puis, comme cela est montré sur la figure 22, une couche de silicium polycristalline d'une épaisseur d'environ 200 nm qui deviendra l'électrode de grille flottante 22, le second film isolant de grille 23 dont l'épaisseur est d'environ 30 nm et une couche de silicium polycristallin d'une épaisseur d'environ 300 nm qui deviendra l'électrode de grille de commande 24 sont successivement réalisés sur le premier film d'oxyde de grille 21, dans cet ordre. Ensuite, comme cela est montré sur la figure 23, on établit des motifs dans les couches plaquées en utilisant les techniques connues de photogravure et d'attaque chimique, de forme souhaitée, pour réaliser les portions d'électrode de grille 20 de transistors de mémorisation dont chacun comprend le premier film d'oxyde de grille 21, l'électrode de grille flottante 22, le second film isolant de grille 23 et l'électrode de grille de
commande 24.
Subséquemment, comme cela est montré sur la figure 24, des ions d'As sont injectés dans le substrat de silicium 1 en une concentration d'environ 3 x 1015/cm2, les portions
d'électrode de grille 20 étant utilisées comme masques.
Apres, des impuretés injectées sous forme de ions sont diffusées en utilisant la technique de diffusion thermique pour former la couche de diffusion d'impuretés de source 11
et la couche de diffusion d'impuretés de drain 10.
Puis, comme cela est montré sur la figure 25, le film d'oxyde sous- jacent de couche intermédiaire 31 est réalisé sur les portions d'électrode de grille 20 et sur le substrat de silicium 1 dans des régions o les portions d'électrodes de grille 20 ne sont pas présentes. Apres cela, comme cela est montré sur la figure 26, le film isolant de couche
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intermédiaire 32 est réalisé pour recouvrir l'ensemble d'une région de dispositif. Puis, comme cela est montré sur la figure 27, des parties du film isolant de couche intermédiaire 32 et du film d'oxyde sous-jacent de couche intermédiaire 31 sont percées dans une position au-dessus de la couche de diffusion d'impuretés de drain 10 pour former le
trou de contact 33.
Ensuite, comme cela est montré sur la figure 28, une impureté ayant le type de conductivité opposé à celui du substrat de silicium 1 est injectée à travers chaque trou de contact 33 en utilisant la technique d'implantation d'ions pour former la couche de diffusion d'impuretés de portion de contact 12 qui sert pour empêcher que l'aluminium ne pénètre à travers le substrat de silicium 1. Puis, le câblage d'aluminium 40 d'environ 1 um qui deviendra une ligne de chiffres binaires est formé pour être maintenu à l'état de conduction avec la couche de diffusion d'impuretés de drain 10. Après cela, comme cela est montré sur la figure 19, le film de passivation 50 d'une épaisseur d'environ 1 pm est formé comme protection du dispositif, en complètant ainsi une
puce de mémoire.
Etant donné que le dispositif mémoire non volatile à semi-conducteur a la structure décrite ci-dessus, l'information qu'un transistor mémoire est capable de stocker et de deux types seulement, à savoir l'état écrit "0" dans lequel des électrons sont présents dans l'électrode de grille flottante et l'état effacé "1" dans lequel des électrons ne sont pas présents dans l'électrode de grille flottante. Ceci soulève le problème que la quantité d'informations pouvant être stockée peut être seulement augmentée en augmentant le nombre de transistors de mémorisation et, ainsi, une augmentation de la quantité de l'information pouvant être stockée, aboutit à une taille plus grande du dispositif mémoire, notamment, à une zone plus large occupée par le
dispositif mémoire.
Pour résoudre les problèmes invoqués ci-dessus, un objectif de l'invention est de proposer un dispositif mémoire
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à semi-conducteur non volatile et un procédé de fabrication de dispositifs mémoire, avec lesquels la quantité d'informations susceptibles d'être stockées peut être augmentée sans augmenter le nombre de transistors mémoire et la zone ainsi occupée. Pour atteindre ce but, un premier aspect de la présente
invention propose un dispositif mémoire non volatile à semi-
conducteur dans lequel une pluralité de transistors mémoire dont chacun est en mesure d'écrire et effacer électriquement
une information sont réalisés sur un substrat semi-
conducteur, chacun des transistors mémoire comprenant une portion d'électrode de source et une portion d'électrode de
drain réalisées sur une surface primaire du substrat semi-
conducteur comme région ayant le type de conductivité opposée à celui du substrat à semi-conducteurs; une portion d'électrode de grille formée sur le substrat semi-conducteur entre la portion d'électrode de source et la portion d'électrode de drain et ayant une structure de grille flottante à deux couches comportant deux électrodes de grille flottante et une électrode de grille de commande, l'une plaquée sur l'autre; et une portion d'électrode de grille d'effacement formée latéralement de la portion d'électrode de grille. Un second aspect de la présente invention propose un dispositif mémoire à semi-conducteur non volatile selon le premier aspect de l'invention, dans lequel la portion d'électrode de grille comprend un premier film d'oxyde de grille, une première électrode de grille flottante, un second film isolant de grille, une seconde électrode de grille flottante, un troisième film d'oxyde de grille, une électrode de grille de commande et un quatrième film d'oxyde de grille qui sont essentiellement verticalement plaqués sur le substrat semi-conducteur, successivement, de façon que des électrons soient injectés dans la première électrode de grille flottante à partir du côté de substrat semi-conducteur à travers le premier film d'oxyde de grille et des électrons soient injectés dans la seconde électrode de grille flottante
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à partir de l'électrode de grille de commande à travers le
troisième film d'oxyde de grille.
Un troisième aspect de la présente invention propose un dispositif mémoire non volatile à semi-conducteur selon le premier aspect de l'invention, dans lequel la portion d'électrode de grille comprend un premier film d'oxyde de grille, une première électrode de grille flottante, un second film d'oxyde de grille, une seconde électrode de grille flottante, un troisième film isolant de grille, une électrode de grille de commande et un quatrième film d'oxyde de grille, qui sont essentiellement plaqués verticalement sur le substrat semi- conducteur, successivement, si bien que des électrons soient injectés dans la première électrode de grille flottante à partir du côté du substrat semi-conducteur à travers le premier film d'oxyde de grille et des électrons soient injectés dans la seconde électrode de grille flottante depuis la première grille flottante à travers le second film
d'oxyde de grille.
Un quatrième aspect de la présente invention propose un
procédé de fabrication d'un dispositif mémoire à semi-
conducteur non volatile, le procédé comprenant une opération de réalisation de la portion d'électrode de grille pour
établir par laminage ou placage sur un substrat semi-
conducteur des couches qui serviront de deux électrodes de grille flottante et d'une électrode de grille de commande, l'une plaquée sur l'autre, et établir un motif souhaité dans les couches laminées pour réaliser une portion d'électrode de grille; une opération d'établissement d'une portion d'électrode de source/drain pour former une portion d'électrode de source et une portion d'électrode de drain par implantation d'ions aux deux côtés de la portion d'électrode de grille sur le substrat semi-conducteur; et une opération de réalisation d'une portion d'électrode de grille d'effacement pour former une portion d'électrode de grille d'effacement latéralement de la portion d'électrode de grille; et une opération de réalisation d'un câblage pour
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établir un câblage d'aluminium qui servira de câblage électrique. Dans le cas du premier aspect de la présente invention, la portion d'électrode de grille présente la structure de grille flottante à deux couches comportant deux électrodes de grille flottante et l'électrode de grille de commande établie par laminage les unes sur les autres, et le dispositif mémoire mémorise trois genres d'informations, à savoir un état "1" o les électrons sont injectés dans une électrode de grille flottante, un état "O" o des électrons sont injectés dans les deux électrodes de grille flottante, et un état "2" o des électrons sont retirés des deux électrodes de grille flottante. Dans le cas du second aspect de la présente invention, les première et seconde électrodes de grille flottante, l'électrode de grille de commande et le film isolant et le film d'oxyde interposés entre ces électrodes, et qui en se joignant établissent la portion d'électrode de grille, sont établis essentiellement par laminage, verticalement, et de ce
fait, l'aire du transistor mémoire n'est pas augmentée.
Dans le cas du troisième aspect de la présente invention, la portion d'électrode de grille est structurée de façon que des électrons soient injectés dans les première et seconde électrodes de grille flottante dans la même direction, de façon que l'électrode considérée et les portions d'électrode auquel les tensions sont appliquées et les polarités des tensions appliquées à celles-ci soient
établies de façon à être communes au mode d'écriture.
Selon le quatrième aspect de la présente invention, les transistors mémoire ayant chacun une structure de grille flottante à deux couches sont aisément formés seulement par
modification partielle du procédé de fabrication connu.
L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparaîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexes donnés uniquement à titre d'exemple
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illustrant deux modes de réalisation de l'invention et dans lesquels: - la figure 1 est une vue en coupe d'une EEPROM selon un mode de réalisation de la présente invention; - la figure 2 est une vue en coupe pour expliquer une première opération du procédé de fabrication de i'EEPROM sur la figure 1; - la figure 3 est une vue en coupe pour expliquer une seconde opération du procédé de fabrication de l'EEPROM sur la figure 1; - la figure 4 est une vue en coupe pour expliquer une troisième opération de procédé de fabrication de l'EEPROM selon la figure 1; - la figure 5 est une vue en coupe montrant une modification selon laquelle les parois latérales sont formées pour une électrode de grille de commande de 1'EEPROM selon la figure 1; - la figure 6 est une vue en coupe pour expliquer une quatrième opération de procédé de fabrication de 1'EEPROM selon la figure 1; - la figure 7 est une vue en coupe pour expliquer une cinquième opération du procédé de fabrication de 1'EEPROM selon la figure 1; - la figure 8 est une vue en coupe pour expliquer une sixième opération du procédé de fabrication de 1'EEPROM selon la figure 1; - la figure 9 est une vue en coupe pour expliquer une septième opération du procédé de fabrication de 1'EEPROM selon la figure 1; - la figure 10 est une vue en coupe pour expliquer une huitième opération du procédé de fabrication de 1'EEPROM selon la figure 1; - la figure 11 est une vue en coupe pour expliquer une neuvième opération du procédé de fabrication de 1'EEPROM
selon la figure 1.
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- la figure 12 est une vue en coupe pour expliquer une dixième opération de procédé de fabrication de l'EEPROM selon la figure 1; - la figure 13 est une vue en coupe d'une EEPROM selon un autre mode de réalisation de la présente invention; - la figure 14 est une vue en coupe pour expliquer une première opération de procédé de fabrication de l'EEPROM selon la figure 13; - la figure 15 est une vue en coupe pour expliquer une seconde opération de procédé de fabrication de l'EEPROM selon la figure 13; - la figure 16 est une vue en coupe pour expliquer une troisième opération du procédé de fabrication de 1'EEOPROM selon la figure 13; - la figure 17 est une vue en coupe montrant une modification dans laquelle les parois latérales sont formées pour une électrode de grille de commande de l'EEPROM selon la figure 13; - la figure 18 est un graphe pour expliquer une manière de lire l'information dans l'EEPROM de la présente invention; - la figure 19 est une vue en coupe d'une EEPROM connue; - la figure 20 est une représentation schématique pour expliquer une manière de lire l'information dans l'EEPROM connue; - la figure 21 est une vue en coupe pour expliquer une première opération du procédé de fabrication de l'EEPROM connue selon la figure 19; - la figure 22 est une vue en coupe pour expliquer une seconde opération du procédé de fabrication de l'EEPROM connue selon la figure 19; - la figure 23 est une vue en coupe pour expliquer une troisième opération du procédé de fabrication de l'EEOPROM connue selon la figure 19; il 2725309 - la figure 24 est une vue en coupe pour expliquer une quatrième opération du procédé de fabrication de l'EEPROM connue selon la figure 19; - la figure 25 est une vue en coupe pour expliquer une cinquième opération du procédé de fabrication de l'EEPROM connue selon la figure 19; - la figure 26 est une vue en coupe pour expliquer une sixième opération du procédé de fabrication de l'EEPROM connueselon la figure 19; - la figure 27 est une vue en coupe pour expliquer une septième opération du procédé de fabrication de l'EEPROM connueselon la figure 19; et - la figure 28 est une vue en coupe pour expliquer une huitième opération du procédé de fabrication de l'EEPROM
connue selon la figure 19.
La figure 1 est une vue en coupe d'une EEPROM comme dispositif mémoire à semi-conducteur non volatile selon un mode de réalisation de la présente invention. Sur la figure 1, le numéro de référence 110 désigne une EEPROM, 1 est un substrat de silicium comme substrat semi-conducteur, 10 est une couche de diffusion d'impuretés de drain formée par une impureté ayant le type de conductivité opposé à celui du substrat de silicium 1, 11 est une couche de diffusion d'impuretés de source formée par une impureté ayant le type de conductivité opposé à celui du substrat de silicium 1, et 12 est une couche de diffusion d'impuretés de portion de contact formée en dessous d'un trou de contact 33 (décrit
plus loin).
Désignée par 20 est une portion d'électrode de grille ayant une structure de grille flottante à deux couches formées par des parties désignées par 21, 22a, 22b, 24, 25, 26, 27 et 28. 21 est un premier film d'oxyde de grille formé sur le substrat de silicium 1. Sur le premier film d'oxyde de grille 21 sont plaqués dans cet ordre une première électrode de grille flottante 22a, un second film isolant de grille 25, une seconde électrode de grille flottante 22b, un troisième film d'oxyde de grille 26 et une électrode de grille de
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commande 24. 27 est un quatrième film d'oxyde de grille formé à la fois sur le substrat de silicium 1 et la structure de grille flottante à deux couches et 28 est une électrode de grille d'effacement réalisée sur le quatrième film d'oxyde de grille 27 entre les structures de grille flottante à deux couches. 32 désigne un film isolant de couche intermédiaire formé à la fois sur le quatrième film d'oxyde de grille 27 et l'électrode de grille d'effacement 28, et 33 est un trou de contact réalisé par perçage de parties du film isolant de couche intermédiaire 32 et du quatrième film d'oxyde de grille 27. En outre, 40 est un câblage en aluminium relié à la couche de diffusion d'impuretés de drain 10 à travers le trou de contact 33 et la couche de diffusion d'impuretés de portion de contact 12, et 50 est un film de passivation formé sur toute une aire définissant le dispositif sur le substrat
de silicium 1.
L'EEPROM 110 est structurée de façon que deux transistors en paire partagent une portion d'électrode de source (couche de diffusion d'impuretés de source 11) et une portions= d'électrode de grille d'effacement (électrode de grille d'effacement 28), et partagent également des portions d'électrode de drain respectives (couches de diffusion d'impuretés de drain 10) avec une autre paire de transistors
mémoire adjacents.
Chacun des transistors mémoire comprend la portion d'électrode de grille 20a, la portion d'électrode de source (couche de diffusion d'impuretés de source 11), la portion d'électrode de drain (couche de diffusion d'impuretés de drain 10) et la portion d'électrode de grille d'effacement
(électrode de grille et d'effacement 28).
Le fonctionnement de i'EEPROM 110 de ce mode de réalisation en modes d'écriture/effacement sera maintenant
décrit en se référant à la figure 1.
Tout d'abord, en mode d'écriture, la portion d'électrode de source formée par la couche de diffusion d'impuretés de source 11 est mise à l'état de mise à la
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masse, et une tension positive est appliquée à la fois à la portion d'électrode de drain formée par la ocuche de diffusion d'impuretés de drain 10 et l'électrode de grille de commande 24. Dans cette condition, il se produit un phénomène d'avalanche au voisinage de la couche de diffusion d'impuretés de drain 10 en dessous d'une extrémité de la première électrode de grille flottante 22a. Des électrons chauds engendrés par le phénomène d'avalanche sont injectés à partir du substrat de silicium 1 dans la première électrode de grille flottante 22a à travers une partie côté drain du premier film d'oxyde de grille 21, en introduisant ainsi l'information. Cet état o des électrons sont injectés dans la première électrode de grille flottante 22a est supposée
être "1".
Maintenant, dans cette condition, la portion d'électrode de drain formée par la couche de diffusion d'impuretés de drain 10 est mise à l'état de mise à la masse, et une forte tension négative est appliquée à l'électrode de grille et de commande 24. Ceci permet l'écoulement d'un courant tunnel FN à partir de la seconde électrode de grille flottante 22b à l'électrode de grille et de commande 24 à travers le troisième film d'oxyde de grille 26. Des électrons sont également injectés dans la seconde électrode de grille flottante 22b avec le courant tunnel FN. Cet état o des électrons sont injectés à la fois dans la première électrode de grille flottante 22a et la seconde électrode de grille flottante 22b est supposé être "0". Ainsi, en mode d'écriture, deux genres d'informations peuvent être crées
pour chaque transistor mémoire (cellule mémoire).
Puis, en mode d'effacement, la portion d'électrode de drain formée par la couche de diffusion d'impuretés de drain , l'électrode de grille de commande 24 et la portion d'électrode de source formée par la couche de diffusion d'impuretés de source 11 sont mises à l'état de mise à la masse, tandis qu'une tension élevée positive est appliquée à l'électrode de grille d'effacement 28. Ceci permet l'écoulement d'un courant tunnel FN depuis l'électrode de
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grille d'effacement 28 à la première électrode de grille flottante 22a et la seconde électrode de grille flottante 22b à travers le quatrième film d'oxyde de grille 27. Les électrons dans les première et seconde électrodes de grille flottante 22a, 22b sont retirées avec le courant tunnel FN, en effaçant ainsi l'information. Cet état est supposé être "2". Comme il a été décrit plus haut, le mode d'écriture de l'EEPROM de ce mode de réalisation prévoit l'état "1" o les électrons sont injectés dans la première électrode de grille flottante 22a et l'état "0" o les électrons sont injectés à la fois dans les première et seconde électrodes de grille flottante 22a, 22b et le mode d'effacement prévoit l'état "2" o des électrons sont retirés à la fois des première et seconde électrodes de grille flottante 22a, 22b. De ce fait, trois types d'informations, à savoir "0", "1" et "2" peuvent être mémorisés pour chaque transistor mémoire (cellule de mémoire). Par conséquent, étant donné que l'EEPROM est formée par une mémoire ayant une multitude de valeurs, la quantité d'informations mémorisables peut être augmentée en comparaison à l'état de la technique. Ainsi, étant donné que deux électrodes de grille flottante sont établies par laminage dans la direction verticale, le nombre ou l'aire des transistors mémoire n'est pas augmenté et, de ce fait, la taille totale de i'EEPROM (c'est-à-dire l'aire occupée par
celle-ci) n'est pas augmentée.
Les figures 2 à 12 sont des vues en coupe pour expliquer le procédé de fabrication de l'EEPROM 110 montrée sur la figure 1. Un procédé defabrication de l'EEPROM 110
sera décrit ci-après en se référant aux dessins.
Tout d'abord, comme cela est montré sur la figure 2, le premier film d'oxyde de grille 21 d'une épaisseur d'environ nm est réalisé sur le substrat de silicium 1 en utilisant la technique d'oxydation thermique. Puis, comme cela est montré sur la figure 3, une couche de silicium polycristallin d'une épaisseur d'environ 200nm et qui deviendra la première
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électrode de grille flottante 22a, le second film isolant de grille 25 d'une épaisseur d'environ 30 nm, une couche de silicium polycristallin d'environ 200 nm d'épaisseur qui deviendra la seconde électrode de grille flottante 22b, le troisième film d'oxyde de grille 26 d'une épaisseur d'environ nm, et une couche de silicium polycristallin d'une épaisseur d'environ 300 nm qui deviendra l'électrode de grille et de commande 24 sont successivement réalisées sur le
premier film d'oxyde de grille 21, dans cet ordre.
Puis, comme cela est montré sur la figure 4, les couches établies par laminage sont traitées en utilisant les techniques de photogravure connues et d'attaque chimique pour y former un motif souhaité pour réaliser les portions d'électrode de grille 20a dont chacune comprend une structure de grille flottante à deux couches qui comporte le premier film d'oxyde de grille 21, la première électrode de grille flottante 22a, le second film isolant de grille 25, la seconde électrode de grille flottante 22b, le troisième film
d'oxyde de grille 26 et l'electrode de grille de commande 24.
Lorsque la tension de claquage entre l'électrode de grille d'effacement 28 et l'électrode de grille et de commande 24 est faible, des parois latérales 24a réalisées sur les films d'oxyde de silicium sont prévues sur les deux côtés de l'électrode de grille et de commande 24, comme cela est montré sur la figure 5, après l'établissement du
motif sur l'électrode de grille et de commande 24.
Subséquemment, comme cela est montré sur la figure 6, des ions As sont injectés dans le substrat de silicium 1 en un concentration d'environ 3 x 1015/cm2, des portions
d'électrode de grille 20a étant utilisées comme masques.
Après cela, des impuretés injectées sous forme d'ions sont diffusées en utilisant la technique de diffusion thermique pour former la couche de diffusion d'impuretés de source 11
et la couche de diffusion d'impuretés de drain 10.
Puis, comme cela est montré sur la figure 7, le quatrième film d'oxyde de grille 27 d'une épaisseur d'environ nm est formé sur les portions d'électrode de grille 20a et
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sur le substrat de silicium 1 dans les régions o les portions d'électrode de grille 20a ne sont pas présentes. Sur le quatrième film d'oxyde de grille 27, comme le montre la figure 8, on établit une couche de silicium polycristallin d'une épaisseur d'environ 200 nm qui deviendra l'électrode de grille d'effacement 28. Après cela, comme montré sur la figure 9, on réalise un motif dans la couche de silicium polycristallin en utilisant les techniques de photogravure et d'attaque chimique, pour former l'électrode de grille
d'effaçage 28.
Puis, comme cela est montré sur la figure 10, le film isolant de couche intermédiaire 32 est réalisé pour recouvrir toute une région de dispositif. Ensuite, comme le montre la figure 11, des parties du film isolant de couche intermédiaire 32 et le quatrième film d'oxyde de grille 27 sont percées à un emplacement au-dessus de la couche de diffusion d'impuretés de drain 10 pour former le trou de
contact 33.
Ensuite, comme cela est montré sur la figure 12, une impureté ayant le type de conductivité qui est opposé à celui du substrat de silicium 1 est injecté à travers chaque trou de contact 33 en utilisant la technique d'implantation d'ions pour réaliser la couche de diffusion d'impuretés de portion de contact 12 qui sert pour empêcher que l'aluminium du câblage d'aluminium 40 décrit plus loin pénètre à travers le substrat de silicium 1. Puis, le câblage d'aluminium 40 d'une épaisseur d'environ 1 pm qui deviendra une ligne de chiffres binaires est réalisé pour être maintenu à l'état de conduction avec la couche de diffusion d'impuretés de drain 10. Après cela, comme le montre la figure 1, le film de passivation 50 d'une épaisseur d'environ 1 Mm est réalisé pour assurer une protection de dispositif, en complétant
ainsi une puce de mémoire.
Incidemment, les figures 2 à 5 correspondent à une opération d'établissement de portion d'électrode de grille, la figure 6 correspond à une opération de réalisation de la portion d'électrode de source/drain, les figures 7 à 9
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correspondent à l'opération d'établissement de portions d'électrode de grille d'effacement et les figures 10 à 11
correspondent à une opération d'établissement d'un câblage.
Grâce au procédé de fabrication de ce mode de réalisation, comme cela a été décrit plus haut, les transistors mémoire ayant chacun une structure de grille flottante à deux couches peuvent être aisément réalisés en modifiant justement partiellement le procédé de fabrication connu. I1 en résulte que l'installation de fabrication existante peut être utilisée et, de ce fait, les frais de
production peuvent être maintenus à un niveau faible.
Mode de réalisation 2.
La figure 13 est une vue en coupe d'une EEPROM comme dispositif de stockage non volatile à semi-conducteur selon un autre mode de réalisation de la présente invention. Une EEPROM 120 sur la figure 13 est considérablement différente de i'EEPROM 110 du mode de réalisation 1, en partie en raison de la structure de grille flottante à deux couches d'une
portion d'électrode de grille 20b.
Dans la portion d'électrode de grille 20a du mode de réalisation 1, l'épais second film isolant de grille 25 ayant un haut degré d'isolation est prévu entre la première électrode de grille flottante 22a et la seconde électrode de grille flottante 22b, et le mince troisième film d'oxyde de grille 26 ayant un faible degré d'isolation est prévu entre la seconde électrode de grille flottante 22b et l'électrode de grille de commande 24. Au contraire, dans la portion d'électrode de grille 20b de ce mode de réalisation, un mince second film d'oxyde de grille 25a ayant un faible degré d'isolation est prévu entre les première et seconde électrodes de grille flottante 22a, 22b, et un épais troisième film isolant de grille 26a ayant un haut degré d'isolation est prévu entre la seconde électrode de grille flottante 22b et l'électrode de grille de commande 24. Ceci est dû au fait qu'en mode d'écriture/effacement, des électrons sont injectés dans et retirés des électrodes de grille flottante 22a, 22b, dans des directions différentes de
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celles du mode de réalisation 1. Supplémentairement, ce mode de réalisation est différent du mode de réalisation 1 par
l'épaisseur des films. Des détails sont décrits plus bas.
Le fonctionnement de l'EEPROM 120 de ce mode de réalisation en modes d'écriture/effacement sera maintenant
décrit en se référant à la figure 13.
Premièrement, en mode d'écriture, la portion d'écriture de source formée par la couche de diffusion d'impuretés de source 11 est mise à l'état connecté à la masse, et une tension positive est appliquée à la fois à la portion de l'électrode de drain formée par la couche de diffusion d'impuretés de drain 10 et l'électrode de grille de commande 24. Dans cette condition, il se produit un phénomène d'avalanche au voisinage de couche de diffusion d'impuretés de drain 10 en dessous d'une extrémité de la première électrode de grille flottante 22a. Des électrons chauds engendrés par le phénomène d'avalanche sont injectés à partir du substrat de silicium 1 dans la première électrode de grille flottante 22a à travers une partie côté drain du premier film d'oxyde de grille 21 en écrivant ainsi l'information. Cet état o des électrons sont injectés dans la première électrode de grille flottante 22a est supposée
être "1".
Puis, dans les conditions de tension ci-dessus, maintenues de façon continue, il se produit un courant tunnel FN s'écoulant de la seconde électrode de grille flottante 22b à la première électrode de grille flottante 22a à travers le second film d'oxyde de grille 25a. Des électrons sont également injectés dans la seconde électrode de grille flottante 22b avec le courant tunnel FN. Cet état o les électrons sont injectés à la fois dans la première électrode de grille flottante 22a et la seconde électrode de grille flottante 20b est assumée être "0". Ainsi, en mode d'écriture, deux genres d'informations peuvent être crées
pour chaque transistor mémoire (cellule mémoire).
Puis, en mode d'effacement, la portion d'électrode de drain formée par la couche de diffusion d'impuretés de drain
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, l'électrode de grille de commande 24 et la portion d'électrode de source formée par la couche de diffusion d'impuretés de source 11 sont mises à un état de mise à la masse, tandis qu'une tension positive est appliquée à l'électrode de grille d'effacement 28. Ceci permet qu'un courant tunnel FN s'écoule de l'électrode de grille d'effacement 28 à la première électrode de grille flottante 22a et la seconde électrode de grille flottante 22b à travers le quatrième film d'oxyde de grille 27. Des électrons dans les première et seconde électrodes de grille flottante 22a, 22b, sont retirés avec le courant tunnel FN, en effaçant
ainsi l'information. Cet état est supposé être "2".
Comme il a été plus haut, le mode d'écriture de l'EEPROM de ce mode de réalisation prévoit également l'état "1" o les électrons sont injectés dans une électrode de grille flottante 22a et l'état "0" o les électrons sont injectés dans les deux électrodes de grille flottante 22a, 22b et le mode d'effacement prévoit l'état "2" o des électrons sont retirés des deux électrodes de grille flottante 22a, 22b. Ainsi, trois genres d'informations, à savoir "0", "1" et "2" peuvent être stockées aisément dans
chaque transistor mémoire (cellule de mémoire).
Par conséquent, étant donné que l'EEPROM est réalisée comme mémoire à valeurs multiples, la quantité d'informations mémorisables dans celle-ci peut être considérablement augmentée en comparaison à l'état de la technique. Aussi, le nombre ou aire des transistors mémoire n'est pas augmenté et, de ce fait, la taille totale de l'EEPROM (l'aire occupée par
celle-ci) n'est pas augmentée.
De plus, en mode d'écriture de l'EEPROM 110 du mode de réalisation 1, il est nécessaire de changer les polarités des tensions appliquées aux électrodes considérées et aux portions d'électrodes, c'est-à- dire entre l'état de l'établissement "1" et le cas de changement de l'état "1" en "0". Mais, en mode d'écriture de l'EEPROM 120 de ce mode de réalisation, étant donné que l'électrode et les portions d'électrode pertinentes auxquelles des tensions sont
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appliquées et les polarités des tensions appliquées à celles-
ci sont les mêmes entre le cas de l'établissement de l'état "1" et le cas de l'établissement de l'état "0", l'information peut être écrite plus simplement et la vitesse de fonctionnement de l'EEPROM peut être augmentée. Les figures 14 à 16 sont des vues en coupe pour expliquer le procédé de fabrication de 1'EEPROM 120 montrée sur la figure 13. Un procédé de fabrication de l'EEOPROM 120
sera décrit ci-dessous en se référant aux dessins.
Premièrement, comme cela est montré sur la figure 14, le premier film d'oxyde de grille 21 d'une épaisseur d'environ 10 nm est formé sur le substrat de silicium 1 en utilisant la technique d'oxydation thermique. Puis, comme cela est montré sur la figure 15, une couche de silicium polycristallin d'une épaisseur d'environ 200 nm qui deviendra la première électrode de grille flottante 22a, le second film d'oxyde de grille 22a d'une épaisseur d'environ 10 nm, une couche de silicium polycristallin d'une épaisseur d'environ nm qui deviendra la seconde électrode de grille flottante 22b, le troisième film isolant de grille 26a d'une épaisseur d'environ 30 nm et une couche de silicium polycristallin d'une épaisseur d'environ 300 nm qui deviendra l'électrode de grille de commande 24 sont successivement réalisées sur le
premier film d'oxyde de grille 21, dans cet ordre.
Ensuite, comme le montre la figure 16, les couches établies par laminage sont traitées pour établir des motifs souhaités dans ces couches en utilisant des techniques de photogravure et d'attaque chimique, pour former dans ces couches des portions d'électrodes de grille 20b ayant chacune la structure de grille flottante à deux couches, qui comprend le premier film d'oxyde de grille 21, la première électrode de grille flottante 22a, le second film d'oxyde de grille a, la seconde électrode de grille flottante 22b, le troisième film isolant de grille 26a et l'électrode de grille
de commande 24.
Lorsque la tension de claquage entre l'électrode de grille d'effacement 28 et l'électrode de grille de commande
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est faible, des parois latérales 24a formées sur les films d'oxyde de silicium sont prévues sur les deux côtés de l'électrode de grille et de commande 24, comme cela est montré sur la figure 17, après l'établissement du motif dans l'électrode de grille de commande 24. Le processus subséquent est le même que celui dans le mode de réalisation expliqué plus haut en se référant aux dessins suivants à la figure 6. Plus spécifiquement, des ions sont injectés dans le substrat de silicium 1 en une concentration d'environ 3 x 1015/cm2 en utilisant les portions d'électrode de grille 20b comme masques. Après cela, des impuretés injectées sous forme de ions sont diffusées en utilisant la technique diffusion thermique pour former la couche de diffusion d'impuretés de source 11 et la couche de diffusion d'impuretés de drain 10. Puis, le quatrième film d'oxyde de grille 27 d'une épaisseur d'environ 10 nm est formé sur les portions d'électrode de grille 20b et sur le substrat de silicium 1 dans les régions o les portions d'électrode de grille 20b ne sont pas présentes (voir figure 7). Sur le quatrième film d'oxyde de grille 27 est établie une couche de silicium polycristallin d'une épaisseur d'environ 200 nm qui deviendra l'électrode de grille d'effacement 28 (figure 8). Après cela, on établit un motif dans la couche de silicium polycristallin en utilisant les techniques de photogravure et d'attaque chimique pour
réaliser l'électrode de grille d'effacement 28 (figure 9).
Puis, le film isolant de couche intermédiaire 32 est
réalisé sur toute une région de dispositif (voir figure 10).
Puis, des parties du film isolant de couche intermédiaire 32 et du quatrième film d'oxyde de grille 27 sont percées à un endroit au-dessus de chaque couche de diffusion d'impuretés de drain 10 pour établir des trous de contact 33 (figure figure 11). Subséquemment, une impureté ayant le type de conductivité opposé à celui du substrat de silicium 1 est injectée à travers chaque trou de contact 33 en utilisant la technique d'implantation d'ions pour former la couche de diffusion d'impuretés de portion de contact 12 qui sert pour
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empêcher que l'aluminium du câblage en aluminium 40 décrit plus loin de pénétrer à travers le substrat de silicium 1, et le câblage d'aluminium 40 d'une épaisseur d'environ 1 pm qui deviendra une ligne de chiffres binaires est ensuite formé pour être maintenu à l'état de conduction avec la couche de diffusion d'impuretés de drain 10 (voir figure 12). Après cela, comme cela est montré sur la figure 13, le film de passivation 50 d'une épaisseur d'environ 1 Mm est réalisé comme protection du dispositif, en complétant ainsi une puce
de mémoire.
Incidemment, les figures 14 à 17 correspondent à une opération de réalisation de la portion d'électrode de grille, et les relations restantes entre les dessins et des opérations respectives sont les mêmes que dans le cas du mode
de réalisation 1.
Grâce à ce procédé de fabrication de ce mode de réalisation, comme cela a été décrit plus haut, des transistors mémoire ayant chacun une structure de grille flottante à deux couches peuvent être aisément réalisés seulement en modifiant partiellement le procédé de
fabrication connu.
Une manière de lire l'information dans les EEPROM des modes de réalisation 1 et 2 sera maintenant décrit en se référant à la figure 18. La figure 18 montre le rapport entre une tension de grille et un courant de drain pour les trois genres d'information "0", "1" et "2" mémorisés dans le transistor mémoire. Comme on le voir sur la figure 18, les trois genres d'information mémorisés dans le transistor mémoire peuvent être lus en établissant un courant de drain de référence Ids, et également en établissant une tension de grille de référence de niveau élevé VrefL et une tension de grille de référence de niveau bas VrefH de façon que: (1) le courant de drain soit supérieur au courant de drain de référence Ids, la tension de grille étant soit VrefL et VrefH lorsque l'information stockée dans le transistor mémoire est "2",
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(2) le courant de drain est inférieur au courant de drain de référence Ids avec la tension de grille étant inférieure à VrefL et est supérieur au courant de drain de référence Ids avec la tension de grille à VrefH lorsque l'information stockée dans le transistor mémoire est "1", et (3) le courant de drain est inférieur au courant de drain de référence Ids, avec la tension de grille soit à VrefL soit à VrefH, lorsque l'information mémorisée dans le
transistoir mémoire est "0".
Comme cela est décrit ci-dessus, selon le premier aspect de la présente invention, comme la portion d'électrode de grille a la structure de grille à deux couches comprenant deux électrodes de grille flottante et l'électrode de grille de commande, établies par laminage les unes sur les autres, l'EEPROM de l'invention peut mémoriser trois genres d'informations, à savoir un état "1" o des électrons sont injectés dans une électrode de grille flottante, un état "0" o des électrons sont injectés dans les deux électrodes de grille flottantes, et un état "2" o les électrons sont retirés des deux électrodes de grille flottantes. Par conséquent, il est possible de prévoir un dispositif mémoire à semi-conducteur non volatile qui est en mesure de stocker une quantité d'informations supérieure à celle de l'état de
la technique.
Selon le second aspect de la présente invention, étant donné que les première et seconde électrodes de grille flottante, l'électrode de grille de commande et le film isolant et le film d'oxyde interposé entre ces électrodes, qui constitue, en se joignant, la portion d'électrode de grille, sont établis par laminage essentiellement verticalement, le nombre et l'aire des transistors mémoire n'est pas augmenté, ce qui rend possible de proposer un dispositif mémoire non volatile à semi-conducteur qui peut stocker une quantité accrue d'informations bien que la taille totale de 1'EEPROM, notamment la zone occupée par celle-ci,
soit la même que dans l'état de la technique.
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Selon le troisième aspect de la présente invention, étant donné que la portion d'électrode de grille présente une structure telle que des électrons soient injectés dans les première et seconde électrodes de grille flottantes dans la même direction et telle que l'électrode concernée et les portions d'électrode auxquelles des tensions sont appliquées et les polarités des tensions appliquées à celles-ci soient communes aux modes d'écriture, il est possible de proposer un dispositif mémoire à semi-conducteur non volatil en forme d'une mémoire à valeurs multiples qui peut écrire l'information d'une manière simple et rapide et augmenter la vitesse de fonctionnement supplémentairement aux avantages sus-mentionnés. Selon le quatrième aspect de la présente invention, un dispositif mémoire à semi- conducteur non volatile comprenant des transistors mémoire ayant chacun une structure de grille flottante à deux couches peut être aisément réalisé en modifiant seulement partiellement le procédé de fabrication connu. Il est ainsi possible de proposer un dispositif mémoire stockage à semi-conducteur non volatile qui est peu
coûteux et fonctionne comme mémoire à valeurs multiples.
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Claims (4)
1. Dispositif mémoire non volatile à semi-conducteur, caractérisé en ce qu'une pluralité de transistors mémoire dont chacun est en mesure d'écrire et effacer électriquement
une information sont réalisés sur un substrat semi-
conducteur, chacun desdits transistors mémoire comprenant: une portion d'électrode de source et une portion d'électrode de drain formées sur une surface primaire dudit susbstrat semi-conducteur, comme régions ayant le type de
conductivité qui est opposé à celui du substrat semi-
conducteur, une portion d'électrode de grille formée sur le substrat semi-conducteur entre ladite portion d'électrode de source et ladite portion de drain et ayant une structure de grille flottante à deux couches comprenant deux électrodes de grille flottante et une électrode de grille de commande établies par laminage les unes sur les autres, et une portion d'électrode de grille d'effacement formée
latéralement de ladite portion d'électrode de grille.
2. Dispositif mémoire non volatile à semi-conducteur selon la revendication 1, caractérisé en ce que la portion d'électrode de grille précitée comprend un premier film d'oxyde de grille, une première électrode de grille flottante, un second film isolant de grille, une seconde électrode de grille flottante, un troisième film d'oxyde de grille, une électrode de grille de commande et un quatrième film d'oxyde de grille, qui sont plaqués essentiellement verticalement sur ledit substrat semi-conducteur, successivement, de façon que des électrons soient injectés dans ladite première électrode de grille flottante à partir du côté du substrat semi-conducteur à travers ledit premier film d'oxyde de grille et des électrons soient injectés dans ladite seconde électrode de grille flottante à partir de l'électrode de grille de commande à travers ledit troisième
film d'oxyde de grille.
26 2725309
3. Dispositif mémoire non volatil à semi-conducteur selon la revendication 1, caractérisé en ce que la portion d'électrode de grille précitée comprend un premier film d'oxyde de grille, une première électrode de grille flottante, un second film d'oxyde de grille, une seconde électrode de grille flottante, un troisième film isolant de grille, une électrode de grille de commande et un quatrième film d'oxyde de grille qui sont plaquées successivement et essentiellement verticalement sur le substrat semi-conducteur précité, de façon que des électrons soient injectés dans ladite première électrode de grille flottante à partir du côté du substrat semi-conducteur à travers ledit premier film d'oxyde de grille et des électrons soient injectés dans ladite seconde électrode de grille flottante à partir de la première grille flottante à travers ledit second film d'oxyde
de grille.
4. Procédé de fabrication d'un dispositif mémoire non volatile à semi-conducteur, caractérisé en ce qu'il comprend: une opération de former une portion d'électrode de grille pour plaquer, sur un susbtrat semi-conducteur, des couches qui servent de deux électrodes de grille flottante et une électrode de grille de commande plaquées l'une sur l'autre, et établir un motif souhaité dans lesdites couches plaquées pour former une portion d'électrode de grille, une opération de former une portion d'électrode de source/drain pour former une portion d'électrode de source et une portion d'électrode de drain par implantation d'ions sur les deux côtés de ladite portion d'électrode de grille sur le substrat semi-conducteur, une opération de former une portion d'électrode de grille d'effacement pour former une portion d'électrode de grille d'effacement latéralement de ladite portion d'électrode de grille, et une opération de formation d'une câblage pour former un
câblage en aluminium qui sert de câblage électrique.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219108A JPH0883855A (ja) | 1994-09-13 | 1994-09-13 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2725309A1 true FR2725309A1 (fr) | 1996-04-05 |
| FR2725309B1 FR2725309B1 (fr) | 1998-05-22 |
Family
ID=16730386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9510673A Expired - Fee Related FR2725309B1 (fr) | 1994-09-13 | 1995-09-12 | Dispositif memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5708285A (fr) |
| JP (1) | JPH0883855A (fr) |
| KR (1) | KR100197029B1 (fr) |
| DE (1) | DE19533709C2 (fr) |
| FR (1) | FR2725309B1 (fr) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US7071060B1 (en) * | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US5900661A (en) * | 1996-09-18 | 1999-05-04 | Nippon Steel Corporation | EEPROM with bit lines below word lines |
| TW417256B (en) * | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
| US6285596B1 (en) | 1997-04-25 | 2001-09-04 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| US6469343B1 (en) | 1998-04-02 | 2002-10-22 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| JP3070531B2 (ja) * | 1997-06-27 | 2000-07-31 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH11274327A (ja) * | 1998-03-23 | 1999-10-08 | Oki Electric Ind Co Ltd | 不揮発性記憶装置及び不揮発性記憶装置の製造方法 |
| US6043530A (en) * | 1998-04-15 | 2000-03-28 | Chang; Ming-Bing | Flash EEPROM device employing polysilicon sidewall spacer as an erase gate |
| US6876031B1 (en) * | 1999-02-23 | 2005-04-05 | Winbond Electronics Corporation | Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates |
| JP2000311956A (ja) | 1999-04-27 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
| KR20010005001A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| KR100350622B1 (ko) * | 2000-12-22 | 2002-08-30 | 엘지전자주식회사 | 컬러 음극선관 |
| US6914819B2 (en) * | 2003-09-04 | 2005-07-05 | Macronix International Co., Ltd. | Non-volatile flash memory |
| JP4377676B2 (ja) * | 2003-12-24 | 2009-12-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR101079872B1 (ko) * | 2004-03-05 | 2011-11-03 | 매그나칩 반도체 유한회사 | 이이피롬 셀 및 그 제조 방법 |
| US7046552B2 (en) * | 2004-03-17 | 2006-05-16 | Actrans System Incorporation, Usa | Flash memory with enhanced program and erase coupling and process of fabricating the same |
| JP5039116B2 (ja) * | 2009-11-24 | 2012-10-03 | 株式会社東芝 | 半導体記憶装置 |
| US10312248B2 (en) * | 2014-11-12 | 2019-06-04 | Silicon Storage Technology, Inc. | Virtual ground non-volatile memory array |
| JP6503077B2 (ja) | 2015-01-22 | 2019-04-17 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高密度スプリットゲート型メモリセル |
| DE102017109082A1 (de) * | 2017-04-27 | 2018-10-31 | Helmholtz-Zentrum Dresden - Rossendorf E.V. | Schichtanordnung, elektronisches Bauteil mit einer Schichtanordnung und Verwendung einer Schichtanordnung |
| US10700077B2 (en) * | 2018-01-02 | 2020-06-30 | Microchip Technology Incorporated | Memory cell with a flat-topped floating gate structure |
| US10998325B2 (en) * | 2018-12-03 | 2021-05-04 | Silicon Storage Technology, Inc. | Memory cell with floating gate, coupling gate and erase gate, and method of making same |
| CN114335185A (zh) | 2020-09-30 | 2022-04-12 | 硅存储技术股份有限公司 | 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2104287A (en) * | 1981-08-21 | 1983-03-02 | Gen Electric Co Plc | Data storage devices |
| JPS6065576A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 半導体記憶装置 |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| EP0590319A2 (fr) * | 1992-10-02 | 1994-04-06 | Matsushita Electric Industrial Co., Ltd. | Cellule de mémoire rémanente |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120297A (en) * | 1981-01-19 | 1982-07-27 | Toshiba Corp | Semiconductor storage device |
| US4667217A (en) * | 1985-04-19 | 1987-05-19 | Ncr Corporation | Two bit vertically/horizontally integrated memory cell |
| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2500871B2 (ja) * | 1991-03-30 | 1996-05-29 | 株式会社東芝 | 半導体不揮発性ｒａｍ |
| WO1993004506A1 (fr) * | 1991-08-19 | 1993-03-04 | Energy Conversion Devices, Inc. | Memoires a une seule cellule multibit, electriquement effacables et directement ecrasables, et matrices fabriquees a partir de telles memoires |
| US5291439A (en) * | 1991-09-12 | 1994-03-01 | International Business Machines Corporation | Semiconductor memory cell and memory array with inversion layer |
| JP2817500B2 (ja) * | 1992-02-07 | 1998-10-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5331188A (en) * | 1992-02-25 | 1994-07-19 | International Business Machines Corporation | Non-volatile DRAM cell |
| FR2693308B1 (fr) * | 1992-07-03 | 1994-08-05 | Commissariat Energie Atomique | Memoire eeprom a triples grilles et son procede de fabrication. |
| JPH0737996A (ja) * | 1993-07-26 | 1995-02-07 | Mitsubishi Electric Corp | メモリセルにトランジスタを用いない半導体記憶装置およびその製造方法 |
| JP2956455B2 (ja) * | 1993-11-17 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5413946A (en) * | 1994-09-12 | 1995-05-09 | United Microelectronics Corporation | Method of making flash memory cell with self-aligned tunnel dielectric area |
-
1994
- 1994-09-13 JP JP6219108A patent/JPH0883855A/ja active Pending
-
1995
- 1995-09-11 US US08/526,391 patent/US5708285A/en not_active Expired - Fee Related
- 1995-09-12 DE DE19533709A patent/DE19533709C2/de not_active Expired - Fee Related
- 1995-09-12 FR FR9510673A patent/FR2725309B1/fr not_active Expired - Fee Related
- 1995-09-13 KR KR1019950029903A patent/KR100197029B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2104287A (en) * | 1981-08-21 | 1983-03-02 | Gen Electric Co Plc | Data storage devices |
| JPS6065576A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 半導体記憶装置 |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| EP0590319A2 (fr) * | 1992-10-02 | 1994-04-06 | Matsushita Electric Industrial Co., Ltd. | Cellule de mémoire rémanente |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 9, no. 201 (E - 336)<1924> 17 August 1985 (1985-08-17) * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012535A (ko) | 1996-04-20 |
| DE19533709A1 (de) | 1996-03-14 |
| JPH0883855A (ja) | 1996-03-26 |
| DE19533709C2 (de) | 2001-07-12 |
| US5708285A (en) | 1998-01-13 |
| KR100197029B1 (ko) | 1999-06-15 |
| FR2725309B1 (fr) | 1998-05-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
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